KR20190047444A - 단열벽을 포함하는 반도체 패키지 - Google Patents

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KR20190047444A
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heat
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mold layer
semiconductor
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강민규
손재현
신지혁
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Abstract

단열벽을 포함하는 반도체 패키지를 제시한다. 반도체 패키지는 패키지 기판 상에 나란히 이격되어 배치된 제1반도체 칩 및 제2반도체 칩을 포함하는 솔리드 스테이트 드라이브(SSD) 패키지로 구성될 수 있다. 단열벽은 제2반도체 칩으로부터 제1반도체 칩을 열적으로 격리할 수 있다.

Description

단열벽을 포함하는 반도체 패키지{Semiconductor package including thermally insulating wall}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 열 발생 반도체 칩(chip)을 다른 반도체 칩들로부터 열적으로 격리하는 단열벽을 포함하는 반도체 패키지에 관한 것이다.
하나의 반도체 패키지 내부에 여러 종류의 서로 다른 반도체 칩들이 집적될 수 있다. 단일 반도체 패키지 내에 함께 내장된 반도체 칩들 각각은 서로 다른 기능을 수행할 수 있다. 반도체 칩들 각각에서 소모되는 전력 소모량들은 각각 다를 수 있다. 이에 따라, 반도체 칩들 각각에서 발생되는 열량들은 서로 다를 수 있다
전력 소모가 상대적으로 높은 반도체 칩은 상대적으로 더 많은 열을 발생시키는 열 발생 칩일 수 있다. 열 발생 반도체 칩으로부터 발생된 열은 주위의 다른 반도체 칩들로 전도될 수 있다. 주위로 전도된 열에 의해서 다른 반도체 칩들의 제품 특성이 열화(degradation)될 수 있다. 하나의 반도체 패키지 내에 이종의 반도체 칩들을 내장하고자 할 때, 반도체 패키지 내의 열분포 및 열 흐름를 제어하고 관리하는 기술의 개발이 요구되고 있다.
본 출원은 열 발생 반도체 칩을 다른 반도체 칩들로부터 열적으로 격리하는 단열벽을 포함하는 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은 제1반도체 칩을 열적으로 격리하는 단열벽을 포함하는 반도체 패키지를 제시한다. 반도체 패키지는 제1패키지 기판 상에 배치된 내장 패키지와, 제2반도체 칩을 포함한다. 내장 패키지는 제1반도체 칩, 및 상기 제1반도체 칩을 열적으로 격리하는 단열벽을 포함할 수 있다. 내장 패키지는 상기 제1패키지 기판 상에 배치될 수 있다.
본 발명의 일 관점은 단열벽을 포함하는 반도체 패키지를 제시한다. 반도체 패키지는 패키지는 기판 상에 나란히 이격되어 배치된 제1반도체 칩 및 제2반도체 칩을 포함한다. 상기 제1반도체 칩을 덮는 제1몰드층 및 상기 제2반도체 칩을 덮는 제2몰드층이 배치되고, 상기 제1몰드층과 상기 제2몰드층 사이에 배치되어 상기 제1반도체 칩을 열적으로 격리하는 단열벽이 배치될 수 있다.
본 출원의 실시예들에 따르면 열 발생 반도체 칩을 다른 반도체 칩들로부터 열적으로 격리하는 단열벽을 포함하는 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지의 평면 배치 형상을 보여주는 도면이다.
도 2는 도 1의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 3은 도 1의 B-B' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 4는 도 1의 반도체 패키지에 내장된 내장 패키지를 보여주는 단면도이다.
도 5는 비교예에 따른 단열벽을 배제한 반도체 패키지의 평면 배치 형상을 보여주는 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
이하 도면들을 인용하며 본 출원의 실시예들을 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)의 평면 배치 형상을 보여준다. 도 2는 도 1의 A-A' 절단선을 따르는 단면 형상을 보여주고, 도 3은 도 1의 B-B' 절단선을 따르는 단면 형상을 보여준다. 도 4는 도 1의 반도체 패키지(10)에 내장된 내장 패키지(package in package: 100)를 보여준다. 도 5는 비교예에 따른 단열벽을 배제한 반도체 패키지(10R)의 평면 배치 형상을 보여준다.
도 1을 참조하면, 반도체 패키지(10)는 멀티 칩 패키지(MCP: Multi Chip Package) 형태나 볼 그리드 어레이 솔리드 스테이트 드라이브(BGA SSD) 패키지 형태로 구성될 수 있다. 반도체 패키지(10)는 다수의 반도체 칩들(110, 200, 300, 400)을 내장하는 패키지로 구성될 수 있다. 함께 내장된 반도체 칩들(110, 200, 300, 400)은 서로 다른 기능을 수행하는 칩들일 수 있다.
BGA SSD 패키지를 예로 들어 설명하면, 반도체 패키지(10)는 콘트롤러(controller)와 같은 제1반도체 칩(110)을 포함하여 구성될 수 있다. 버퍼 메모리(buffer memory)를 포함하는 제2반도체 칩(200)과, 비휘발성 메모리(non-volatile memory)를 포함하는 제3반도체 칩(300)들이 반도체 패키지(10)에 함께 포함될 수 있다. 콘트롤러는 BGA SSD 패키지의 전반적인 동작을 제어하도록 구성될 수 있다. 콘트롤러는 시스템 온 칩(System on Chip)으로 구성될 수 있다. 콘트롤러는 버퍼 메모리 및 비휘발성 메모리의 동작을 제어하는 논리 집적 소자(logic device)를 포함할 수 있다.
전원 관리 소자(PMIC: Power Management IC)를 포함하는 제4반도체 칩(400)이 반도체 패키지(10)에 더 포함될 수 있다. 제2반도체 칩(200)은 버퍼 메모리를 제공하는 디램 메모리 소자(DRAM) 또는 휘발성 메모리 소자를 포함할 수 있다. 버퍼 메모리는 비휘발성 메모리에 저장될 데이터(data)를 임시 저장하는 데 사용될 수 있다. 비휘발성 메모리에 데이터가 실질적으로 저장(storage)될 수 있다. 제3반도체 칩(300)은 비휘발성 메모리를 제공하는 낸드 메모리 소자(NAND)를 포함할 수 있다. 제3반도체 칩(300)은 고용량으로 메모리 용량을 확보하기 위해서, 제3반도체 칩 제1스택(stack: 301) 및 제2스택(302)과 같이 다수 개로 도입될 수 있다.
제1 내지 제4반도체 칩들(110, 200, 300, 400)은 하나의 제1패키지 기판(500) 상에 실장될 수 있다. 제1 내지 제4반도체 칩들(110, 200, 300, 400)은 제1패키지 기판(500)의 상측 표면(top surface: 501) 상에 배치될 수 있다. 제1 내지 제4반도체 칩들(110, 200, 300, 400)은 서로 일정 간격 이격되도록 제1패키지 기판(500)의 상측 표면(501) 상에 배치될 수 있다.
제1반도체 칩(110)인 콘트롤러는 상대적으로 높은 구동 전압으로 동작하고, 구동 시 상대적으로 많은 양의 열을 발생시킬 수 있다. 제1반도체 칩(110)은 상대적으로 발열량이 높은 열 발생 반도체 칩일 수 있다. 이에 비해, 제2반도체 칩(200)이나 제3반도체 칩(300)은 상대적으로 작은 열을 발생시키는 칩일 수 있다. 예를 들어, 콘트롤러의 경우 대략 1.5W의 전력을 소모하는 반면, 디램 소자의 경우 대략 0.15W의 전력을 소모할 수 있다.
도 1 및 도 2를 함께 참조하면, 제1반도체 칩(110)과 제2반도체 칩(200) 사이 중간 부분에 단열벽(190)을 도입할 수 있다. 단열벽(190)은 제2반도체 칩(200)을 제1반도체 칩(110)으로부터 열적으로 격리하도록 도입될 수 있다. 단열벽(190)은, 도 3에 제시된 것과 같이, 제3반도체 칩(300)을 제1반도체 칩(110)으로부터 열적으로 격리하도록 연장될 수 있다.
도 5를 참조하면, 반도체 패키지(10R)는 비교예로서 단열벽(190)이 도입되지 않은 구조를 보여준다. 패키지 기판(500R) 상에 제1반도체 칩(110R)을 배치할 수 있다. 제1반도체 칩(110R)의 주위에 제2반도체 칩(200R), 제3반도체 칩(300R) 및 제4반도체 칩(400R)이 배치될 수 있다. 제1반도체 칩(110R)은 구동 시 상대적으로 많은 열을 발생시키는 열 발생 소자일 수 있다.
제1반도체 칩(110R)에 의해 발생된 열은 제1반도체 칩(110R)의 주위에 배치된 제2반도체 칩(200R)이나 제3반도체 칩(300R)으로 제1열 전달 경로(802R) 및 제2열 전달 경로(803R)를 따라 전달될 수 있다. 이에 따라, 제1반도체 칩(110R)에 발생된 열에 의해서 제2반도체 칩(200R)이나 제3반도체 칩(300R)의 온도가 원하지 않게 높아질 수 있다.
제2반도체 칩(200R)으로 전달된 열은 제2반도체 칩(200R)의 특성을 열화시키는 요인으로 작용할 수 있다. 전도된 열에 의해서 제2반도체 칩(200R)을 이루는 디램 소자의 특성이 열화될 수 있다. 예컨대, 전도된 열에 의해서 디램 소자의 정션 온도(junction temperature)가 상승되고, 이에 따라, 디램 소자의 리프레쉬(refresh) 특성, 동작 속도 및 제품 수명 등의 특성이 열화될 수 있다. 디램 소자의 온도가 상승할 경우, 디램 소자의 셀 데이터(cell data)를 소실을 방지하기 위해 리프레쉬 타임(refresh time)이 감소할 수 있다. 이는 디램 소자의 리프레쉬 횟수의 증가를 야기할 수 있다.
또한, 전도된 열에 의해서 제3반도체 칩(300R)을 이루는 낸드 소자의 특성이 열화될 수 있다. 예컨대, 열 전도된 열에 의해서 낸드 소자의 보유(retention) 특성 및 제품 수명 등의 특성이 열화될 수 있다.
도 1 및 도 2를 다시 참조하면, 단열벽(190)은, 도 1에 제시된 것과 같이, 제1반도체 칩(110)의 둘레를 에워싸도록 연장될 수 있다. 제1패키지 기판(500)의 상측 표면(501)을 바라보는 방향으로 볼 때, 단열벽(190)은 제1반도체 칩(110)을 둘러싸는 링(ring) 형상을 이루도록 도입될 수 있다. 이에 따라, 단열벽(190)은 제1반도체 칩(110)의 동작에 의해 발생된 열이 전도되는 제1 및 제2열 전달 경로들(도 5의 802R, 803R)을 열적으로 차단할 수 있다. 제1반도체 칩(110)의 동작에 의해 발생된 열이 단열벽(190) 외측으로 전달되는 것을 차단하도록 단열벽(190)이 도입될 수 있다.
단열벽(190)에 의해서 제1반도체 칩(110)으로부터 제2 및 제3반도체 칩들(200, 300)로의 열 전달이 감소될 수 있다. 따라서, 제2 및 제3반도체 칩들(200, 300)의 특성이 과도한 온도 상승으로 열화되는 것을 유효하게 억제할 수 있다.
도 2를 참조하면, 단열벽(190)의 내측 측면(191)들이 제1반도체 칩(110)의 측면(113)들을 바라보도록, 단열벽(190)이 도입될 수 있다. 단열벽(190)의 내측 측면(191)은 제1반도체 칩(110)을 덮어 내장하는 제1몰드층(molding layer: 710)의 측면(713)과 접촉하도록 연장될 수 있다. 단열벽(190)의 내측 측면(191)과 제1반도체 칩(110)의 측면(113) 사이 부분은 제1몰드층(710)의 일부 부분으로 채워질 수 있다. 단열벽(190)의 내측 측면(191)에 반대되는 외측 측면(193)은 이웃하는 제2반도체 칩(200)을 바라보도록 도입될 수 있다. 단열벽(190)의 외측 측면(193)은 제2몰드층(720)의 외측 측면(713)을 바라보도록 연장될 수 있다. 단열벽(190)의 외측 측면(193)은, 도 3에 제시된 것과 같이, 이웃하는 제3반도체 칩(300)을 바라보도록 연장될 수 있다.
단열벽(190)은 제1패키지 기판(500)의 상측 표면(501)으로부터 제1몰드층(710)의 상측 표면(711)에 다다르도록 세워질 수 있다. 단열벽(190)은 제1패키지 기판(500)의 상측 표면(501)으로부터 제2몰드층(720)의 상측 표면(721)에 다다르도록 세워질 수 있다. 제1몰드층(710)의 상측 표면(711)과 제2몰드층(720)의 상측 표면(721)은 실질적으로 동일한 표면 높이를 가질 수 있다. 단열벽(190)은 제1패키지 기판(500)의 상측 표면(501) 상에 세워질 수 있다. 단열벽(190)은 제1반도체 칩(110)의 측면(113)의 두께 방향으로의 길이(T1) 보다 큰 높이 방향으로 길이(T2)를 가지도록 연장될 수 있다. 예컨대, 단열벽(190)의 상측 끝단(195)은 제1 및 제2몰드층(710, 720)의 상측 표면(711, 721)에 노출될 수 있다. 단열벽(190)의 상측 끝단(195)에 반대되는 하측 끝단(196)이 제1반도체 칩(110)의 하측 표면(112)의 높이 보다 아래에 위치하도록, 단열벽(190)이 실질적으로 수직하게 연장될 수 있다.
단열벽(190)은 제1반도체 칩(110)의 하측 표면(112) 보다 아래 위치까지 다다르도록 연장되고, 제1반도체 칩(110)의 상측 표면(111) 보다 높은 위치까지 다다르도록 연장될 수 있다. 제1반도체 칩(110)의 측면(113) 보다 넓은 면적을 단열벽(190)의 내측 측면(191)이 가질 수 있어, 제1반도체 칩(110)의 측면 방향으로 열이 전달되는 것을 보다 유효하게 차단할 수 있다.
제2몰드층(720)은 제1패키지 기판(500)의 상측 표면(501)을 덮고, 제2, 제3 및 제4반도체 칩들(200, 300, 400)을 덮도록 형성될 수 있다. 제1몰드층(710)은 제1반도체 칩(110)을 덮도록 형성될 수 있다. 제1몰드층(710) 및 제2몰드층(720)은 반도체 칩들(110, 200, 300, 400)을 보호하는 보호 물질, 예컨대, 에폭시몰딩컴파운드(EMC: Epoxy Molding Compound)를 포함하여 형성될 수 있다. 단열벽(190)의 하측 끝단(196)은 제1패키지 기판(500)의 상측 표면(501)으로부터 일정 간격 이격된 높이에 위치할 수도 있다. 단열벽(190)의 하측 끝단(196)과 제1패키지 기판(500)의 상측 표면(501)의 사이 부분으로 제2몰드층(720)이 연장되어 이들 사이의 갭(gap)을 채울 수 있다.
단열벽(190)은 열 전도도가 몰드층(700) 보다 낮은 단열 재료를 포함할 수 있다. 예컨대, 단열벽(190)은 0.02W/mK 내지 0.60W/mK 정도의 열 전도도를 가지는 단열 재료를 포함할 수 있다. 단열벽(190)은 많아야 0.4W/mK 보다 작은 열 전도도를 가지는 단열 재료를 포함할 수 있다. 단열 재료(thermal insulating material)는 탄산마그네슘 분말, 마그네시아 분말, 규산칼슘 등과 같은 무기질 단열 재료나 발포 폴리우레탄이나 발포 폴리스틸렌 등과 같은 유기질 단열 재료를 포함할 수 있다. 또한, 단열 재료는 실리카 에어로젤(silica aerogel) 등을 포함할 수 있다.
도 1 및 도 2를 다시 참조하면, 단열벽(190)은 제1반도체 칩(110)의 측면(113)들을 둘러싸도록 배치될 수 있다. 이에 따라, 제1반도체 칩(110)의 동작에 의해서 발생되는 열은 단열벽(190)의 마주 보는 내측 측면(191)들 사이의 내부 공간에 실질적으로 갇힐 수 있다. 제1반도체 칩(110)의 동작에 의해서 발생되는 열을 반도체 패키지(10)의 외부로 전달하는 열 전달 경로를 제공하기 위해 열 전달부(130)가 제1반도체 칩(110)에 배치될 수 있다.
열 전달부(130)의 하측 표면(132)은 제1반도체 칩(110)의 상측 표면(111)에 부착될 수 있다. 하측 표면(132)에 반대되는 열 전달부(130)의 상측 표면(131)은 반도체 패키지(10)의 바깥으로 노출될 수 있다. 이에 따라, 열 전달부(130)는 하측 표면(132)에 접촉하는 제1반도체 칩(110)으로부터 열을 전달받아, 반도체 패키지(10)의 외부로 전달하는 제3열 전달 경로(805)를 구축할 수 있다. 제3열 전달 경로(805)가 구축되므로, 제1반도체 칩(110)에서 발생된 열을 반도체 패키지(10) 외부로 보다 용이하게 배출될 수 있다.
도 3을 참조하면, 메모리 용량의 확대를 위해서, 다수의 개별 제3반도체 다이(310)들이 수직하게 적층된 스택 구조(301, 302)로 제3반도체 칩(300)이 배치될 수 있다. 제3반도체 다이(310)들은 계단 형상을 이루도록 상호 간에 수직하게 적층될 수 있다. 제3반도체 다이(310)들은 본딩 와이어(bonding wire: 320)에 의해서 제1패키지 기판(500)에 전기적으로 접속될 수 있다.
열 전달부(130)는 제1몰드층(710) 실질적으로 관통하여, 제1반도체 칩(110)으로부터 제1몰드층(710의 상측 표면(711)으로까지의 제3열 전달 경로(805)를 구축한다. 열 전달부(130)는 제1몰드층(710)을 이루는 보호 물질 보다 더 높은 열 전도율을 가지는 물질을 포함하여 형성될 수 있다. 열 전달부(130)는 다양한 열 전도 물질을 포함하여 형성될 수 있다.
열 전달부(130)는 실리콘 더미 칩(Si dummy chip)을 제1반도체 칩(110)에 부착하여 형성할 수 있다. 더미 칩은 실리콘과 같은 반도체 물질로 이루어진 칩이며, 집적 회로가 집적되지 않은 칩일 수 있다. 더미 칩을 이루는 실리콘 물질은 제1몰드층(710)을 이루는 EMC 보다 더 높은 열 전도도를 가지고 있어, 보다 원활한 열 전달이 가능하다. 실리콘 더미 칩은 대략 149W/mK의 상대적으로 높은 열 전도도를 가질 수 있다. 이는 대략 3W/mK의 EMC 보다는 높은 열 전도도일 수 있다. 실리콘 더미 칩은 제1반도체 칩(110)을 이루는 실리콘 반도체 물질과 유사하거나 실질적으로 동일한 열 팽창 계수를 가질 수 있어, 열 팽창 차이에 따라 유발될 수 있는 크랙(crack)이나 열적 스트레스(stress)가 제1반도체 칩(110)에 악 영향을 미치는 것을 방지할 수 있다.
열 전달부(130)와 제1반도체 칩(110) 사이에는, 도시되지는 않았지만, 열 계면 물질(thermal interface material)의 층이 개재되어 보다 원활한 열 전달을 촉진할 수 있다.
도 2를 다시 참조하면, 제1반도체 칩(110)은 내장 패키지(100)에 내장된 형태로 제1패키지 기판(500)에 배치될 수 있다. 내장 패키지(100)는, 도 4에 제시된 것과 같이, 제2패키지 기판(150) 및 그 상에 실장된 제1반도체 칩(110), 제1반도체 칩(110)을 덮어 보호하는 제1몰드층(710)을 포함하여 구성될 수 있다. 제1몰드층(710)은 반도체 패키지(10)의 제2몰드층(도 2의 720)과 실질적으로 동일한 보호 물질로 구성될 수 있다. 제1몰드층(710)과 제2몰드층(720)은 서로 구분되는 몰딩(molding) 과정에 의해서 형성되지만, 반도체 패키지(10)의 전체 몰드층을 함께 구성할 수 있다.
도 2 및 도 4를 함께 참조하면, 제2패키지 기판(150)은 제1반도체 칩(110)을 제1패키지 기판(500)에 전기적으로 접속시키는 연결 배선 구조(interconnection member)로 구비될 수 있다. 제2패키지 기판(150)은 인쇄회로기판(PCB: Printed Circuit Board) 구조로 구비될 수 있다. 제2패키지 기판(150)과 제1반도체 칩(110)은 제1볼 커넥터(ball connector: 161)에 의해서 전기적으로 접속될 수 있다. 제2패키지 기판(150)과 제1패키지 기판(500)은 제2볼 커넥터(165)에 의해서 전기적으로 접속될 수 있다.
도 4를 참조하면, 단열벽(190)을 형성하기 위해서, 먼저 내장 패키지(100)의 측면(713)과 상측 표면인 제1몰드층(710)의 상측 표면(711)을 덮도록 단열 필름 또는 단열층을 형성할 수 있다. 제1몰드층(710)의 상측 표면(711)을 덮고 있는 부분(199)를 선택적으로 제거할 수 있다. 이에 따라, 단열벽(190)이 형성될 수 있다. 단열벽(190)은 내장 패키지(100)의 측면을 이루는 제1몰드층(710)의 측면(713)을 덮고, 제2패키지 기판(150)의 측면(153)을 덮도록 연장될 수 있다. 단열층의 일부 부분(199)을 제거한 결과, 단열벽(190)은 내장 패키지(100)의 상측 표면을 이루는 제1몰드층(710)의 상측 표면(711)을 외부로 노출시킬 수 있다.
도 2를 다시 참조하면, 단열벽(190)은 내장 패키지(100)의 측면인 제1몰드층(710)의 측면(713)과 제2몰드층(720) 사이에 위치할 수 있다. 노출된 내장 패키지(100)의 상측 표면, 즉, 제1몰드층(710)의 상측 표면(711)으로 열 전달부(130)의 상측 표면(131)이 노출될 수 있다. 열 전달부(130)는 제1몰드층(710)의 제1반도체 칩(110)의 상측을 덮는 부분을 실질적으로 관통하도록 배치될 수 있다.
내장 패키지(100)의 제2패키지 기판(150)은 제1반도체 칩(110)으로부터 제1패키지 기판(500)으로의 열 전달을 상대적으로 제한하는 구조로 작용할 수 있다. 제2패키지 기판(150)은 유기물층을 포함하고 있어, 상대적으로 낮은 열 전도도를 나타낼 수 있다. 이에 따라, 제1반도체 칩(110)에서 발생된 열이 이웃하는 제2반도체 칩(200)으로 전달되거나 확산되는 것을 보다 더 억제할 수 있다.
한편, 제2볼 커넥터(165)가 접속된 제1패키지 기판(500)의 상측 표면(501)에 반대되는 하측 표면(502)에는 제3볼 커넥터(600)가 접속될 수 있다. 제3볼 커넥터(600)들은 반도체 패키지(10)를 외부 기기와 전기적으로 연결시키는 접속 부재로 도입될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 내장 패키지,
110, 200, 300, 400: 반도체 칩,
130: 열 전달부,
190: 단열벽,
710, 720: 몰드층.

Claims (25)

  1. 제1패키지 기판;
    제1반도체 칩, 및 상기 제1반도체 칩을 열적으로 격리하는 단열벽을 포함하고, 상기 제1패키지 기판 상에 배치된 내장 패키지; 및
    상기 제1패키지 기판 상에서 상기 내장 패키지로부터 이격되어 배치된 제2반도체 칩;을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 내장 패키지는
    상기 제1반도체 칩과 상기 단열벽 사이를 메우는 제1몰드층을 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 내장 패키지는
    상기 제1패키지 기판 상에 배치된 제2패키지 기판을 더 포함하고
    상기 제1반도체 칩은 상기 제2패키지 기판에 실장되고 상기 제1몰드층에 덮인 반도체 패키지.
  4. 제2항에 있어서,
    상기 단열벽은
    상기 제1몰드층 보다 낮은 열 전도도를 가지는 단열 재료를 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 단열벽은
    많아야 0.4W/mK 보다 작은 열 전도도를 가지는 단열 재료를 포함하는 반도체 패키지.
  6. 제2항에 있어서,
    상기 내장 패키지는
    상기 제1몰드층을 관통하여
    상기 제1반도체 칩에 접속되는 열 전달부를 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 열 전달부는
    상기 제1몰드층 보다 높은 열 전도도를 가지는 물질을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 열 전달부는
    실리콘 더미 칩(Si dummy chip)을 포함하는 반도체 패키지.
  9. 제2항에 있어서,
    상기 제1패키지 기판 및 상기 제2반도체 칩을 덮고
    상기 제1몰드층의 상측 표면을 노출하는 제2몰드층을 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 단열벽은
    상기 제2몰드층 상측 표면에
    상측 끝단이 노출되도록 연장된 반도체 패키지.
  11. 제9항에 있어서,
    상기 단열벽은
    상기 내장 패키지의 측면과 상기 제2몰드층 사이에 위치하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 단열벽은
    상기 제1반도체 칩의 하측 표면의 높이 보다 아래에
    하측 끝단이 위치하도록 연장된 반도체 패키지.
  13. 제1항에 있어서,
    상기 단열벽은
    상기 내장 패키지의 측면 모두를 전체적으로 에워싸도록 연장된 반도체 패키지.
  14. 제1항에 있어서,
    상기 제1반도체 칩은
    상기 제2반도체 칩 보다 전력 소모가 높아 열 발생이 상대적으로 높은 반도체 패키지.
  15. 제1항에 있어서,
    상기 제2반도체 칩에 이격되어 배치된 제3반도체 칩을 더 포함하고,
    상기 제2반도체 칩은
    솔리드 스테이트 드라이브(SSD)를 구성하는 버퍼 메모리(buffer memory)를 포함하고,
    상기 제3반도체 칩은
    솔리드 스테이트 드라이브(SSD)를 구성하는 비휘발성 메모리를 포함하고,
    상기 제1반도체 칩은 상기 버퍼 메모리 및 비휘발성 메모리의 구동을 제어하는 콘트롤러(controller)를 포함하는 반도체 패키지.
  16. 패키지 기판 상에 나란히 이격되어 배치된 제1반도체 칩 및 제2반도체 칩;
    상기 제1반도체 칩을 덮는 제1몰드층 및 상기 제2반도체 칩을 덮는 제2몰드층;
    상기 제1몰드층과 상기 제2몰드층 사이에 배치되어 상기 제1반도체 칩을 열적으로 격리하는 단열벽을 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 단열벽은
    상기 제1몰드층 및 제2몰드층의 상측 표면들에 상측 끝단에 노출되도록 연장된 반도체 패키지.
  18. 제16항에 있어서,
    상기 단열벽은
    상기 제1반도체 칩의 하측 표면의 높이 보다 아래에 하측 끝단이 위치하도록 연장된 반도체 패키지.
  19. 제16항에 있어서,
    상기 단열벽은
    상기 제1반도체 칩을 에워싸도록 연장된 반도체 패키지.
  20. 제16항에 있어서,
    상기 단열벽은
    상기 제1몰드층 보다 낮은 열 전도도를 가지는 단열 재료를 포함하는 반도체 패키지.
  21. 제20항에 있어서,
    상기 단열벽은
    많아야 0.4W/mK 보다 작은 열 전도도를 가지는 단열 재료를 포함하는 반도체 패키지.
  22. 제16항에 있어서,
    상기 제1몰드층을 관통하여 상기 제1반도체 칩에 접속되는 열 전달부를 더 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 열 전달부는
    상기 제1몰드층 보다 높은 열 전도도를 가지는 물질을 포함하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 열 전달부는
    실리콘 더미 칩(Si dummy chip)을 포함하는 반도체 패키지.
  25. 제16항에 있어서,
    상기 제1반도체 칩은
    상기 제2반도체 칩 보다 전력 소모가 높아 열 발생이 상대적으로 높은 반도체 패키지.
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