KR20150123420A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 기술의 반도체 패키지는, 인터포저; 인터포저의 제1 면 상에 배치된 제1 반도체 칩 및 제1 반도체 칩으로부터 소정 거리만큼 이격하여 배치된 하나 이상의 제2 반도체 칩; 제1 반도체 칩 및 제2 반도체 칩 사이의 공간을 채우면서 내부에 트렌치 홀이 구비된 몰딩부; 및 트렌치 홀을 채우는 열팽창 보강 패턴을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and the method for manufacturing of the same}
본 출원은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일 제품의 수요가 증가됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리의 저장용량을 증대시키는 방법가운데 하나로 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 이 경우 패키징하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있는 이점이 있다.
멀티 칩 패키지를 구성하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자 제품의 특징으로 인하여, 복수 개의 반도체 칩들을 수직 방향으로 쌓는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 스택형 멀티 칩 패키지는 수직 방향으로 반도체 칩들을 적층할 수 있어 한정된 공간에서 밀집도를 높일 수 있는 이점이 있다. 이러한 스택 패키지의 한 예로, 관통 전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통 전극을 채용한 패키지는, 각 칩을 관통하는 관통 전극을 형성하여 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
최근 모바일 기기, 가전제품 등 반도체 소자의 적용 영역이 확대됨에 따라, 같은 종류 또는 서로 다른 종류의 반도체 소자를 수직으로 적층하고, 관통 전극을 통해 적층된 반도체 소자들을 연결하여 하나의 패키지로 만드는 시스템 인 패키지(SIP: System In Package)가 주목받고 있다. 이러한 시스템 인 패키지는 기존의 단일칩 패키지와 달리 수직 방향으로 칩을 쌓게 되므로, 동종 칩을 적층시 저장밀도를 높일 수 있고, 이종 칩들을 배치하여 복합 기능의 패키지를 제조할 수 있다.
본 출원은 시스템 인 패키지 제조시 적층되는 칩들 사이의 열팽창 계수 차이에 의해 유발되는 와피지(warpage) 특성을 개선할 수 있는 반도체 패키지 및 그 제조 방법을 제공한다.
본 출원의 일 예에 따른 반도체 패키지는, 인터포저; 상기 인터포저의 제1 면 상에 배치된 제1 반도체 칩 및 상기 제1 반도체 칩으로부터 소정 거리만큼 이격하여 배치된 하나 이상의 제2 반도체 칩; 상기 제1 반도체 칩 및 제2 반도체 칩 사이의 공간을 채우면서 내부에 트렌치 홀이 구비된 몰딩부; 및 상기 트렌치 홀을 채우는 열팽창 보강 패턴을 포함한다.
본 출원에 있어서, 상기 제1 반도체 칩과 상기 인터포저 사이에 배치된 복수 개의 제1 연결전극 및 상기 제2 반도체 칩과 상기 인터포저 사이에 배치된 복수 개의 제2 연결전극을 더 포함한다.
상기 제1 반도체 칩은 시스템 IC(System Integrated Circuit)이고, 상기 제2 반도체 칩은 메모리 반도체 칩을 포함한다.
상기 제1 반도체 칩은 상기 인터포저의 중심 부분에 배치되고, 상기 제2 반도체 칩은 2개 이상이며, 상기 제1 반도체 칩을 중심으로 서로 반대되는 양측 방향에 배치된다.
상기 인터포저는 실리콘을 포함하여 형성된다.
상기 몰딩부는 에폭시 몰딩 화합물(EMC)을 포함하여 형성된다.
상기 트렌치 홀은 상기 인터포저의 표면을 노출시키게 형성된다.
상기 트렌치 홀은 상기 인터포저의 제1 표면으로부터 소정 깊이만큼 연장하여 형성된다.
상기 트렌치 홀은 상기 인터포저의 제1 면의 수평 방향으로 연장하는 제1 트렌치 홀 및 상기 제1 트렌치 홀과 교차하면서 상기 인터포저의 제1 면의 수직 방향으로 연장하는 제2 트렌치 홀을 포함하여 형성한다.
상기 열팽창 보강 패턴은 비씨비(BCB) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 형성된다.
본 출원의 다른 예에 따른 반도체 패키지는, 인터포저; 상기 인터포저의 제1 면 상에 배치된 제1 반도체 칩 및 상기 제1 반도체 칩으로부터 소정 거리만큼 이격하여 배치된 다수 개의 제2 반도체 칩들; 상기 제1 반도체 칩 및 제2 반도체 칩들 사이의 공간을 채우면서 상기 인터포저의 외측부와 일직선을 이루는 외측부가 구비된 몰딩부; 및 상기 몰딩부 내에 형성된 다수 개의 트렌치 홀을 포함한다.
본 기술에 따르면, 시스템 인 패키지 제조시 적층되는 칩들 사이의 열팽창 계수 차이를 보완하는 열팽창 보강 패턴을 도입하여 웨이퍼 또는 칩들이 휘어지는 와피지가 발생하는 것을 방지할 수 있다.
도 1a 내지 도 5b는 본 출원의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 6a 내지 도 9는 본 출원의 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 10 내지 도 12는 본 출원의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 13 및 도 14는 본 출원의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 5b는 본 출원의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 1a 및 도 1b를 참조하면, 인터포저(interposer, 100) 상에 복수 개의 반도체 칩들(110, 120a, 120b, 120c, 120d, 130)을 배치한다. 여기서 도 1a는 도 1b를 I-I'방향으로 잘라내어 나타내보인 단면도이다.
인터포저(100)는 실리콘(Si)을 포함하는 반도체 물질로 구성되고, 복수 개의 반도체 칩들(110, 120a, 120b, 120c, 120d, 130)이 배치되는 제1 면(100a)과 이에 대향하는 제2 면(100b)을 포함한다.
인터포저(100)의 제1 면(100a) 상에는 제1 반도체 칩(110) 및 하나 이상의 제2 반도체 칩(120a, 120b, 120c, 120d)들이 실장된다. 제1 반도체 칩(110)은 단일 칩으로 인터포저(100) 상에 실장되며, 인터포저(100)의 중심 부분에 배치될 수 있다. 일 예에서, 제1 반도체 칩(110)은 로직 소자 등을 포함하는 시스템 IC(System Integrated Circuit)으로 구성될 수 있다. 제2 반도체 칩(120a, 120b, 120c, 120d)들은 고집적화 및 고용량화가 요구되는 반도체 칩, 예컨대, 메모리 반도체 칩들이 2개 이상 적층된 구조로 구비될 수 있다. 제2 반도체 칩(120a, 120b, 120c, 120d)들은 중심 부분에 배치된 제1 반도체 칩(110)을 중심으로 소정의 제1 간격(W1)만큼 분산되어 배치될 수 있다.
도 1b에서는 제1 반도체 칩(110)을 중심으로 서로 반대되는 양측 방향에 제2 반도체 칩(120a, 120b, 120c, 120d)을 두 개씩 배치하는 구성으로 도시하였으나, 이에 한정되는 것은 아니다. 제2 반도체 칩(120a, 120b, 120c, 120d)이 배치되지 않은 제1 반도체 칩(110)의 주변에는 더미 칩(130)이 소정의 제2 간격(W2)만큼 이격하여 배치될 수 있다.
제1 반도체 칩(110)은 제1 연결전극(115)을 통해 인터포저(100)와 전기적으로 연결되고, 제2 반도체 칩(120a, 120b, 120c, 120d)들은 제2 연결전극(122, 127)들을 통해 인터포저(100)와 전기적으로 연결된다. 여기서 더미 칩(130)은 인터포저(100)와 전기적으로 연결되지는 않는다.
도 2a 및 도 2b를 참조하면, 제1 반도체 칩(110), 제2 반도체 칩(120a, 120b, 120c, 120d)들 및 더미 칩(130)을 덮는 몰딩부(140)를 형성한다. 이를 위해 인터포저(100) 상에 몰딩재를 도포한다. 몰딩재는 에폭시 몰딩 화합물(EMC: Epoxy Molding Compound)과 같은 절연 물질을 포함한다. 몰딩재는 인터포저(100)의 노출 부분, 제1 반도체 칩(110), 제2 반도체 칩(120a, 120b, 120c, 120d)들 및 더미 칩(130)을 모두 매몰하도록 형성할 수 있다. 여기서 몰딩재는 인접하는 제1 연결전극(115) 사이의 공간 및 제2 연결전극(122, 127) 사이의 공간도 매몰할 수 있다. 도시되지 않았으나, 몰딩재와 다른 별도의 언더필(underfill)로 제1 연결전극(115) 사이의 공간 및 제2 연결전극(122, 127) 사이의 공간을 매몰할 수도 있다.
인터포저(100) 상에 덮여 있는 몰딩부(140)의 용량(volume)이 많을수록 몰딩부(140)를 리플로우(reflow)시키는 조건에서 팽창되는 용량이 많아지게 된다. 이에 따라, 몰딩부(140)가 인터포저(100) 상에서 차지하는 용량이 증가하는 것을 방지하기 위해 적어도 하나 이상의 더미 칩(130)이 배치될 수 있다.
다음에 몰딩재 상에 연마 공정 또는 평탄화 공정을 진행하여 제1 반도체 칩(110), 제2 반도체 칩(120a, 120b, 120c, 120d)들 및 더미 칩(130)의 일 단부를 노출시키는 몰딩부(140)를 형성한다. 다른 실시예에서, 몰딩재를 도포하는 과정에서 제 1 반도체 칩), 제2 반도체 칩(120a, 120b, 120c, 120d)들 및 더미 칩(130)의 일 단부를 바로 노출하도록 할 수도 있다.
도 3a 및 도 3b를 참조하면, 몰딩부(140) 내에 한 개 이상의 트렌치 홀(150)을 형성한다. 트렌치 홀(150)은 몰딩부(140)가 배치된 부분에 다수 개의 트렌치 홀(150)들이 소정 거리만큼 서로 이격하여 배치될 수 있다. 예를 들어, 트렌치 홀(150)은 제1 반도체 칩(110)과 제2 반도체 칩(120a, 120b, 120c, 120d)들 사이의 몰딩부(140)가 배치된 부분 및 인접하는 제2 반도체 칩(120a, 120b, 120c, 120d)들 사이의 몰딩부(140)가 배치된 부분에 형성될 수 있다. 또한, 트렌치 홀(150)은 제1 반도체 칩(110), 제2 반도체 칩(120a, 120b, 120c, 120d)들 및 더미 칩(130)의 외곽 부분에 몰딩부(140)가 배치된 부분에 형성될 수 있다.
트렌치 홀(150)은 인터포저(100)의 X 방향, 즉, 인터포저(100)의 제1 면(100a)의 수평 방향으로 연장하여 형성된 제1 트렌치 홀(150a) 및 인터포저(100)의 Y 방향, 즉, 인터포저(100)의 제1 면(100a)의 수직 방향으로 연장하여 형성된 제2 트렌치 홀(150b)을 포함하여 구성된다. 여기서 제1 트렌치 홀(150a) 및 제2 트렌치 홀(150b)은 서로 교차하여 배치될 수 있다. 이에 따라, 트렌치 홀(150)은 각각의 제2 반도체 칩(120a, 120b, 120c, 120d)의 각 변을 둘러싸게 배치될 수 있다. 또한, 트렌치 홀(150)은 제1 반도체 칩(110) 및 더미 칩(130)의 외곽부를 둘러싸게 배치될 수 있다. 이러한 트렌치 홀(150)은 레이저, 블레이드 등을 이용한 쏘잉(sawing) 기술을 이용하여 형성할 수 있다. 트렌치 홀(150)은 인터포저(100)의 표면이 노출되는 지점까지 몰딩부(140)를 식각하여 형성할 수 있다. 트렌치 홀(150)이 배치된 몰딩부(140)의 외측부는 인터포저(100))의 외측부와 일직선을 이루게 이루어진다.
도 4를 참조하면, 인터포저(100) 상에 트렌치 홀(150)을 채우는 열팽창 보강층(160)을 형성한다. 열팽창 보강층(160)은 흐름성이 있는 액체나 겔(gel) 상태의 물질을 스핀 코팅(spin-coating) 방식으로 도포하여 형성할 수 있다. 열팽창 보강층(160)은 몰딩부(140) 내에 형성된 트렌치 홀(150)을 모두 메우고 제1 반도체 칩(110), 제2 반도체 칩(120a, 120b, 120c, 120d) 및 더미 칩(130)의 상부도 덮이는 두께로 형성될 수 있다. 열팽창 보강층(160)은 높은 열 팽창 계수(CTE: Coefficient of Thermal Expansion) 또는 탄성률이 높은(high elastic modulus) 물질을 포함하여 구성될 수 있다. 구체적인 실시예에서 열팽창 보강층(160)은 비씨비(BCB: Benzocyclobutene) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 적용할 수 있다.
도 5a 및 도 5b를 참조하면, 열팽창 보강층(160) 상에 평탄화 공정을 진행하여 열팽창 보강 패턴(160a)을 형성한다. 열팽창 보강 패턴(160a)을 형성하는 공정은 화학적계적연마(CMP) 방식의 평탄화 공정을 이용하여 수행할 수 있다. 평탄화 공정은 제1 반도체 칩(110), 제2 반도체 칩(120a, 120b, 120c, 120d) 및 더미 칩(130)의 상부 표면이 노출되는 지점에서 정지할 수 있다. 그러면 몰딩부(140) 내에 형성된 트렌치 홀(150)을 채우는 열팽창 보강 패턴(160a)이 형성된다.
반도체 칩들 사이에 배치된 몰딩부는 실리콘(Si)을 포함하는 인터포저보다 열팽창 계수가 크기 때문에, 열 변화에 민감하게 반응하여 팽창 또는 수축한다. 그러나, 본 출원의 제1 실시예에 따라 몰딩부(140) 내에 열 팽창 보강 패턴(160a)이 도입된 반도체 패키지에서는 몰딩부(140)가 차지하는 영역을 축소시키고, 인터포저(100)의 온도가 변화하는 경우에도, 몰딩부(140)내에 배치된 열팽창 보강 패턴(160a)이 수축 또는 팽창되면서 응력이 상쇄됨에 따라, 인터포저(100)가 휘어지면서 발생하는 와피지를 방지할 수 있다. 이에 따라, 몰딩부(140) 내에 배치된 열 팽창 보강 패턴(160a)은 몰딩부(140)에 가해지는 스트레스를 이완하는 스트레스 이완 지점(stress release point)이 된다. 따라서, 열 팽창 보강 패턴(160a)이 몰딩부(140) 내에 다수 개가 배치될수록 스트레스를 보다 이완시켜 와피지를 방지할 수 있다.
다음에 인터포저(100)의 제2 단부 표면(105b)에 외부 접속 전극(170)을 형성할 수 있다. 외부 접속 전극(170)은 솔더 볼이나, 솔더 범프 또는 도전성을 지닌 범프 형태로 형성될 수 있다.
이하 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 도 6a 내지 도 9를 참조하여 설명하되, 전술한 부분과 중복되는 내용은 생략하거나 간단히 설명하도록 한다. 여기서 도 6a는 도 6b를 II-II'방향으로 잘라내어 나타내보인 단면도이다.
도 6a 및 도 6b를 참조하면, 제1 면(200a) 상에 제1 반도체 칩(210) 및 제2 반도체 칩(220a, 220b, 220c, 220d)들이 실장된 인터포저(200)를 준비한다. 인터포저(200)는 실리콘(Si)을 포함하는 반도체 물질로 구성되고, 복수 개의 반도체 칩들(210, 220a, 220b, 220c, 220d, 230)이 배치되어 있는 제1 면(200a)에 대향하는 제2 면(200b)을 포함한다.
일 예에서, 제1 반도체 칩(210)은 단일 칩으로 로직 소자 등을 포함하는 시스템 IC로 구성될 수 있다. 제2 반도체 칩(220a, 220b, 220c, 220d)들은 고집적화 및 고용량화가 요구되는 반도체 칩, 예컨대, 메모리 반도체 칩들이 2개 이상 적층된 구조로 구비될 수 있다. 제2 반도체 칩(220a, 220b, 220c, 220d)들은 중심 부분에 배치된 제1 반도체 칩(210)을 중심으로 소정의 제1 간격(W3)만큼 분산되어 배치될 수 있다. 제2 반도체 칩(220a, 220b, 220c, 220d)이 배치되지 않은 제1 반도체 칩(210)의 주변에는 더미 칩(230)이 소정의 제2 간격(W4)만큼 이격하여 배치될 수 있다. 제1 반도체 칩(210)과 인터포저(200) 사이에는 전기적으로 연결시키기 위한 제1 연결전극(215)이 배치되어 있고, 제2 반도체 칩(220a, 220b, 220c, 220d)과 인터포저(200) 사이에는 전기적으로 연결시키기 위한 제2 연결전극(222, 227)이 배치되어 있다.
인터포저(200) 상에는 인터포저(200)의 노출된 부분, 제1 반도체 칩(210), 제2 반도체 칩(220a, 220b, 220c, 220d) 및 더미 칩(230)의 노출된 부분을 덮는 몰딩부(240)가 배치된다. 몰딩부(240)는 제1 반도체 칩(210), 제2 반도체 칩(220a, 220b, 220c, 220d) 및 더미 칩(230)의 상부면을 제외한 나머지 부분을 덮을 수 있다. 여기서 몰딩부(240)는 제1 연결전극(215) 사이의 공간 및 제2 연결전극(222, 227) 사이의 공간도 매몰할 수 있다. 몰딩부(240)는 에폭시 몰딩 화합물(EMC)과 같은 절연 물질을 포함하여 구성될 수 있다. 도시되지 않았으나, 몰딩재와 다른 별도의 언더필(underfill)로 제1 연결전극 사이의 공간 및 제2 연결전극 사이의 공간을 매몰할 수도 있다.
도 7을 참조하면, 몰딩부(240)를 식각하여 한 개 이상의 트렌치 홀(250)을 형성한다. 트렌치 홀(250)은 제1 반도체 칩(210)과 제2 반도체 칩(220a, 220b, 220c, 220d) 사이에 배치된 몰딩부(240) 내에 형성될 수 있다. 또한, 트렌치 홀(250)은 각각의 제2 반도체 칩(220a, 220b, 220c, 220d) 사이에 배치된 몰딩부(240) 내에 형성될 수 있다. 그리고 트렌치 홀(250)은 제2 반도체 칩(220a, 220b, 220c, 220d)들의 외곽 부분에 배치되어 있는 몰딩부(240) 내에 형성될 수 있다. 트렌치 홀(250)은 몰딩부(240)가 배치된 부분에 다수 개의 트렌치 홀(250)들이 소정 거리만큼 서로 이격하여 배치될 수 있다. 일 예에서, 트렌치 홀(250)은 인터포저(200)의 제1 면(200a)의 표면으로부터 소정 깊이(d1)까지 연장하게 형성된다. 트렌치 홀(250)은 레이저, 블레이드 등을 이용한 쏘잉 기술을 이용하여 형성할 수 있다.
도 8을 참조하면, 인터포저(200) 상에 트렌치 홀(250)을 채우는 열팽창 보강층(260)을 형성한다. 열팽창 보강층(260)은 높은 열 팽창 계수(CTE) 또는 탄성률이 높은 물질을 포함하여 구성될 수 있다. 일 예에서 열팽창 보강층(260)은 비씨비(BCB) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 적용할 수 있다. 열팽창 보강층(260)은 몰딩부(240) 및 인터포저(200)의 제1 면(200a)의 표면으로부터 소정 깊이(d1)까지 연장하게 형성된 트렌치 홀(250)을 모두 메우도록 형성될 수 있다.
도 9를 참조하면, 열팽창 보강층(260, 도 9 참조) 상에 평탄화 공정을 진행하여 열팽창 보강 패턴(260a)을 형성한다. 열팽창 보강 패턴(260a)을 형성하는 공정은 화학적계적연마(CMP) 방식의 평탄화 공정을 이용하여 수행할 수 있다. 평탄화 공정으로 제1 반도체 칩(210), 제2 반도체 칩(220a, 220b, 220c, 220d) 및 더미 칩(230)의 상부 표면이 노출될 수 있다. 그러면 몰딩부(240) 및 인터포저(200) 내부까지 연장하여 형성된 트렌치 홀(250)을 채우는 열팽창 보강 패턴(260a)이 형성된다. 다음에 인터포저(200)의 제2 단부 표면(205b)에 외부 접속 전극(270)을 형성할 수 있다. 외부 접속 전극(270)은 솔더 볼이나, 솔더 범프 또는 도전성을 지닌 범프 형태로 형성될 수 있다.
본 출원의 제2 실시예에 따라 몰딩부(240) 내에 열 팽창 보강 패턴(260a)이 도입된 반도체 패키지에서는 리플로우 공정 등의 공정 환경에 의해 인터포저(200)의 온도가 변화하는 경우에도, 몰딩부(240)내에 배치된 열팽창 보강 패턴(260a)이 수축 또는 팽창되면서 인터포저(200)와의 응력이 상쇄됨에 따라, 인터포저(200)가 휘어지면서 발생하는 와피지를 방지할 수 있다. 또한, 트렌치 홀(250)을 인터포저(200)의 제1 면(200a)으로부터 소정 깊이(d1)까지 연장하게 형성하면 트렌치 홀(250)을 채우는 열 팽창 보강 패턴(260a)의 용량(volume)이 증가하게 되고, 수축 또는 팽창되는 용량이 증가함에 따라 와피지를 방지할 수 있다. 아울러, 트렌치 홀(250)을 인터포저(200)의 제1 면(200a)으로부터 소정 깊이(d1)까지 연장하게 형성하면, 트렌치 홀(250)을 채우는 열 팽창 보강 패턴(260a)이 인터포저(200)와 접촉하는 면적이 보다 증가하여 패키지의 신뢰성을 증가시킬 수 있다.
도 10 내지 도 12는 본 출원의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 10을 참조하면, 제1 면(300a)과 이에 대향하는 제2 면(300b)을 포함하는 인터포저(300)의 제1 면(300a) 상에 복수 개의 반도체 칩들(310, 320a, 320b)을 배치한다. 인터포저(300)의 제1 면(300a) 상에 배치된 복수 개의 반도체 칩들(310, 320a, 320b)은 로직 소자 등을 포함하는 시스템 IC로 구성되는 제1 반도체 칩(310)과 메모리 반도체 칩을 포함하는 제2 반도체 칩(320a, 320b)을 포함한다. 제1 반도체 칩(310)은 인터포저(300)의 중심 부분에 배치될 수 있고, 제2 반도체 칩(320a, 320b)은 제1 반도체 칩(310)으로부터 소정 간격만큼 이격하여 배치될 수 있다. 본 출원의 제3 실시예에서는 2개의 제2 반도체 칩(320a, 320b)으로 제시하고 있으나, 도 1b에 도시한 바와 같이, 제1 반도체 칩(110)의 양측 방향에 제2 반도체 칩(120a, 120b, 120c, 120d)이 배치된 구성으로 이루어질 수 있으며, 더미 칩(130)을 더 포함하여 구성될 수도 있다.
제1 반도체 칩(310)과 인터포저(300) 사이에는 제1 연결전극(315)이 배치되어 있고, 제2 반도체 칩(320a, 320b)과 인터포저(300) 사이에 제2 연결전극(322, 327)이 배치되어 있다.
도 11을 참조하면, 인터포저(300) 상에 인터포저(300)의 노출된 부분, 제1 반도체 칩(310) 및 제2 반도체 칩(320a, 320)을 덮는 몰딩부(340)를 형성한다. 몰딩부(340)는 에폭시 몰딩 화합물(EMC)과 같은 절연 물질을 도포하여 형성할 수 있다. 몰딩부(340)는 제1 반도체 칩(310) 및 제2 반도체 칩(320a, 320b)의 상부면을 노출시키게 형성된다. 또한, 몰딩부(340)는 제1 연결전극(315) 사이의 공간 및 제2 연결전극(322, 327) 사이의 공간도 매몰하게 형성된다.
도 12를 참조하면, 몰딩부(340) 내에 한 개 이상의 트렌치 홀(350)을 형성한다. 트렌치 홀(350)은 몰딩부(340)가 배치된 부분에 한 개 이상의 트렌치 홀(350)들이 소정 거리만큼 서로 이격하여 배치될 수 있다. 트렌치 홀(350)은 제1 반도체 칩(310)과 제2 반도체 칩(320a, 320b) 사이에 배치된 몰딩부(340) 내에 형성될 수 있다. 트렌치 홀(350)은 제1 반도체 칩(310)과 제2 반도체 칩(320a, 320b) 주변에 배치됨에 따라, 제1 및 제2 반도체 칩(310, 320a, 320b)으로부터 발생하는 열을 분산시켜 패키지의 발열특성을 향상시킬 수 있다.
또한, 트렌치 홀(350)은 제2 반도체 칩(320a, 320b)들의 외곽 부분에 배치되어 있는 몰딩부(340) 내에 형성될 수 있다. 여기서 트렌치 홀(350)이 형성된 몰딩부(340)의 최외각에 위치한 외측부(340a)는 인터포저(300)의 외측부(300c)와 일직선을 이루게 배치된다. 다음에 비록 도면에 도시하지는 않았지만, 인터포저(300)의 제2 단부 표면(305b)에 외부 접속 전극을 형성할 수 있다. 외부 접속 전극은 솔더 볼이나, 솔더 범프 또는 도전성을 지닌 범프 형태로 형성될 수 있다.
본 출원의 제3 실시예에 따라 몰딩부(340) 내에 한 개 이상의 트렌치 홀(350)이 도입된 반도체 패키지에서는 몰딩부(340)가 차지하는 영역을 축소시키면서, 트렌치 홀(350)들에 의해 불연속적으로 몰딩부(340)가 배치된 구조로 형성할 수 있다. 이에 따라, 몰딩부(340) 내에 배치된 한 개 이상의 트렌치 홀(350)은 몰딩부(140)에 가해지는 스트레스를 이완하는 스트레스 이완 지점(stress release point)이 된다. 따라서, 트렌치 홀(350)이 몰딩부(340) 내에 한 개 이상 배치될수록 스트레스를 보다 이완시켜 와피지를 방지할 수 있다.
도 13 및 도 14는 본 출원의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 13을 참조하면, 제1 면(400a) 상에 복수 개의 반도체 칩들(410, 420a, 420b)이 배치된 인터포저(400)를 준비한다. 인터포저(400)는 실리콘(Si)을 포함하는 반도체 물질로 구성되고, 복수 개의 반도체 칩들(410, 420a, 420b)이 배치되는 제1 면(400a)과 이에 대향하는 제2 면(400b)을 포함한다. 인터포저(400) 상에 배치된 복수 개의 반도체 칩들(410, 420a, 420b)은 로직 소자 등을 포함하는 시스템 IC 로 구성되는 제1 반도체 칩(410) 및 메모리 반도체 칩을 포함하는 제2 반도체 칩(420a, 420b)을 포함할 수 있다. 제2 반도체 칩(420a, 420b)은 인터포저(400)의 중심 부분에 배치된 제1 반도체 칩(310)을 중심으로 소정 간격만큼 이격하여 배치될 수 있다. 제1 반도체 칩(410)과 인터포저(400) 사이에는 제1 연결전극(415)이 배치되어 있고, 제2 반도체 칩(420a, 420b)과 인터포저(400) 사이에 제2 연결전극(422, 427)이 배치되어 있다.
인터포저(400)의 노출된 부분, 제1 반도체 칩(410) 및 제2 반도체 칩(420a, 420b)은 몰딩부(440)에 의해 덮여 있다. 몰딩부(440)는 제1 반도체 칩(410) 및 제2 반도체 칩(420a, 420b)의 상부면을 제외한 나머지 부분을 덮도록 형성될 수 있다. 여기서 몰딩부(440)는 제1 연결전극(415) 사이의 공간 및 제2 연결전극(422, 427) 사이의 공간도 매몰하도록 형성된다. 몰딩부(440)는 에폭시 몰딩 화합물(EMC)과 같은 절연 물질을 포함하여 구성될 수 있다.
도 14를 참조하면, 몰딩부(440) 내에 한 개 이상의 트렌치 홀(450)을 형성한다. 트렌치 홀(450)은 레이저, 블레이드 등을 이용한 쏘잉 기술을 이용하여 형성할 수 있다. 트렌치 홀(450)은 제1 반도체 칩(410)과 제2 반도체 칩(420a, 420b) 사이에 배치된 몰딩부(440) 내에 형성될 수 있다. 또한, 트렌치 홀(450)은 제2 반도체 칩(420a, 420b)들의 외곽 부분에 배치되어 있는 몰딩부(440) 내에 형성될 수 있다. 트렌치 홀(450)은 몰딩부(440)가 배치된 부분에 한 개 이상의 트렌치 홀(450)들이 소정 거리만큼 서로 이격하여 배치될 수 있다. 일 예에서, 트렌치 홀(450)은 인터포저(400)의 제1 면(400a)의 표면으로부터 소정 깊이(d2)까지 연장하게 형성된다. 여기서 트렌치 홀(450)이 형성된 몰딩부(440)의 최외각에 위치한 외측부(440a)는 인터포저(400)의 외측부(400c)와 일직선을 이루게 배치된다.
본 출원의 제4 실시예에 따른 반도체 패키지에서는 몰딩부(440) 내에 배치된 트렌치 홀(450)이 인터포저(400)의 제1 면(400a)으로부터 소정 깊이(d2)까지 연장하게 형성함에 따라, 인터포저(400)의 용량(volume)이 감소시킬 수 있다. 인터포저(400)의 용량이 감소함에 따라, 실리콘(Si)을 포함하는 인터포저(400)의 탄성계수(elastic modulus)가 감소되어 와피지를 방지할 수 있다.
100, 200, 300, 400 : 인터포저
110, 210, 310, 410 : 제1 반도체 칩
120a, 120b, 120c, 120d : 제2 반도체 칩
150, 250, 350, 450 : 트렌치 홀
160a, 260a: 열팽창 보강 패턴

Claims (16)

  1. 인터포저;
    상기 인터포저의 제1 면 상에 배치된 제1 반도체 칩 및 상기 제1 반도체 칩으로부터 소정 거리만큼 이격하여 배치된 하나 이상의 제2 반도체 칩;
    상기 제1 반도체 칩 및 제2 반도체 칩 사이의 공간을 채우면서 내부에 트렌치 홀이 구비된 몰딩부; 및
    상기 트렌치 홀을 채우는 열팽창 보강 패턴을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩과 상기 인터포저 사이에 배치된 복수 개의 제1 연결전극 및 상기 제2 반도체 칩과 상기 인터포저 사이에 배치된 복수 개의 제2 연결전극을 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 반도체 칩은 시스템 IC(System Integrated Circuit)이고, 상기 제2 반도체 칩은 메모리 반도체 칩을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 인터포저의 중심 부분에 배치되고, 상기 제2 반도체 칩은 2개 이상이며, 상기 제1 반도체 칩을 중심으로 서로 반대되는 양측 방향에 배치되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 인터포저는 실리콘을 포함하여 형성된 반도체 패키지.
  6. 제1항에 있어서,
    상기 몰딩부는 에폭시 몰딩 화합물(EMC)을 포함하여 형성된 반도체 패키지.
  7. 제1항에 있어서,
    상기 트렌치 홀은 상기 인터포저의 표면을 노출시키게 형성된 반도체 패키지.
  8. 제1항에 있어서,
    상기 트렌치 홀은 상기 인터포저의 제1 표면으로부터 소정 깊이만큼 연장하여 형성된 반도체 패키지.
  9. 제1항에 있어서,
    상기 트렌치 홀은 상기 인터포저의 제1 면의 수평 방향으로 연장하는 제1 트렌치 홀 및 상기 제1 트렌치 홀과 교차하면서 상기 인터포저의 제1 면의 수직 방향으로 연장하는 제2 트렌치 홀을 포함하여 형성하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 열팽창 보강 패턴은 비씨비(BCB) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 형성된 반도체 패키지.
  11. 인터포저;
    상기 인터포저의 제1 면 상에 배치된 제1 반도체 칩 및 상기 제1 반도체 칩으로부터 소정 거리만큼 이격하여 배치된 다수 개의 제2 반도체 칩들;
    상기 제1 반도체 칩 및 제2 반도체 칩들 사이의 공간을 채우면서 상기 인터포저의 외측부와 일직선을 이루는 외측부가 구비된 몰딩부; 및
    상기 몰딩부 내에 형성된 다수 개의 트렌치 홀을 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 반도체 칩은 시스템 온 칩이고, 상기 제2 반도체 칩들은 메모리 반도체 칩을 포함하는 반도체 패키지.
  13. 제11항에 있어서,
    상기 제1 반도체 칩은 상기 인터포저의 중심 부분에 배치되고, 상기 제2 반도체 칩은 상기 제1 반도체 칩을 중심으로 서로 반대되는 양측 방향에 배치되는 반도체 패키지.
  14. 제11항에 있어서,
    상기 인터포저는 실리콘을 포함하고, 상기 몰딩부는 에폭시 몰딩 화합물(EMC)을 포함하여 형성된 반도체 패키지.
  15. 제11항에 있어서,
    상기 트렌치 홀은 상기 인터포저의 표면을 노출시키게 형성된 반도체 패키지.
  16. 제11항에 있어서,
    상기 트렌치 홀은 상기 인터포저의 제1 표면으로부터 소정 깊이만큼 연장하여 형성된 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180054419A (ko) * 2016-11-14 2018-05-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조와 그 형성 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343385B2 (en) * 2014-07-30 2016-05-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device comprising a chip substrate, a mold, and a buffer layer
US20160351462A1 (en) * 2015-05-25 2016-12-01 Inotera Memories, Inc. Fan-out wafer level package and fabrication method thereof
US9806014B2 (en) * 2016-01-27 2017-10-31 Advanced Micro Devices, Inc. Interposer with beyond reticle field conductor pads
US9543161B1 (en) * 2016-02-10 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of planarizating film
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9922964B1 (en) 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
US11527454B2 (en) 2016-11-14 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10153222B2 (en) * 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9865567B1 (en) * 2017-02-02 2018-01-09 Xilinx, Inc. Heterogeneous integration of integrated circuit device and companion device
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US10431517B2 (en) 2017-08-25 2019-10-01 Advanced Micro Devices, Inc. Arrangement and thermal management of 3D stacked dies
KR20190047444A (ko) * 2017-10-27 2019-05-08 에스케이하이닉스 주식회사 단열벽을 포함하는 반도체 패키지
US10797007B2 (en) * 2017-11-28 2020-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10312221B1 (en) 2017-12-17 2019-06-04 Advanced Micro Devices, Inc. Stacked dies and dummy components for improved thermal performance
CN108257882A (zh) * 2018-01-17 2018-07-06 中芯集成电路（宁波）有限公司 器件封装结构及封装过程中应力释放的方法
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10714462B2 (en) 2018-04-24 2020-07-14 Advanced Micro Devices, Inc. Multi-chip package with offset 3D structure
US10727204B2 (en) 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration
US10937755B2 (en) 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding
US11004803B2 (en) 2018-07-02 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy dies for reducing warpage in packages
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
CN114514605A (zh) * 2019-11-22 2022-05-17 华为技术有限公司 芯片封装、电子设备及芯片封装制备方法
CN111430312A (zh) * 2020-05-08 2020-07-17 南京皓赛米电力科技有限公司 一种半导体元件隔热封装系统
TWI796694B (zh) * 2021-05-21 2023-03-21 矽品精密工業股份有限公司 電子封裝件及其製法
CN115332215B (zh) * 2022-10-14 2023-03-24 北京华封集芯电子有限公司 一种用于芯片封装的中介层及制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
WO2005078796A1 (ja) * 2004-02-13 2005-08-25 Murata Manufacturing Co., Ltd. 電子部品及びその製造方法
US8188543B2 (en) * 2006-11-03 2012-05-29 Freescale Semiconductor, Inc. Electronic device including a conductive structure extending through a buried insulating layer
US7911044B2 (en) * 2006-12-29 2011-03-22 Advanced Chip Engineering Technology Inc. RF module package for releasing stress
US8030752B2 (en) 2007-12-18 2011-10-04 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing semiconductor package and semiconductor plastic package using the same
US7863755B2 (en) * 2008-03-19 2011-01-04 Stats Chippac Ltd. Package-on-package system with via Z-interconnections
US7989270B2 (en) * 2009-03-13 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming three-dimensional vertically oriented integrated capacitors
US8017439B2 (en) * 2010-01-26 2011-09-13 Texas Instruments Incorporated Dual carrier for joining IC die or wafers to TSV wafers
US9269691B2 (en) * 2010-05-26 2016-02-23 Stats Chippac, Ltd. Semiconductor device and method of making an embedded wafer level ball grid array (EWLB) package on package (POP) device with a slotted metal carrier interposer
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8753926B2 (en) 2010-09-14 2014-06-17 Qualcomm Incorporated Electronic packaging with a variable thickness mold cap
KR101711479B1 (ko) * 2010-10-06 2017-03-03 삼성전자 주식회사 반도체 패키지 장치 및 그의 검사 시스템
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US8658464B2 (en) * 2011-11-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mold chase design for package-on-package applications
US8643148B2 (en) * 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
JP6356450B2 (ja) * 2014-03-20 2018-07-11 株式会社東芝 半導体装置および電子回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180054419A (ko) * 2016-11-14 2018-05-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조와 그 형성 방법
US10529690B2 (en) 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10867965B2 (en) 2016-11-14 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same

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