KR101078740B1 - 스택 패키지 및 그의 제조방법 - Google Patents

스택 패키지 및 그의 제조방법 Download PDF

Info

Publication number
KR101078740B1
KR101078740B1 KR1020090135201A KR20090135201A KR101078740B1 KR 101078740 B1 KR101078740 B1 KR 101078740B1 KR 1020090135201 A KR1020090135201 A KR 1020090135201A KR 20090135201 A KR20090135201 A KR 20090135201A KR 101078740 B1 KR101078740 B1 KR 101078740B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
stacked
electrodes
semiconductor
stack package
Prior art date
Application number
KR1020090135201A
Other languages
English (en)
Other versions
KR20110078399A (ko
Inventor
김종훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090135201A priority Critical patent/KR101078740B1/ko
Priority to US12/731,346 priority patent/US8110910B2/en
Priority to CN201010189667.2A priority patent/CN102117798B/zh
Publication of KR20110078399A publication Critical patent/KR20110078399A/ko
Application granted granted Critical
Publication of KR101078740B1 publication Critical patent/KR101078740B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 스택 패키지 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 스택 패키지는, 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 내부에 상기 제1면과 제2면을 관통하는 제1관통전극들을 구비하고, 제1크기를 갖는 제1반도체칩과, 상기 제1크기 보다 큰 제2크기를 갖고 상기 제1반도체칩의 제2면 상에 적어도 하나 이상이 스택되며 내부에 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들을 구비한 제2반도체칩과, 상기 제2크기와 같거나 크도록 상기 제1반도체칩의 측면을 둘러싸는 몰딩부를 포함하고, 상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들이 상호 전기적으로 연결되게 스택된 것을 특징으로 한다.

Description

스택 패키지 및 그의 제조방법{Stack package and method for fabricating the same}
본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는, 상부에 스택되는 칩이 하부에 배치된 칩 보다 큰 경우에서의 구조적 안정성을 확보한 스택 패키지 및 그의 제조방법에 관한 것이다.
전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 상기 고용량의 반도체 모듈을 제공하기 위한 하나의 방법으로서 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
스택 기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품 패키지를 스택하는 방법이 있으며, 최근에는 반도체칩 내에 구리 와 같은 도전성 물질로 이루어진 관통전극(Through electrode)을 형성하여, 반도체칩들의 스택 시, 상기 관통전극으로 반도체칩들간을 전기적으로 연결시키는 방법이 수행되고 있다.
상기 관통전극을 이용하면, 미세 피치 I/O 패드의 본딩이 가능하여 I/O 패드 수의 증가가 가능하고, 다수의 I/O 패드 형성을 통해 칩들간의 신호 전달 속도를 향상시킬 수 있으며, 반도체칩의 3차원 설계가 가능하여 상기 반도체칩 자체의 성능을 더욱 향상시킬 수 있다.
한편, 상기 관통전극을 이용하여 상,하 반도체칩들간의 전기적 연결을 달성하는 스택 패키지를 제조함에 있어서, 하부에 배치되는 칩(이하, '하부 칩'이라 칭함)과 상부에 배치되는 칩(이하, '상부 칩'이라 칭함)의 크기가 서로 상이할 경우, 결함이 발생될 수 있다. 예를 들어, 하부 칩이 상부 칩 보다 작은 크기를 가질 경우, 상기 상부 칩이 구조적으로 불안정한 스택이 이루어질 수 있음은 물론 스택 자체가 불가능할 수 있다.
본 발명은 상부 칩이 하부 칩 보다 큰 경우에서도 구조적 안정성을 확보한 스택 패키지 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 스택 패키지는, 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 내부에 상기 제1면과 제2면을 관통하는 제1관통전극들을 구비하고, 제1크기를 갖는 제1반도체칩; 상기 제1크기 보다 큰 제2크기를 갖고 상기 제1반도체칩의 제2면 상에 적어도 하나 이상이 스택되며, 내부에 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들을 구비한 제2반도체칩; 및 상기 제2크기와 같거나 크도록 상기 제1반도체칩의 측면을 둘러싸는 몰딩부;를 포함하고, 상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들이 상호 전기적으로 연결되게 스택된 것을 특징으로 한다.
또한, 본 발명에 따른 스택 패키지는, 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최상부 제2반도체칩 상에 배치되며, 내부에 회로부가 형성되고, 상기 최상부 제2반도체칩과 마주하는 면에 상기 최상부 반도체칩의 제2관통전극들과 전기적으로 연결되는 본딩패드들이 배치된 제3반도체칩을 더 포함한다.
본 발명의 제1실시예에 따른 스택 패키지는, 상기 스택된 적어도 하나 이상의 제2반도체칩들을 포함한 상기 몰딩부 상에 형성된 봉지부재; 상기 제1반도체칩의 제1면 상에 상기 본딩패드와 연결되게 형성된 재배선; 상기 재배선을 포함한 제1반도체칩의 제1면 상에 상기 재배선의 일부분을 노출시키도록 형성된 절연층; 및 상기 노출된 재배선 부분 상에 부착된 외부접속단자;를 더 포함한다.
또한, 본 발명의 제1실시예에 따른 스택 패키지는, 상기 제1반도체칩과 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최하부 제2반도체칩 사이 및 상기 스택된 제2반도체칩들 사이 공간에 형성된 언더필(underfill)을 더 포함한다.
상기 몰딩부는, 상기 제1반도체칩이 사각 형상을 가질 때, 상기 제1반도체칩의 대향하는 양 측면, 또는, 4면을 둘러싸도록 형성된다.
본 발명의 제2실시예에 따른 스택 패키지는, 상기 제1반도체칩의 제1면과 마주하고 상기 제1반도체칩의 본딩패드와 연결되는 제1접속패드가 배치된 제3면 및 이에 대향하고 제2접속패드가 배치된 제4면을 갖는 기판; 상기 제1반도체칩의 본딩패드와 상기 기판의 제1접속패드간을 연결하는 접속부재; 상기 제2반도체칩 및 몰딩부를 포함한 상기 기판의 제3면 상에 형성된 봉지부재; 및 상기 기판의 제2접속패드 상에 부착된 외부접속단자;를 더 포함한다.
또한, 본 발명의 제2실시예에 따른 스택 패키지는, 상기 제1반도체칩 및 몰딩부와 상기 기판 사이 공간에 형성된 언더필을 더 포함한다.
본 발명의 제3실시예에 따른 스택 패키지는, 윈도우를 구비하고, 상기 제1반도체칩의 제1면과 마주하는 제3면 및 이에 대향하며 상기 제1반도체칩의 본딩패드와 연결되는 제1접속패드 및 상기 제1접속패드 외측으로 제2접속패드가 배치된 제4면을 갖는 기판; 상기 윈도우를 관통하여 상기 제1반도체칩의 본딩패드와 상기 기판의 제1접속패드간을 연결하는 접속부재; 상기 제2반도체칩과 몰딩부를 포함한 상기 기판의 제3면 및 상기 접속부재를 포함한 상기 기판의 윈도우를 밀봉하도록 형성된 봉지부재; 및 상기 기판의 제2접속패드 상에 부착된 외부접속단자;를 더 포함 한다.
또한, 본 발명의 제3실시예에 따른 스택 패키지는, 상기 몰딩부와 상기 기판 사이에 개재된 접착부재를 더 포함한다.
본 발명의 제4실시예에 따른 스택 패키지는, 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 내부에 상기 제1면과 제2면을 관통하는 제1관통전극들을 구비하고, 제1크기를 갖는 제1반도체칩; 상기 제1크기 보다 큰 제2크기를 갖고 상기 제1반도체칩의 제2면 상에 적어도 하나 이상이 스택되며, 내부에 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들과 상기 제2관통전극들과 이격 배치된 제3관통전극들을 구비한 제2반도체칩; 및 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최하부 제2반도체칩의 아래에 상기 제1반도체칩과 이격하여 배치되고 내부에 상기 제3관통전극들과 전기적으로 연결되는 제4관통전극들을 구비한 더미 칩; 상기 제2크기와 같거나 크도록 상기 제1반도체칩 및 더미 칩의 측면을 둘러싸는 몰딩부;를 포함하고, 상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들 및 제3관통전극들이 각각 전기적으로 상호 연결되게 스택된 것을 특징으로 한다.
상기 제3관통전극들은 상기 제2관통전극과 이격된 제2반도체칩 부분에 형성된다.
상기 더미 칩은 내부 회로의 형성없이 상기 제4관통전극들만을 구비한다.
상기 몰딩부는, 상기 제1반도체칩이 사각 형상을 가질 때, 상기 더미 칩을 포함하여 상기 제1반도체칩의 대향하는 양 측면, 또는, 4면을 둘러싸도록 형성된다.
또한, 본 발명의 제4실시예에 따른 스택 패키지는, 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최상부 제2반도체칩 상에 배치되며, 내부에 회로부가 형성되고, 상기 최상부 제2반도체칩과 마주하는 면에 상기 최상부 반도체칩의 제2관통전극들과 전기적으로 연결되는 본딩패드들이 배치된 제3반도체칩을 더 포함한다.
게다가, 본 발명의 제4실시예에 따른 스택 패키지는, 상기 스택된 적어도 하나 이상의 제2반도체칩들을 포함한 상기 몰딩부 상에 형성된 봉지부재; 상기 제1반도체칩의 제1면 상에 상기 본딩패드 및 상기 제4관통전극들과 연결되게 형성된 재배선들; 상기 재배선들을 포함한 제1반도체칩의 제1면 상에 상기 재배선들의 일부분을 노출시키도록 형성된 절연층; 및 상기 노출된 재배선 부분들 상에 부착된 외부접속단자;를 더 포함한다.
아울러, 본 발명의 제4실시예에 따른 스택 패키지는, 상기 제1반도체칩 및 더미 칩과 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최하부 제2반도체칩 사이 및 상기 스택된 제2반도체칩들 사이 공간에 형성된 언더필을 더 포함한다.
본 발명의 제5실시예에 따른 스택 패키지는, 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 내부에 상기 제1면과 제2면을 관통하는 제1관통전극들을 구비하고, 제1크기를 갖는 제1반도체칩; 상기 제1크기 보다 큰 제2크기를 갖고 상기 제1반도체칩의 제2면 상에 적어도 하나 이상이 스택되며, 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들을 구비한 제2반도체칩; 및 상기 제2크기와 같거나 크도록 상기 제1반도체칩의 측면을 둘러싸는 몰딩부; 상기 제1반도체칩 및 몰딩부와 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최하부 제2반도체칩 사이 및 상기 스택된 제2반도체칩들의 측면에 설치된 히트 스프레더; 상기 스택된 제2반도체칩들 사이 공간에 형성된 언더필; 상기 제1반도체칩의 제1면 상에 상기 본딩패드와 연결되게 형성된 재배선; 상기 재배선을 포함한 제1반도체칩의 제1면 상에 상기 재배선의 일부분을 노출시키도록 형성된 절연층; 및 상기 노출된 재배선 부분 상에 부착된 외부접속단자;를 포함하며, 상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들이 상호 전기적으로 연결되게 스택된 것을 특징으로 한다.
상기 히트 스프레더는 상기 스택된 제2반도체칩들의 측면에 설치된 부분이 상기 스택된 제2반도체칩들의 측면과 접촉하도록 형성된다.
상기 히트 스프레더는 상기 스택된 제2반도체칩들의 측면에 설치된 부분이 상기 스택된 제2반도체칩들의 측면과 이격하도록 형성된다.
또한, 본 발명의 제5실시예에 따른 스택 패키지는, 상기 상호 이격된 상기 스택된 제2반도체칩들의 측면과 히트 스프레더 사이 공간에 형성된 언더필을 더 포함한다.
게다가, 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최상부 제2반도체칩 상에 배치되며, 내부에 회로부가 형성되고, 상기 최상부 제2반도체칩과 마주하는 면에 상기 최상부 반도체칩의 제2관통전극들과 전기적으로 연결되는 본딩패드들이 배치된 제3반도체칩을 더 포함한다.
다른 견지에서, 본 발명의 제1실시예에 따른 스택 패키지의 제조방법은, 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 상기 제1면으로부터 상기 제2면에 도달하지 않는 깊이로 제1관통전극들이 구비되고, 제1크기를 갖는 제1반도체칩들을 상기 제1면이 접하도록 임시 웨이퍼 상에 부착하는 단계; 상기 제1반도체칩들을 덮도록 임시 웨이퍼 상에 몰딩부를 형성하는 단계; 상기 제1관통전극들이 노출되도록 상기 몰딩부 및 제1반도체칩의 제2면을 가공하는 단계; 상기 가공된 몰딩부 및 제1반도체칩의 제2면 상에 상기 제1크기 보다 큰 제2크기를 갖고 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들을 구비한 제2반도체칩을 적어도 하나 이상 스택하는 단계; 상기 스택된 제2반도체칩들을 포함한 상기 가공된 몰딩부 상에 봉지부재를 형성하는 단계; 상기 제1반도체칩의 본딩패드 및 제1관통전극들을 포함한 제1면이 노출되도록 상기 임시 웨이퍼를 제거하는 단계; 상기 노출된 제1반도체칩의 제1면 및 몰딩부 상에 상기 노출된 본딩패드와 개별 연결되는 재배선을 형성하는 단계; 상기 재배선을 포함한 상기 제1반도체칩의 제1면 및 몰딩부 상에 상기 재배선의 일부분을 노출시키도록 절연층을 형성하는 단계; 상기 노출된 재배선 부분 상에 외부접속단자를 부착하는 단계;를 포함하며, 상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들이 상호 전기적으로 연결되게 스택하는 것을 특징으로 한다.
또한, 본 발명의 제1실시예에 따른 스택 패키지의 제조방법은, 상기 외부접속단자를 부착하는 단계 후, 유니트 레벨로 절단하는 단계를 더 포함한다.
본 발명은 상대적으로 작은 크기를 갖는 하부 반도체칩의 측면을 몰딩부로 감싸서 상기 몰딩부를 포함한 하부 반도체칩이 상부 반도체칩과 같거나 큰 크기를 갖도록 만듦으로써, 상기 상부 반도체칩의 스택 시, 구조적 안정성을 확보할 수 있다.
따라서, 본 발명은 상부에 스택될 반도체칩이 하부에 배치된 반도체칩 보다 큰 크기를 가짐에도 불구하고 관통전극을 이용한 반도체칩들의 스택을 용이하고도 안정적으로 달성할 수 있으며, 그래서, 제조 수율 및 제품의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하도록 한다.
도 1은 본 발명의 제1실시예에 따른 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 제1실시예에 따른 스택 패키지(100)는 제1반도체칩(110)과 상기 제1반도체칩(110)의 측면을 둘러싸는 몰딩부(130), 그리고, 상기 제1반도체칩(110) 및 몰딩부(130) 상에 스택된 적어도 하나 이상의 제2반도체칩(120)들을 포함한다.
본 실시예에서, 상기 제1반도체칩(110)은 본딩패드(112)가 배치된 제1면(A) 및 이에 대향하는 제2면(B)을 가지며, 내부에 상기 제1면(A) 및 제2면(B)을 관통하는 다수의 제1관통전극(114)들을 구비한다. 예를 들어, 상기 제1관통전극(114)들은 상기 제1반도체칩(110)의 중앙부에 형성된다. 이러한 제1반도체칩(110)은, 평면 상으로 보았을 때, 사각 형상을 가지며, 또한, 제1크기를 갖는다. 다시말해, 상기 제1반도체칩(110)은 평면 상으로 보았을 때 제1크기의 평면적을 갖는다.
한편, 도시하지 않았으나, 상기 제1반도체칩(110)은 내부에 회로부가 형성된 것으로 이해될 수 있으며, 또한, 상기 제1반도체칩(110)의 제1면 상에는 서로 대응하는 본딩패드(112)와 제1관통전극(114)간을 전기적으로 연결시키는 연결배선이 형성된 것으로 이해될 수 있다.
본 실시예에서, 상기 제2반도체칩(120)은, 평면 상으로 보았을 때, 사각 형상을 가지며, 또한, 제1크기를 갖는 제1반도체칩(110) 보다 더 큰 제2크기를 갖는 다. 다시말해, 상기 제2반도체칩(120)은 평면 상으로 보았을 때 제2크기의 평면적을 갖는다. 이러한 제2반도체칩(120)은 상기 제1반도체칩(110)의 제2면(B) 상에 적어도 하나 이상, 예를 들어, 4개가 수직으로 스택된다. 상기 적어도 하나 이상이 스택된 제2반도체칩(120)들은 각각 상기 제1반도체칩(110)에 형성된 제1관통전극(114)들과 대응하는 부분에, 예를 들어, 중앙부에 상호간에 전기적으로 연결됨과 아울러 상기 제1반도체칩(110)의 제1관통전극(114)들과 전기적으로 연결되는 다수의 제2관통전극(124)들을 구비한다.
한편, 도시하지 않았으나, 적어도 하나 이상이 스택된 제2반도체칩(120)들은 상기 제1반도체칩(110)과 마찬가지로 내부에 회로부가 형성된 것으로 이해될 수 있으며, 또한, 상기 제1반도체칩(110)의 제2면(B)과 마주하는 면 상에 본딩패드 및 상기 본딩패드와 대응하는 제2관통전극(124) 간을 전기적으로 연결시키는 연결배선이 형성된 것으로 이해될 수 있다.
본 실시예에서, 상기 몰딩부(130)는 상기 제1크기를 갖는 제1반도체칩(11)의 측면을 둘러싸도록 형성되며, 이를 통해, 그 자신과 상기 제1반도체칩(110)을 합한 크기가 상기 제2반도체칩(120)의 크기와 같거나, 또는, 크도록 만든다. 예를 들어, 상기 제1반도체칩(110)이 평면 상으로 사각 형상을 가질 때, 상기 몰딩부(130)는 상기 제1반도체칩(110)의 4면 모두를 둘러싸도록 형성됨이 바람직하지만, 경우에 따라서는 양측면, 즉, 대향하는 어느 2면만을 둘러싸도록 형성되는 것도 가능하다. 따라서, 상기 몰딩부(130)는 상기 제1크기를 갖는 제1반도체칩(110) 상에 상기 제1크기 보다 큰 제2크기를 갖는 제2반도체칩(120)을 스택하는 경우에 있어서의 구조 적 안정성을 확보하는 역할을 하는 것으로 이해될 수 있다.
부가해서, 본 발명의 제1실시예에 따른 스택 패키지(100)는 상기 스택된 적어도 하나 이상의 제2반도체칩(120)들을 포함한 상기 몰딩부(130) 상에 형성된 봉지부재(140)를 더 포함한다. 상기 봉지부재(140)는 상기 제1 및 제2 반도체칩(110, 120)들을 외부 영향으로부터 보호하는 역할을 하며, 예를 들어, EMC(Epoxy Molding Compound)와 같은 물질로 이루어질 수 있다.
또한, 본 발명의 제1실시예에 따른 스택 패키지(100)는 스택된 적어도 하나 이상의 제2반도체칩(120)들 중 최하부에 배치된 제2반도체칩(120a; 이하, '최하부 제2반도체칩'이라 칭함)과 상기 제1반도체칩(110) 및 몰딩부(130) 사이, 그리고, 상기 스택된 제2반도체칩(120)들 사이에 형성된 언더필(underfill; 도시안됨)을 더 포함할 수 있다. 물론, 본 발명의 제1실시예에 따른 스택 패키지(100)는 상기 언더필의 형성없이 상기 봉지부재(140)에 의해 상기 최하부 제2반도체칩(120a)과 상기 제1반도체칩(110) 및 몰딩부(130) 사이, 그리고, 상기 스택된 제2반도체칩(120)들 사이 공간이 충진되어도 무방하다.
게다가, 본 발명의 제1실시예에 따른 스택 패키지(100)는 상기 제1반도체칩(110)의 제1면(A) 상에 대응하는 본딩패드(112)들과 개별 연결되게 형성된 재배선(150)들과, 상기 재배선(150)들을 포함한 제1반도체칩(110)의 제1면(A) 상에 각 재배선(150)의 일부분을 노출시키도록 형성된 절연층(160), 그리고, 재배선(150)들의 노출된 부분 상에 각각 부착된 외부접속단자(170)들을 더 포함한다. 상기 절연층(160)은, 예를 들어, 솔더 레지스트(solder resist)로 이루어지며, 상기 외부접 속단자(170)로서는, 예를 들어, 솔더 볼이 이용될 수 있다.
아울러, 본 발명의 제1실시예에 따른 스택 패키지(100)는, 도 7에 도시된 바와 같이, 상기 스택된 적어도 하나 이상의 제2반도체칩(120)들 중 최상부에 배치된 제2반도체칩(120b; 이하, '최상부 제2반도체칩'이라 칭함) 상에 상기 최상부 제2반도체칩(120b)의 제2관통전극(124)들과 전기적으로 연결되게 배치된 제3반도체칩(180)을 더 포함할 수 있다. 상기 제3반도체칩(180)은 내부에 회로부가 형성된 것으로 이해될 수 있으며, 반면, 별도의 관통전극들이 형성되지 않고, 그리고, 상기 최상부 제2반도체칩(120b)과 마주하는 면에 배치되어 상기 최상부 제2반도체칩(120b)의 제2관통전극(124)들과 각각 전기적으로 연결되는 다수의 본딩패드(182)를 구비한다.
전술한 바와 같이, 본 발명의 제1실시예에 따른 스택 패키지는 제1반도체칩의 크기 및 몰딩부의 크기 합이 상기 제1반도체칩 및 몰딩부 상에 스택되는 제2반도체칩의 크기와 같거나 크기 때문에, 상기 제1반도체칩 및 몰딩부 상에 적어도 하나 이상의 제2반도체칩을 스택하는 경우에서의 구조적 안정성을 확보할 수 있다.
따라서, 본 발명의 제1실시예에 따른 스택 패키지는 구조적 안정성을 확보하는 것을 통해 향상된 제조 수율 및 제품의 신뢰성을 가질 수 있다.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 임시 웨이퍼(200) 상에 다수의 제1반도체칩(110)들을 일정 간격으로 이격되게 부착시킨다. 상기 임시 웨이퍼(200)는 가공되지 않은 베어 웨이퍼, 또는, 웨이퍼 형태의 필름을 포함한다. 상기 제1반도체칩(110)들은 각각 본딩패드(112)들이 배치된 제1면(A) 및 이에 대향하는 제2면(B)을 가지며, 또한, 상기 제1면(A)으로부터 상기 제2면(B)에 도달하지 않는 깊이로 제1관통전극(114)들을 구비하고, 그리고, 제1크기를 갖는다. 이러한 제1반도체칩(110)들은 그들의 제1면(A)이 상기 임시 웨이퍼(200)와 접하도록 부착된다.
도 2b를 참조하면, 상기 제1반도체칩(110)들을 덮도록 임시 웨이퍼(200) 상에 몰딩 물질(132)을 형성한다. 상기 몰딩 물질(132)은, 예를 들어, 에폭시, 폴리머 및 EMC 등을 포함한다.
도 2c를 참조하면, 상기 몰딩 물질(132) 및 제1반도체칩(110)의 제2면(B)의 일부 두께를 가공하고, 이를 통해, 상기 제1반도체칩(110)의 제2면(B)으로 상기 제1관통전극(114)들을 노출시킴과 아울러 상기 제1반도체칩(110)들의 측면을 감싸는 몰딩부(130)를 형성한다.
여기서, 상기 제1반도체칩(110)이, 평면 상으로 사각 형상을 가질 때, 상기 몰딩부(130)는 상기 제1반도체칩(110)의 4면 모두를 둘러싸도록 형성함이 바람직하지만, 대향하는 양측면 만을 둘러싸도록 형성하는 것도 가능하다. 이 경우, 이전 공정 단계에서의 몰딩 물질은 그 형성 후에 상기 제1반도체칩(110)의 대향하는 양측면과 상면만을 덮도록 패터닝되는 것으로 이해될 수 있다.
도 2d를 참조하면, 각 제1반도체칩(110) 및 몰딩부(130) 상에 적어도 하나 이상의 제2반도체칩(120)들을 스택한다. 상기 제2반도체칩(120)들은 각각 제1크기의 제1반도체칩(110) 보다 큰 제2크기를 가지며, 따라서, 상기 제2반도체칩(120)들 은 제1반도체칩(110)과 상기 제1반도체칩(110)을 둘러싸고 있는 몰딩부(130)의 일부분 상에 스택된다. 상기 스택된 적어도 하나 이상의 제2반도체칩(120)들은 내부에 상호 연결됨과 아울러 상기 제1반도체칩(110)의 제1관통전극(114)들과 전기적으로 연결되는 다수의 제2관통전극(124)들을 각각 구비한다. 따라서, 상기 제1반도체칩(110)의 제1관통전극(114)들과 상기 제2반도체칩(120)들의 제2관통전극(124)들은, 도시된 바와 같이, 연직 선상에 배치되어 전기적으로 상호 연결된다.
여기서, 상기 제2반도체칩(120)들은 제1반도체칩(110)과 몰딩부(130) 상에 스택되므로, 상기 제2반도체칩(120)들은 상기 제1반도체칩(110) 보다 큰 크기를 가짐에도 불구하고 구조적으로 안정하게 스택될 수 있다.
도 2e를 참조하면, 상기 스택된 적어도 하나 이상의 제2반도체칩(120)들을 포함한 몰딩부(130) 상에 봉지부재(140)를 형성한다. 상기 봉지부재(140)는, 예를 들어, EMC로 형성한다.
여기서, 상기 봉지부재(140)의 형성 전, 도 7에서와 같이, 최상부 제2반도체칩(120b) 상에 관통전극의 형성없이 상기 최상부 제2반도체칩(120b)과 마주하는 면에 본딩패드들이 배치된 제3반도체칩(180)을 추가로 부착할 수 있다.
또한, 상기 제3반도체칩을 부착하지 않은 상태, 또는, 상기 제3반도체칩을 부착한 상태의 봉지부재(140)의 형성 전, 상기 제1반도체칩(110) 및 몰딩부(130)와 최하부 제2반도체칩(120a) 사이 공간, 그리고, 상기 스택된 제2반도체칩(120)들 사이 공간에 언더필(도시안됨)을 추가로 형성할 수 있다. 물론, 상기 언더필은 형성하지 않아도 되며, 이 경우, 상기 제1반도체칩(110) 및 몰딩부(130)와 상기 최하부 제2반도체칩(120a) 사이 공간, 그리고, 상기 스택된 제2반도체칩(120)들 사이 공간은 상기 봉지부재(140)로 충진한다.
도 2f를 참조하면, 상기 봉지부재(140)가 형성된 이전 공정 단계의 결과물을 임시 웨이퍼가 상부에 배치되도록 뒤집은 상태에서, 상기 제1반도체칩(110)의 제1면(A)과 상기 제1면(A)에 배치된 본딩패드(112) 및 제1관통전극(114) 부분이 노출되도록 상기 임시 웨이퍼를 제거한다.
도 2g를 참조하면, 상기 노출된 제1반도체칩(110)의 제1면(A) 및 그 주위의 몰딩부(130) 상에 상기 노출된 본딩패드(112)들과 개별 연결되는 재배선(150)들을 형성한다. 상기 재배선(150)은들, 예를 들어, 전해 도금 또는 무전해 공정을 이용하여 형성한다. 그런다음, 상기 재배선(150)들을 포함한 상기 제1반도체칩(110)의 제1면(A) 및 몰딩부(130) 상에 절연층(160)을 형성한 후, 상기 절연층(160)을 식각하여 각 재배선(150)들의 일부분을 노출시킨다. 그리고나서, 노출된 재배선(150)들 부분 상에 각각 솔더 볼과 같은 외부접속단자(170)를 부착한다.
도 2h를 참조하면, 상기 외부접속단자(170)들이 부착된 이전 공정 단계의 결과물을 Ⅰ-Ⅰ′선을 따라 절단하여 스트립 레벨(stripe level)로 제조된 다수의 스택 패키지들을 유니트 레벨(unit level)로 분리시키고, 이를 통해, 본 발명의 제1실시예에 따른 스택 패키지(100)의 제조를 완성한다.
전술한 본 발명의 방법에 따르면, 소위 재형상 웨이퍼(Reconfiguration wafer) 제조 기술을 이용하여 제1반도체칩들의 측면을 몰딩부로 둘러싼 상태에서, 각 제1반도체칩 상에 상기 제1반도체칩 보다 큰 크기를 갖는 제2반도체칩을 스택하 기 때문에, 상기 제2반도체칩의 스택 공정을 용이하고도 안정성있게 수행할 수 있다.
따라서, 본 발명은 제2반도체칩의 스택시에 구조적 안정성을 확보할 수 있으므로 제조 수율 및 제품의 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 제2실시예에 따른 스택 패키지를 도시한 단면도이다. 여기서, 본 발명의 제2실시예에 따른 스택 패키지는 기판 및 상기 기판과 제1반도체칩간의 전기적 연결 구조를 제외하면 전술된 제1실시예에 따른 스택 패키지와 실질적으로 동일하다. 따라서, 실질적으로 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 도면 부호를 부여하기로 한다.
도시된 바와 같이, 본 발명의 제2실시예에 따른 스택 패키지(300)는 제1반도체칩(110)의 아래에 배치된 기판(350)과 상기 제1반도체칩(110)과 기판(350)간을 전기적으로 연결하는 접속부재(360)들을 포함한다.
본 실시예에서, 상기 기판(350)은 상기 제1반도체칩(110)의 제1면(A)과 마주하고 상기 제1반도체칩(110)의 본딩패드(112)들과 전기적으로 연결되는 제1접속패드(352)들이 배치된 제3면(C)과 상기 제3면(C)에 대향하고 제2접속패드(354)들이 배치된 제4면(D)을 갖는다. 상기 기판(350)은, 예를 들어, 인쇄회로기판을 포함한다.
상기 접속부재(360)는 서로 마주하는 제1반도체칩(110)의 본딩패드(112)들과 기판(350)의 제1접속패드(342)들간을 전기적으로 연결시키며, 예를 들어, 솔더 범 프(solder bump) 또는 스터드 범프(stud bump) 등으로 구성될 수 있다.
또한, 본 발명의 제2실시예에 따른 스택 패키지(300)는 제1반도체칩(110) 및 몰딩부(130)와 상기 기판(350) 사이 공간에 형성된 언더필(380)을 더 포함한다. 상기 언더필(380)은 접속부재(360)에 의한 제1반도체칩(110)과 기판(350)간의 전기적 및 물리적 결합력을 향상 또는 유지시키기 위해 형성해 준 것으로 이해될 수 있다.
본 발명의 제2실시예에 따른 스택 패키지(300)에 있어서, 상기 몰딩부(130) 및 적어도 하나 이상이 스택된 제2반도체칩(120)들을 포함한 기판(350)의 제3면(C)을 덮도록 봉지부재(140)가 형성되어 있으며, 상기 기판(350)의 제4면(D)에 배치된 제2접속패드(354)들 상에는 각각 솔더 볼과 같은 외부접속단자(170)가 부착되어 있다.
한편, 본 발명의 제2실시예에 따른 스택 패키지(300)는, 도시하지 않았으나, 상기 제1반도체칩(110) 및 몰딩부(130)와 상기 최하부 제2반도체칩(120a) 사이 공간, 그리고, 상기 스택된 제2반도체칩(120)들 사이 공간에 형성된 언더필을 더 포함할 수 있다.
또한, 본 발명의 제2실시예에 따른 스택 패키지(300)는, 도시하지 않았으나, 앞선 도 7에서와 같이 최상부 제2반도체칩(120b) 상에 배치된 제3반도체칩을 더 포함할 수 있다. 여기서, 상기 제3반도체칩은, 앞선 제1실시예에서의 그것과 마찬가지로, 내부에 회로부가 형성되어 있지만, 별도 관통전극의 형성없이 최상부 제2반도체칩(120b)과 마주하는 면에 제2관통전극(124)들과 전기적으로 연결되는 본딩패드들만이 배치된 것으로 이해될 수 있다.
도 4는 본 발명의 제3실시예에 따른 스택 패키지를 도시한 단면도이다. 여기서, 본 발명의 제3실시예에 따른 스택 패키지는 기판 및 상기 기판과 제1반도체칩간의 전기적 연결 구조를 제외하면 전술된 제1실시예에 따른 스택 패키지와 실질적으로 동일하다. 따라서, 실질적으로 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 도면 부호를 부여하기로 한다.
도시된 바와 같이, 본 발명의 제3실시예에 따른 스택 패키지(400)는 윈도우(W)를 구비한 기판(450)과 상기 윈도우(W)를 관통하여 상기 제1반도체칩(110)과 기판(450)간을 전기적으로 연결하는 접속부재(460)들을 포함한다.
본 실시예에서, 상기 기판(450)의 윈도우(W)는 본딩패드(112)들 및 관통전극(114)들을 포함한 상기 제1반도체칩(110)의 제1면(A)을 노출시키도록 마련된다. 이러한 기판(450)은 상기 제1반도체칩(110)의 제1면(A)과 마주하는 제3면(C) 및 이에 대향하고 제1반도체칩(110)의 본딩패드(112)들과 연결되는 제1접속패드(452)들 및 상기 제1접속패드(452)들 외측으로 제2접속패드(454)들이 배치된 제4면(D)을 갖는다. 바람직하게, 상기 제1접속패드(452)들은 윈도우(W)에 인접한 기판(450)의 제4면(D) 부분에 배치되며, 상기 제2접속패드(454)들은 상기 윈도우(W)로부터 떨어진 제1접속패드(452)들 외측의 기판(450)의 제4면(D) 부분에 다수개가 배치된다. 상기 윈도우(W)를 구비한 기판(450)은, 예를 들어, 인쇄회로기판을 포함한다.
본 실시예에서, 상기 접속부재(460)들은 상기 기판(450)의 윈도우(W)를 관통하여 제1반도체칩(110)의 본딩패드(112)들과 기판(450)의 제1접속패드(452)들간을 전기적으로 연결하도록 형성된다. 이러한 접속부재(460)로서는, 바람직하게, 금속와이어가 이용될 수 있다.
또한, 본 발명의 제3실시예에 따른 스택 패키지(400)는 상기 몰딩부(130)와 기판(350) 사이에 개재된 접착부재(480)를 더 포함한다.
본 발명의 제3실시예에 따른 스택 패키지(400)에 있어서, 상기 몰딩부(130) 및 적어도 하나 이상이 스택된 제2반도체칩(120)들을 포함한 기판(450)의 제3면(C)과 상기 접속부재(460)를 포함한 기판(450)의 윈도우(W)를 덮도록 봉지부재(140)가 형성되어 있다. 그리고, 상기 기판(350)의 제4면(D)에 배치된 제2접속패드(454)들 상에는 각각 솔더 볼과 같은 외부접속단자(170)가 부착되어 있다.
마찬가지로, 본 발명의 제3실시예에 따른 스택 패키지(400)는, 도시하지 않았으나, 상기 제1반도체칩(110) 및 몰딩부(130)와 상기 최하부 제2반도체칩(120a) 사이 공간, 그리고, 상기 스택된 제2반도체칩(120)들 사이 공간에 형성된 언더필을 더 포함할 수 있다.
또한, 본 발명의 제3실시예에 따른 스택 패키지(300)는, 도시하지 않았으나, 앞선 도 7에서와 같이 최상부 제2반도체칩(120b) 상에 배치된 제3반도체칩을 더 포함할 수 있다. 상기 제3반도체칩은 내부에 회로부가 형성되어 있지만, 별도의 관통전극들은 형성되지 않고, 그리고, 상기 최상부 제2반도체칩(120b)과 마주하는 면에 제2관통전극(124)들과 전기적으로 연결되는 본딩패드들만이 배치된 것으로 이해될 수 있다.
도 5는 본 발명의 제4실시예에 따른 스택 패키지를 도시한 단면도이다. 여기서, 본 발명의 제4실시예에 따른 스택 패키지는 더미 칩 및 전기적 연결 구조를 제 외하면 전술된 제1실시예에 따른 스택 패키지와 실질적으로 동일하다. 따라서, 실질적으로 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 도면 부호를 부여하기로 한다.
도시된 바와 같이, 본 발명의 제4실시예에 따른 스택 패키지(500)는 최하부 제2반도체칩(120a)의 아래에 제1반도체칩(110)과 이격하여 배치된 더미 칩(550)을 포함한다.
본 실시예에서, 상기 더미 칩(550)은 내부에 회로부가 형성되지 않으며, 다만, 내부에 다수의 제4관통전극(552)들이 형성되어 있다.
또한, 적어도 하나 이상이 스택된 제2반도체칩(120)들은 제1반도체칩(110)의 제1관통전극(114)들과 전기적으로 연결되는 제2관통전극(124)들 이외에 상기 제2관통전극(124)들과 이격된 제2반도체칩(120) 부분, 예를 들어, 상기 더미 칩(550)의 상부에 배치된 에지 부분들 각각에 형성된 제3관통전극(126)들을 포함한다. 상기 각 제2반도체칩(120)들의 제3관통전극(126)들은 상호간에 전기적으로 연결되어 있으며, 특히, 최하부 반도체칩(120a)에 마련된 제3관통전극(126)들은 그 아래의 더미 칩(550)에 마련된 제4관통전극(552)들과 전기적으로 연결되어 있다. 게다가, 상기 더미 칩(550)에 마련된 제4관통전극(552)들은 재배선(150)들과 전기적으로 연결되어 있다.
본 실시예에서, 상기 몰딩부(130)는 제1반도체칩(110)은 물론 더미 칩(550)의 측면을 둘러싸도록 형성되어 있다.
본 발명의 제4실시예에 따른 스택 패키지(500)에 있어서, 상기 몰딩부(130) 및 적어도 하나 이상이 스택된 제2반도체칩(120)들을 덮도록 봉지부재(140)가 형성되어 있으며, 상기 제1반도체칩(110)의 제1면(A) 상에 상기 본딩패드(112)들과 연결되게 재배선(150)들이 형성되어 있고, 상기 재배선(150)들을 포함한 제1반도체칩(110)의 제1면(A)는 상에 재배선(150)들의 일부분을 노출시키도록 절연층(160)이 형성되어 있으며, 그리고, 상기 재배선(150)들의 노출된 부분 상에는 각각 외부접속단자(170)가 부착되어 있다.
한편, 본 발명의 제4실시예에 따른 스택 패키지(500)는, 도시하지 않았으나, 상기 제1반도체칩(110), 더미 칩(550) 및 몰딩부(130)와 상기 최하부 제2반도체칩(120a) 사이 공간과 스택된 제2반도체칩(120)들 사이 공간에 형성된 언더필과, 앞선 도 7에서와 같이 최상부 제2반도체칩(120b) 상에 배치된 제3반도체칩(도시아됨)을 더 포함할 수 있다. 여기서, 상기 제3반도체칩은 이전 실시예들의 그것과 동일한 구조를 갖는 것으로 이해될 수 있다.
도 6은 본 발명의 제5실시예에 따른 스택 패키지를 도시한 단면도이다. 여기서, 본 발명의 제4실시예에 따른 스택 패키지는 히트 스프레더 및 봉지 구조를 제외하면 전술된 제1실시예에 따른 스택 패키지와 실질적으로 동일하다. 따라서, 실질적으로 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 도면 부호를 부여하기로 한다.
도시된 바와 같이, 본 발명의 제5실시예에 따른 스택 패키지(600)는 제1반도체칩(110) 및 몰딩부(130)와 최하부 제2반도체칩(120a) 사이 및 적어도 하나 이상이 스택된 제2반도체칩(120)들의 측면에 설치된 히트 스프레더(680)를 포함한다.
본 실시예에서, 상기 히트 스프레더(680)은 제1반도체칩(110) 및 적어도 하나 이상이 스택된 제2반도체칩(120)들로부터 발생된 열을 외부로 신속하게 방출되도록 하는 역할을 한다. 바람직하게, 상기 히트 스프레더(680)는 열방출 특성이 용이한 물질, 예를 들어, 금속으로 이루어질 수 있다.
이러한 히트 스프레더(680)는 상기 제1반도체칩(110) 및 몰딩부(130)와 상기 최하부 제2반도체칩(120a) 사이에 배치된 수평부(680a)와, 상기 수평부(680a)의 단부로부터 연장하여 적어도 하나 이상이 스택된 제2반도체칩(120)들의 측면에 설치된 수직부(680b)를 포함한다. 여기서, 상기 수직부(680b)는 열방출 성능이 우수하도록, 예를 들어, 빗(comb) 형상으로 마련된다.
여기서, 상기 수직부(680b)는, 도시된 바와 같이, 스택된 제2반도체칩(120)들의 측면과 접촉하지 않고 이격하여 배치된다. 반면, 도시하지 않았지만, 상기 수직부(680b)는 스택된 제2반도체칩(120)들의 측면과 접촉하도록 배치되는 것도 가능하다. 상기 수직부(680b)가 스택된 제2반도체칩(120)들의 측면과 이격하여 배치된 경우, 도시하지는 않았지만, 상기 수직부(680b)와 스택된 제2반도체칩(120)들 사이의 공간은 언더필로 충진될 수 있다.
본 실시예에서, 상기 스택된 제2반도체칩(120)들 사이의 공간은 언더필(690)로 충진되어 있다. 이것은 적어도 하나 이상이 스택된 제2반도체칩(120)들에서의 제2관통전극(124)들간의 결합력을 유지시킴은 물론 스택된 각 제2반도체칩(120)의 액티브 면, 즉, 본딩패드 형성면이 외부 영향으로부터 보호되도록 하기 위함인 것으로 이해될 수 있다.
본 발명의 제5실시예에 따른 스택 패키지(600)에 있어서, 본딩패드(112)들을 구비한 제1반도체칩(110)의 제1면(A) 상에 상기 본딩패드(112)들과 연결되게 재배선(150)들이 형성되어 있고, 상기 재배선(150)들을 포함한 제1반도체칩(110)의 제1면(A)는 상에 재배선(150)들의 일부분을 노출시키도록 절연층(160)이 형성되어 있으며, 그리고, 상기 재배선(150)들의 노출된 부분 상에는 각각 외부접속단자(170)가 부착되어 있다.
한편, 본 발명의 제5실시예에 따른 스택 패키지(600)는, 도시하지 않았으나, 앞선 도 7에서와 같이 최상부 제2반도체칩(120b) 상에 배치된 제3반도체칩을 더 포함할 수 있으며, 이때, 상기 제3반도체칩은 이전 실시예들의 그것과 동일한 구조를 갖는 것으로 이해될 수 있다. 마찬가지로, 상기 최상부 제2반도체칩(120b)과 제3반도체칩 사이의 공간에는 언더필(690)이 형성된 것으로 이해될 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 제1실시예에 따른 스택 패키지를 도시한 단면도이다.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3은 본 발명의 제2실시예에 따른 스택 패키지를 도시한 단면도이다.
도 4는 본 발명의 제3실시예에 따른 스택 패키지를 도시한 단면도이다.
도 5는 본 발명의 제4실시예에 따른 스택 패키지를 도시한 단면도이다.
도 6은 본 발명의 제5실시예에 따른 스택 패키지를 도시한 단면도이다.
도 7은 본 발명의 제1실시예에 따른 스택 패키지의 다른 예를 도시한 단면도이다.

Claims (23)

  1. 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 내부에 상기 제1면과 제2면을 관통하는 제1관통전극들을 구비하고, 제1크기를 갖는 제1반도체칩;
    상기 제1크기 보다 큰 제2크기를 갖고 상기 제1반도체칩의 제2면 상에 적어도 하나 이상이 스택되며, 내부에 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들을 구비한 제2반도체칩; 및
    상기 제2크기와 같거나 크도록 상기 제1반도체칩의 측면을 둘러싸는 몰딩부;
    를 포함하고,
    상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들이 상호 전기적으로 연결되게 스택된 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최상부 제2반도체칩 상에 배치되며, 내부에 회로부가 형성되고, 상기 최상부 제2반도체칩과 마주하는 면에 상기 최상부 반도체칩의 제2관통전극들과 전기적으로 연결되는 본딩패드들이 배치된 제3반도체칩을 더 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 스택된 적어도 하나 이상의 제2반도체칩들을 포함한 상기 몰딩부 상에 형성된 봉지부재;
    상기 제1반도체칩의 제1면 상에 상기 본딩패드와 연결되게 형성된 재배선;
    상기 재배선을 포함한 제1반도체칩의 제1면 상에 상기 재배선의 일부분을 노출시키도록 형성된 절연층; 및
    상기 노출된 재배선 부분 상에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  4. 제 3 항에 있어서,
    상기 제1반도체칩과 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최하부 제2반도체칩 사이 및 상기 스택된 제2반도체칩들 사이 공간에 형성된 언더필(underfill)을 더 포함하는 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 몰딩부는, 상기 제1반도체칩이 사각 형상을 가질 때, 상기 제1반도체칩의 대향하는 양 측면, 또는, 4면을 둘러싸도록 형성된 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 제1반도체칩의 제1면과 마주하고 상기 제1반도체칩의 본딩패드와 연결되는 제1접속패드가 배치된 제3면 및 이에 대향하고 제2접속패드가 배치된 제4면을 갖는 기판;
    상기 제1반도체칩의 본딩패드와 상기 기판의 제1접속패드간을 연결하는 접속 부재;
    상기 제2반도체칩 및 몰딩부를 포함한 상기 기판의 제3면 상에 형성된 봉지부재; 및
    상기 기판의 제2접속패드 상에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  7. 제 6 항에 있어서,
    상기 제1반도체칩 및 몰딩부와 상기 기판 사이 공간에 형성된 언더필을 더 포함하는 것을 특징으로 하는 스택 패키지.
  8. 제 1 항에 있어서,
    윈도우를 구비하고, 상기 제1반도체칩의 제1면과 마주하는 제3면 및 이에 대향하며 상기 제1반도체칩의 본딩패드와 연결되는 제1접속패드 및 상기 제1접속패드 외측으로 제2접속패드가 배치된 제4면을 갖는 기판;
    상기 윈도우를 관통하여 상기 제1반도체칩의 본딩패드와 상기 기판의 제1접속패드간을 연결하는 접속부재;
    상기 제2반도체칩과 몰딩부를 포함한 상기 기판의 제3면 및 상기 접속부재를 포함한 상기 기판의 윈도우를 밀봉하도록 형성된 봉지부재; 및
    상기 기판의 제2접속패드 상에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  9. 제 8 항에 있어서,
    상기 몰딩부와 상기 기판 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 하는 스택 패키지.
  10. 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 내부에 상기 제1면과 제2면을 관통하는 제1관통전극들을 구비하고, 제1크기를 갖는 제1반도체칩;
    상기 제1크기 보다 큰 제2크기를 갖고 상기 제1반도체칩의 제2면 상에 적어도 하나 이상이 스택되며, 내부에 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들과 상기 제2관통전극들과 이격 배치된 제3관통전극들을 구비한 제2반도체칩; 및
    상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최하부 제2반도체칩의 아래에 상기 제1반도체칩과 이격하여 배치되고 내부에 상기 제3관통전극들과 전기적으로 연결되는 제4관통전극들을 구비한 더미 칩;
    상기 제2크기와 같거나 크도록 상기 제1반도체칩 및 더미 칩의 측면을 둘러싸는 몰딩부;
    를 포함하고,
    상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들 및 제3관통전극들이 각각 전기적으로 상호 연결되게 스택된 것을 특징으로 하는 스택 패키지.
  11. 제 10 항에 있어서,
    상기 제3관통전극들은 상기 제2관통전극과 이격된 제2반도체칩 부분에 형성 된 것을 특징으로 하는 스택 패키지.
  12. 제 10 항에 있어서,
    상기 더미 칩은 내부 회로의 형성없이 상기 제4관통전극들만을 구비한 것을 특징으로 하는 스택 패키지.
  13. 제 10 항에 있어서,
    상기 몰딩부는, 상기 제1반도체칩이 사각 형상을 가질 때, 상기 더미 칩을 포함하여 상기 제1반도체칩의 대향하는 양 측면, 또는, 4면을 둘러싸도록 형성된 것을 특징으로 하는 스택 패키지.
  14. 제 10 항에 있어서,
    상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최상부 제2반도체칩 상에 배치되며, 내부에 회로부가 형성되고, 상기 최상부 제2반도체칩과 마주하는 면에 상기 최상부 반도체칩의 제2관통전극들과 전기적으로 연결되는 본딩패드들이 배치된 제3반도체칩을 더 포함하는 것을 특징으로 하는 스택 패키지.
  15. 제 10 항에 있어서,
    상기 스택된 적어도 하나 이상의 제2반도체칩들을 포함한 상기 몰딩부 상에 형성된 봉지부재;
    상기 제1반도체칩의 제1면 상에 상기 본딩패드 및 상기 제4관통전극들과 연 결되게 형성된 재배선들;
    상기 재배선들을 포함한 제1반도체칩의 제1면 상에 상기 재배선들의 일부분을 노출시키도록 형성된 절연층; 및
    상기 노출된 재배선 부분들 상에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  16. 제 15 항에 있어서,
    상기 제1반도체칩 및 더미 칩과 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최하부 제2반도체칩 사이 및 상기 스택된 제2반도체칩들 사이 공간에 형성된 언더필을 더 포함하는 것을 특징으로 하는 스택 패키지.
  17. 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 내부에 상기 제1면과 제2면을 관통하는 제1관통전극들을 구비하고, 제1크기를 갖는 제1반도체칩;
    상기 제1크기 보다 큰 제2크기를 갖고 상기 제1반도체칩의 제2면 상에 적어도 하나 이상이 스택되며, 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들을 구비한 제2반도체칩; 및
    상기 제2크기와 같거나 크도록 상기 제1반도체칩의 측면을 둘러싸는 몰딩부;
    상기 제1반도체칩 및 몰딩부와 상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최하부 제2반도체칩 사이 및 상기 스택된 제2반도체칩들의 측면에 설치된 히트 스프레더;
    상기 스택된 제2반도체칩들 사이 공간에 형성된 언더필;
    상기 제1반도체칩의 제1면 상에 상기 본딩패드와 연결되게 형성된 재배선;
    상기 재배선을 포함한 제1반도체칩의 제1면 상에 상기 재배선의 일부분을 노출시키도록 형성된 절연층; 및
    상기 노출된 재배선 부분 상에 부착된 외부접속단자;
    를 포함하며,
    상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들이 상호 전기적으로 연결되게 스택된 것을 특징으로 하는 스택 패키지.
  18. 제 17 항에 있어서, 상기 히트 스프레더는 상기 스택된 제2반도체칩들의 측면에 설치된 부분이 상기 스택된 제2반도체칩들의 측면과 접촉하도록 형성된 것을 특징으로 하는 스택 패키지.
  19. 제 17 항에 있어서, 상기 히트 스프레더는 상기 스택된 제2반도체칩들의 측면에 설치된 부분이 상기 스택된 제2반도체칩들의 측면과 이격하도록 형성된 것을 특징으로 하는 스택 패키지.
  20. 제 19 항에 있어서, 상기 상호 이격된 상기 스택된 제2반도체칩들의 측면과 히트 스프레더 사이 공간에 형성된 언더필을 더 포함하는 것을 특징으로 하는 스택 패키지.
  21. 제 17 항에 있어서,
    상기 스택된 적어도 하나 이상의 제2반도체칩들 중 최상부 제2반도체칩 상에 배치되며, 내부에 회로부가 형성되고, 상기 최상부 제2반도체칩과 마주하는 면에 상기 최상부 반도체칩의 제2관통전극들과 전기적으로 연결되는 본딩패드들이 배치된 제3반도체칩을 더 포함하는 것을 특징으로 하는 스택 패키지.
  22. 본딩패드가 배치된 제1면 및 이에 대향하는 제2면을 가지며, 상기 제1면으로부터 상기 제2면에 도달하지 않는 깊이로 제1관통전극들이 구비되고, 제1크기를 갖는 제1반도체칩들을 상기 제1면이 접하도록 임시 웨이퍼 상에 부착하는 단계;
    상기 제1반도체칩들을 덮도록 임시 웨이퍼 상에 몰딩부를 형성하는 단계;
    상기 제1관통전극들이 노출되도록 상기 몰딩부 및 제1반도체칩의 제2면을 가공하는 단계;
    상기 가공된 몰딩부 및 제1반도체칩의 제2면 상에 상기 제1크기 보다 큰 제2크기를 갖고 상기 제1관통전극들과 전기적으로 연결되는 제2관통전극들을 구비한 제2반도체칩을 적어도 하나 이상 스택하는 단계;
    상기 스택된 제2반도체칩들을 포함한 상기 가공된 몰딩부 상에 봉지부재를 형성하는 단계;
    상기 제1반도체칩의 본딩패드 및 제1관통전극들을 포함한 제1면이 노출되도록 상기 임시 웨이퍼를 제거하는 단계;
    상기 노출된 제1반도체칩의 제1면 및 몰딩부 상에 상기 노출된 본딩패드와 개별 연결되는 재배선을 형성하는 단계;
    상기 재배선을 포함한 상기 제1반도체칩의 제1면 및 몰딩부 상에 상기 재배선의 일부분을 노출시키도록 절연층을 형성하는 단계;
    상기 노출된 재배선 부분 상에 외부접속단자를 부착하는 단계;
    를 포함하며,
    상기 제2반도체칩들은 그들 각각에 구비된 제2관통전극들이 상호 전기적으로 연결되게 스택하는 것을 특징으로 하는 스택 패키지의 제조방법.
  23. 제 22 항에 있어서, 상기 외부접속단자를 부착하는 단계 후,
    유니트 레벨로 절단하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
KR1020090135201A 2009-12-31 2009-12-31 스택 패키지 및 그의 제조방법 KR101078740B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090135201A KR101078740B1 (ko) 2009-12-31 2009-12-31 스택 패키지 및 그의 제조방법
US12/731,346 US8110910B2 (en) 2009-12-31 2010-03-25 Stack package
CN201010189667.2A CN102117798B (zh) 2009-12-31 2010-05-24 堆叠封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090135201A KR101078740B1 (ko) 2009-12-31 2009-12-31 스택 패키지 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20110078399A KR20110078399A (ko) 2011-07-07
KR101078740B1 true KR101078740B1 (ko) 2011-11-02

Family

ID=44186439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090135201A KR101078740B1 (ko) 2009-12-31 2009-12-31 스택 패키지 및 그의 제조방법

Country Status (3)

Country Link
US (1) US8110910B2 (ko)
KR (1) KR101078740B1 (ko)
CN (1) CN102117798B (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
US8803332B2 (en) * 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
US20120032350A1 (en) * 2010-08-06 2012-02-09 Conexant Systems, Inc. Systems and Methods for Heat Dissipation Using Thermal Conduits
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
US8993377B2 (en) * 2010-09-29 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of bonding different size semiconductor die at the wafer level
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8873320B2 (en) * 2011-08-17 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM repair architecture for wide I/O DRAM based 2.5D/3D system chips
US9418876B2 (en) 2011-09-02 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of three dimensional integrated circuit assembly
US9245773B2 (en) 2011-09-02 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packaging methods and structures thereof
US8796822B2 (en) 2011-10-07 2014-08-05 Freescale Semiconductor, Inc. Stacked semiconductor devices
US9076664B2 (en) * 2011-10-07 2015-07-07 Freescale Semiconductor, Inc. Stacked semiconductor die with continuous conductive vias
KR101784507B1 (ko) * 2011-12-14 2017-10-12 에스케이하이닉스 주식회사 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템
JP2013168577A (ja) * 2012-02-16 2013-08-29 Elpida Memory Inc 半導体装置の製造方法
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8816494B2 (en) 2012-07-12 2014-08-26 Micron Technology, Inc. Semiconductor device packages including thermally insulating materials and methods of making and using such semiconductor packages
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
EP2897166A4 (en) * 2012-09-14 2016-06-29 Renesas Electronics Corp METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT
US9070653B2 (en) 2013-01-15 2015-06-30 Freescale Semiconductor, Inc. Microelectronic assembly having a heat spreader for a plurality of die
US9324698B2 (en) 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
KR102041373B1 (ko) 2013-08-16 2019-11-07 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
US9082757B2 (en) * 2013-10-31 2015-07-14 Freescale Semiconductor, Inc. Stacked semiconductor devices
KR102147354B1 (ko) * 2013-11-14 2020-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
KR20150114233A (ko) 2014-04-01 2015-10-12 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR102261814B1 (ko) 2014-06-16 2021-06-07 삼성전자주식회사 반도체 패키지의 제조 방법
US9305901B2 (en) * 2014-07-17 2016-04-05 Seagate Technology Llc Non-circular die package interconnect
KR102222485B1 (ko) * 2014-09-18 2021-03-04 에스케이하이닉스 주식회사 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
US10002653B2 (en) 2014-10-28 2018-06-19 Nxp Usa, Inc. Die stack address bus having a programmable width
JP6462318B2 (ja) * 2014-10-30 2019-01-30 株式会社東芝 半導体パッケージ
KR101872619B1 (ko) * 2016-11-17 2018-06-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10438930B2 (en) * 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
CN109801897B (zh) * 2017-11-16 2021-03-16 长鑫存储技术有限公司 芯片堆栈立体封装结构及其制造方法
US10985134B2 (en) * 2018-11-09 2021-04-20 Nanya Technology Corporation Method and system of manufacturing stacked wafers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070090517A1 (en) 2005-10-05 2007-04-26 Moon Sung-Won Stacked die package with thermally conductive block embedded in substrate
KR100843213B1 (ko) 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
US20090321959A1 (en) 2008-06-27 2009-12-31 Harry Hedler Chip Arrangement and Method of Manufacturing a Chip Arrangement

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US5432999A (en) * 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
JP4547728B2 (ja) * 1999-03-29 2010-09-22 ソニー株式会社 半導体装置及びその製造方法
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
US6429509B1 (en) * 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
JP4053257B2 (ja) * 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法
US6848177B2 (en) * 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005051150A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TWI220305B (en) * 2003-10-24 2004-08-11 Ind Tech Res Inst 3-dimensional chip stacking packaging structure with heat conduction gain
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP4377269B2 (ja) * 2004-03-19 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
KR100575591B1 (ko) * 2004-07-27 2006-05-03 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
JP4795677B2 (ja) * 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US20060278979A1 (en) * 2005-06-09 2006-12-14 Intel Corporation Die stacking recessed pad wafer design
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP4828251B2 (ja) * 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
US7429792B2 (en) * 2006-06-29 2008-09-30 Hynix Semiconductor Inc. Stack package with vertically formed heat sink
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
US7477535B2 (en) * 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
JP4312786B2 (ja) * 2006-11-02 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体チップの製造方法
KR100843214B1 (ko) * 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
KR100840788B1 (ko) 2006-12-05 2008-06-23 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
KR100880242B1 (ko) * 2007-01-16 2009-01-28 삼성전자주식회사 반도체 소자 적층 패키지 및 그 형성 방법
KR100871381B1 (ko) * 2007-06-20 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 칩 스택 패키지
KR101494591B1 (ko) * 2007-10-30 2015-02-23 삼성전자주식회사 칩 적층 패키지
US7795073B2 (en) * 2008-02-01 2010-09-14 Hynix Semiconductor Inc. Method for manufacturing stack package using through-electrodes
US7838967B2 (en) * 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US7843052B1 (en) * 2008-11-13 2010-11-30 Amkor Technology, Inc. Semiconductor devices and fabrication methods thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070090517A1 (en) 2005-10-05 2007-04-26 Moon Sung-Won Stacked die package with thermally conductive block embedded in substrate
KR100843213B1 (ko) 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
US20090321959A1 (en) 2008-06-27 2009-12-31 Harry Hedler Chip Arrangement and Method of Manufacturing a Chip Arrangement

Also Published As

Publication number Publication date
KR20110078399A (ko) 2011-07-07
US20110156233A1 (en) 2011-06-30
CN102117798B (zh) 2015-07-29
US8110910B2 (en) 2012-02-07
CN102117798A (zh) 2011-07-06

Similar Documents

Publication Publication Date Title
KR101078740B1 (ko) 스택 패키지 및 그의 제조방법
US8390108B2 (en) Integrated circuit packaging system with stacking interconnect and method of manufacture thereof
US7829990B1 (en) Stackable semiconductor package including laminate interposer
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
KR101046394B1 (ko) 스택 패키지
US10916533B2 (en) Semiconductor package
KR101026488B1 (ko) 반도체 패키지
KR101601388B1 (ko) 반도체 패키지 및 그 제조 방법
US7615858B2 (en) Stacked-type semiconductor device package
KR101207882B1 (ko) 패키지 모듈
CN112908981A (zh) 半导体设备封装和其制造方法
US9391008B2 (en) Reconstituted wafer-level package DRAM
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
KR20160041581A (ko) 적층형 반도체 패키지 및 이의 제조 방법
US20120286398A1 (en) Semiconductor chip module and planar stack package having the same
KR101078722B1 (ko) 스택 패키지 및 그의 제조방법
US11495574B2 (en) Semiconductor package
KR20090011568A (ko) 반도체 패키지 및 그의 제조 방법
TWI688058B (zh) 雙晶片記憶體封裝
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR101207883B1 (ko) 패키지 모듈
KR100955938B1 (ko) 메모리 모듈
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR20120004877A (ko) 반도체 패키지
KR101069283B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 8