KR101046394B1 - 스택 패키지 - Google Patents

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KR101046394B1
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KR
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pad
semiconductor chip
electrode
connection
capacitor
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KR1020100010105A
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김시한
박명근
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주식회사 하이닉스반도체
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    • H01L2224/32237—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
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Abstract

파워 노이즈 감소를 위해 캐패시터를 내장시킨 스택 패키지를 개시한다. 개시된 본 발명에 따른 스택 패키지는, 제1패드 및 제2패드가 배치된 제1면과 상기 제1면에 대향하는 제2면을 갖는 제1반도체칩과, 상기 제1반도체칩의 제1면과 마주하며 제3패드 및 상기 제2패드와 전기적으로 연결된 제4패드가 배치된 제3면과 상기 제3면에 대항하는 제4면을 갖는 제2반도체칩과, 상기 제1반도체칩과 제2반도체칩 사이에 개재되며, 상기 제1반도체칩의 제1패드와 전기적으로 연결된 제1전극, 상기 제2반도체칩의 제3패드와 전기적으로 연결된 제2전극 및 상기 제1전극과 제2전극 사이에 개재된 유전체를 갖는 캐패시터;를 포함한다.

Description

스택 패키지{Stack package}
본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는, 파워 노이즈 감소를 위해 캐패시터를 내장시킨 스택 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및/또는 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체칩을 갖는 반도체 패키지가 개발된 바 있다.
또한, 최근에는 다수개의 반도체칩들을 스택하여 데이터 저장 용량을 보다 증가시킨 스택 패키지가 개발되고 있으며, 아울러, 메모리 반도체칩과 시스템 반도체칩을 스택하여 데이터 저장 용량은 물론 데이터 처리 속도를 향상시킨 스택 패키지 또한 개발되고 있다.
한편, 상기 데이터 처리 속도를 원하는 수준으로 유지하기 위해서는, 반도체칩의 동작 시, 동작 주파수에서 발생하는 파워 노이즈(power noise)를 최소화시키는 것이 필요하다.
일반적으로, 패키지 레벨에서의 파워 노이즈 감소는 인덕턴스 성분을 감소시키는 방법이 효과적이며, 상기 인덕턴스 성분의 감소를 위한 하나의 예로서, 디커플링 캐패시터(Decoupling capacitor)를 전원패드 및 접지패드 사이에 위치시키는 방법이 많이 이용되고 있다.
여기서, 상기 캐패시터는 반도체칩의 표면 위에 만드는 방법과 기판 내에 내장시키는 임베디드 캐패시터(Embedded capacitor) 방법으로 구현하고 있다.
그런데, 상기의 종래 방법들 모두 비용이 많이 소요되고, 신뢰성 측면에서 취약한 문제점이 있다.
또한, 상기의 종래 방법들 모두 대용량의 캐패시터를 구현하기 힘들기 때문에 파워 노이즈의 감소에 한계를 갖는 문제점이 있다.
게다가, 기판 위에 캐패시터를 실장하는 경우, 패키지의 부피가 증가되는 문제점이 있으며, 또한, 별도의 실장 공정을 거쳐야 한다는 문제점이 있다.
본 발명은 저렴한 비용으로 신뢰성있게 파워 노이즈 감소용 캐패시터를 내장시킨 스택 패키지를 제공한다.
또한, 본 발명은 대용량의 캐패시터를 구현할 수 있는 스택 패키지를 제공한다.
게다가, 본 발명은 패키지의 부피 증가를 방지하면서 제조 공정의 단순화를 이룰 수 있는 스택 패키지를 제공한다.
본 발명의 제1실시예에 따른 스택 패키지는, 제1패드 및 제2패드가 배치된 제1면과 상기 제1면에 대향하는 제2면을 갖는 제1반도체칩; 상기 제1반도체칩의 제1면과 마주하며 제3패드 및 상기 제2패드와 전기적으로 연결된 제4패드가 배치된 제3면과 상기 제3면에 대항하는 제4면을 갖는 제2반도체칩; 및 상기 제1반도체칩과 제2반도체칩 사이에 개재되며, 상기 제1반도체칩의 제1패드와 전기적으로 연결된 제1전극, 상기 제2반도체칩의 제3패드와 전기적으로 연결된 제2전극 및 상기 제1전극과 제2전극 사이에 개재된 유전체를 갖는 캐패시터;를 포함한다.
본 발명의 제1실시예에 따른 스택 패키지는, 상기 제1반도체칩의 제2패드와 상기 제2반도체칩의 제4패드를 전기적으로 연결하는 제1연결부재를 더 포함한다.
상기 제1패드는 전원패드이고 상기 제3패드는 접지패드이거나, 또는, 상기 제1패드는 접지패드이고 상기 제3패드는 전원패드이다.
상기 캐패시터의 제1전극은 제1반도체칩의 제1패드와 제2연결부재의 개재하에 전기적으로 연결되고, 상기 캐패시터의 제2전극은 제2반도체칩의 제3패드와 제3연결부재의 개재하에 전기적으로 연결된다.
상기 캐패시터의 제1전극 및 제2전극은 각각 상기 제1패드를 포함한 제1반도체칩의 제1면 및 상기 제3패드를 포함한 제2반도체칩의 제3면과 직접 접촉되게 배치된다.
상기 캐패시터의 제1전극 및 제2전극은 각각 플레이트 형상을 갖는다.
상기 캐패시터의 제1전극은 플레이트부 및 상기 플레이트부 상에 상기 제2전극을 향해 연장되게 형성된 다수의 제1돌출부를 포함하고, 상기 캐패시터의 제2전극은 플레이트부 및 상기 제1돌출부들 사이에 각각 배치되게 형성된 다수의 제2돌출부를 포함한다.
상기 제1전극과 제2전극 및 유전체를 포함하는 캐패시터는 상기 제1 및 제2 반도체칩들의 평면적 보다 작은 평면적을 갖는다.
이 경우, 상기 캐패시터의 유전체는 상기 제1전극과 제2전극 사이에만 배치되거나, 상기 캐패시터의 유전체는 상기 제1전극과 제2전극 사이를 포함한 제1반도체칩과 제2반도체칩 사이 공간 전체에 배치될 수 있다.
상기 캐패시터는 상기 제1 및 제2 반도체칩들의 평면적과 동일한 평면적을 가지면서 상기 제1반도체칩의 제2패드와 제2반도체칩의 제4패드간 연결부가 관통하는 개구를 갖는다.
또한, 본 발명의 제1실시예에 따른 스택 패키지는, 상기 제2반도체칩의 제3면 상에 일단이 상기 제3패드와 전기적으로 연결되고 타단이 상기 제3면의 제1에지로 연장되게 배치된 제1재배선; 및 상기 제2반도체칩의 제3면 상에 일단이 상기 제4패드와 전기적으로 연결되고 타단이 상기 제3면의 제1에지와 대향하는 제2에지로 연장되게 배치된 제2재배선;을 더 포함한다.
게다가, 본 발명의 제1실시예에 따른 스택 패키지는, 상기 제2반도체칩의 제4면이 부착되며 상기 제1재배선과 접속되는 제1접속패드 및 상기 제2재배선과 접속되는 제2접속패드가 배치된 제5면과 상기 제5면에 대향하고 제3접속패드들이 배치된 제6면을 갖는 기판; 상기 제1재배선의 타단과 제1접속패드 및 상기 제2재배선의 타단과 제2접속패드를 각각 접속하는 접속부재들; 상기 제1 및 제2 반도체칩들과 접속부재들을 포함한 상기 기판의 제5면을 밀봉하는 봉지부재; 및 상기 기판의 제3접속패드에 부착된 외부실장부재;를 더 포함한다.
본 발명의 제2실시예에 따른 스택 패키지는, 상기 제2반도체칩의 내부에 그의 제3면과 제4면을 관통하도록 형성되고 각각 상기 제3패드 및 제4패드와 연결된 관통전극들을 더 포함한다.
또한, 본 발명의 제2실시예에 따른 스택 패키지는, 상기 제2반도체칩의 제4면이 부착되며 상기 관통전극들과 각각 접속되는 제1접속패드 및 제2접속패드가 배치된 제5면과 상기 제5면에 대향하고 제3접속패드들이 배치된 제6면을 갖는 기판; 상기 제1 및 제2반도체칩들을 포함한 기판의 제5면을 밀봉하는 봉지부재; 및 상기 기판의 제3접속패드에 부착된 외부실장부재;를 더 포함한다.
본 발명의 제3실시예에 따른 스택 패키지는, 제1패드 및 제2패드가 배치된 제1면과 상기 제1면에 대향하는 제2면을 갖는 제1반도체칩; 상기 제1반도체칩의 제1면과 마주하며 제3패드 및 상기 제2패드와 전기적으로 연결된 제4패드가 배치된 제3면과 상기 제3면에 대항하는 제4면을 갖는 제2반도체칩; 상기 제1패드와 제3패드 사이 및 상기 제2패드와 제4패드 사이를 각각 전기적으로 연결하는 연결부재들; 상기 제2반도체칩의 제4면이 부착되며 제1접속패드 및 제2접속패드가 배치된 제5면과 상기 제5면에 대향하고 제3접속패드들이 배치된 제6면을 갖는 기판; 상기 제3패드와 전기적으로 연결된 제1전극, 상기 제1접속패드에 연결된 제2전극 및 상기 제1전극과 제2전극 사이에 개재된 유전체를 갖는 캐패시터; 및 상기 제2반도체칩의 제4패드와 기판의 제2접속패드를 접속하는 접속부재;를 포함한다.
또한, 본 발명의 제3실시예에 따른 스택 패키지는, 상기 제2반도체칩의 제3면 상에 일단이 상기 제3패드와 전기적으로 연결되고 타단이 상기 제3면의 제1에지로 연장되어 상기 캐패시터의 제1전극과 연결되게 배치된 제1재배선; 및 상기 제2반도체칩의 제3면 상에 일단이 상기 제4패드와 전기적으로 연결되고 타단이 상기 제3면의 상기 제1에지와 대향하는 제2에지로 연장되어 상기 기판의 제2접속패드와 접속되게 배치된 제2재배선;을 더 포함한다.
게다가, 본 발명의 제3실시예에 따른 스택 패키지는, 상기 제1 및 제2 반도체칩들과 캐패시터를 포함한 상기 기판의 제5면을 밀봉하는 봉지부재; 및 상기 기판의 제3접속패드에 부착된 외부실장부재;를 더 포함한다.
본 발명의 제4실시예에 따른 스택 패키지는, 제1패드 및 제2패드가 배치된 제1면과 상기 제1면에 대향하는 제2면을 갖는 제1반도체칩; 상기 제1반도체칩의 제1면과 마주하며 제3패드 및 상기 제2패드와 전기적으로 연결된 제4패드가 배치된 제3면과 상기 제3면에 대항하는 제4면을 갖는 제2반도체칩; 상기 제2반도체칩의 제3면 상에 배치되며, 일단이 상기 제1패드 및 제3패드와 연결되고 타단이 상기 제3면과 만나는 제1측면으로 연장된 제1재배선; 상기 제2반도체칩의 제3면 상에 배치되며, 일단이 상기 제2패드 및 제4패드와 연결되고 타단이 상기 제1측면과 대향하는 제2측면으로 연장된 제2재배선; 상기 제2반도체칩의 제4면이 부착되며 제1접속패드 및 제2접속패드가 배치된 제5면과 상기 제5면에 대향하고 제3접속패드들이 배치된 제6면을 갖는 기판; 상기 제2반도체칩의 제1측면으로 연장된 제1재배선의 타단에 연결된 제1전극, 상기 제1접속패드에 연결된 제2전극 및 상기 제1전극과 제2전극 사이에 개재된 유전체를 갖는 캐패시터; 및 상기 제2재배선의 타단과 상기 기판의 제2접속패드를 접속하는 접속부재;를 포함한다.
상기 제1 및 제2 재배선은 각각 상기 제1 및 제3 패드들, 그리고, 상기 제2 및 제4패드들과는 직접 접촉되면서, 상기 제1 및 제2 반도체 칩들과는 전기적으로 절연된다.
본 발명은, 칩 온 칩(Chip On Chip) 구조의 스택 패키지 구현시, 상부 반도체칩과 하부 반도체칩의 각 전원패드와 접지패드를 캐패시터로 연결한다.
이와 같이 함에 따라, 본 발명의 스택 패키지는 캐패시터를 내장시킴에도 불구하고 상기 캐패시터를 비교적 간단하게 형성할 수 있는 것과 관련해서 비용 절감을 이룰 수 있음은 물론 신뢰성을 확보할 수 있다.
또한, 본 발명은 캐패시터의 전극 면적을 자유롭게 조절함으로써 매우 용이하게 파워 노이즈의 감소에 유리한 대용량의 캐패시터를 구현할 수 있다.
게다가, 본 발명은 상부 칩과 하부 칩 사이에 캐패시터를 배치시키기 때문에 패키지 전체의 부피 증가 또한 방지할 수 있다.
도 1 및 도 2는 본 발명의 제1실시예에 따른 스택 패키지를 설명하기 위한 단면도들이다.
도 3 내지 도 7은 본 발명의 제1실시예에 따른 스택 패키지에서의 캐패시터를 설명하기 위한 단면도들이다.
도 8은 본 발명의 제2실시예에 따른 스택 패키지를 도시한 단면도이다.
도 9는 본 발명의 제3실시예에 따른 스택 패키지를 도시한 단면도이다.
도 10은 본 발명의 제4실시예에 따른 스택 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 및 도 2는 본 발명의 제1실시예에 따른 스택 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 스택 패키지(100)는 대향하여 배치된 제1반도체칩(110)과 제2반도체칩(120) 및 상기 제1반도체칩(110)과 제2반도체칩(120)에 연결되어 구성된 캐패시터(130)를 포함한다.
상기 제1반도체칩(110)은, 예를 들어, 상기 제2반도체칩(120)의 상측에 배치되며, 제1패드(112) 및 제2패드(114)가 배치된 제1면(S1)과 상기 제1면(S1)에 대향하는 제2면(S2)을 갖는다. 상기 제2반도체칩(120)은 상기 제1반도체칩(110)의 하측에 배치되며, 상기 제1반도체칩(110)의 제1면(S1)과 마주하면서 제3패드(122) 및 제4패드(134)가 배치된 제3면(S3)과 상기 제3면(S3)에 대향하는 제4면(S4)을 갖는다.
예를 들어, 상기 제1반도체칩(110)의 제1패드(112)는 전원패드이며, 이에 대응하는 상기 제2반도체칩(120)의 제3패드(122)는 접지패드이다. 반대로, 상기 제1반도체칩(110)의 제1패드(112)는 접지패드이고, 이에 대응하는 제2반도체칩(120)의 제3패드(122)는 전원패드 일 수 있다. 상기 제1반도체칩(110)의 제2패드(114) 및 이에 대응하는 제2반도체칩(120)의 제4패드(124)는 모두 신호패드이다.
한편, 도시하지는 않았으나, 상기 제1반도체칩(110) 및 제2반도체칩(120)은 각각 내부에 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함하는 회로부를 갖는다.
상기 제2반도체칩(120)의 제3패드(122)는, 도시된 바와 같이, 상기 제1반도체칩(110)의 제1패드(112)와 마주보는 위치에 각각 배치될 수 있음은 물론, 도시하지는 않았으나, 상기 제1반도체칩(110)의 제1패드(112)와 마주보지 않는 위치에 배치될 수도 있다.
계속해서, 상기 제1반도체칩(110)의 제2패드(114)와 이에 대응하는 제2반도체칩(120)의 제4패드(124)는 제1연결부재(142)에 의해 상호간에 전기적으로 연결된다. 상기 제1연결부재(142)는, 예를 들어, 솔더(solder) 또는 범프(bump)와 같은 전도성 물질로 구성될 수 있다.
상기 캐패시터(130)는, 상기 제1반도체칩(110)의 제1패드(112)와 전기적으로 연결된 제1전극(132)과, 상기 제2반도체칩(120)의 제3패드(122)와 전기적으로 연결된 제2전극(134) 및 상기 제1전극(132)과 제2전극(134) 사이에 개재된 유전체(136)를 포함한다.
여기서, 상기 제1전극(132)은 제2연결부재(144)에 의해 제1반도체칩(110)의 제1패드(112)와 전기적으로 연결되며, 상기 제2전극(122)은 제3연결부재(146)에 의해 제2반도체칩(120)의 제3패드(122)와 전기적으로 연결된다. 상기 제2 및 제3 연결부재들(144, 146)은, 예를 들어, 솔더 또는 범프와 같은 전도성 물질로 구성될 수 있다.
본 실시예에서, 상기 캐패시터(130)는 제1 및 제2 반도체칩들(110, 120)의 평면적 보다 작은 평면적을 갖는다.
반면, 도 3에 도시된 바와 같이, 상기 캐패시터(130)는 대용량의 확보를 위해 제1 및 제2 반도체칩들(110, 120)의 평면적과 동일한 평면적을 가질 수 있다. 이 경우, 상기 캐패시터(130)는 상기 제1반도체칩(110)의 제2패드(114)와 상기 제2반도체칩(120)의 제4패드(124)간 연결부가 관통하는 개구(v)를 갖는다. 구체적으로, 상기 캐패시터(130)의 제1전극(132)과, 제2전극(134) 및 유전체(136) 각각은 서로 동일한 위치에 상기 제1반도체칩(110)의 제2패드(114)와 제2반도체칩(120)의 제4패드(124)간을 연결하는 제1연결부재(142)가 관통하는 개구(v)를 갖는다.
또한, 본 실시예에서, 상기 캐패시터(130)의 제1전극(132) 및 제2전극(134)은 각각 제2연결부재(144) 및 제2연결부재(146)에 의해 제1반도체칩(110)의 제1패드(112) 및 제2반도체칩(120)의 제3패드(122)와 연결된다.
반면, 도 4에 도시된 바와 같이, 상기 캐패시터(130)의 제1전극(132) 및 제2전극(134)은 각각 제1패드(112)를 포함한 제1반도체칩(110)의 제1면(S1) 및 제3패드(122)를 포함한 제2반도체칩(120)의 제3면(S3)과 직접 접촉되도록 형성될 수 있다.
앞서와 마찬가지로, 상기 제1반도체칩(110)의 제1면(S1) 및 상기 제2반도체칩(120)의 제3면(S3)과 직접 접촉되도록 형성된 제1전극(132) 및 제2전극(134)을 포함하는 캐패시터(130)는, 도 4에 도시된 바와 같이, 상기 제1 및 제2 반도체칩들(110, 120)의 평면적 보다 작은 평면적을 가질 수 있음은 물론, 도 5에 도시된 바와 같이, 대용량의 확보를 위해 상기 제1 및 제2 반도체칩들(110, 120)의 평면적과 동일한 평면적을 가질 수 있다. 이 경우, 상기 캐패시터(130)는 상기 제1반도체칩(110)의 제2패드(124)와 제2반도체칩(120)의 제4패드(124)간을 연결하는 제1연결부재(142)가 관통하는 개구(v)를 갖는다.
게다가, 본 실시예에서, 상기 캐패시터(130)의 제1전극(132)과 제2전극(134)은, 도 1 내지 도 5에 도시된 바와 같이, 플레이트 형상(plate shape)을 갖도록 구비된다.
반면, 도 6에 도시된 바와 같이, 보다 큰 용량의 확보를 위해서, 상기 제1전극(132)은 제1플레이트부(132a) 및 상기 제1플레이트부(132a) 상에 제2전극(134)을 향해 연장되게 형성된 다수의 제1돌출부(132b)를 포함하도록 구비되고, 상기 제2전극(134)은 제2플레이트부(134a) 및 상기 제2플레이트부(134a) 상에 상기 제1돌출부들(132b) 사이에 각각 배치되도록 형성된 다수의 제2돌출부(134b)를 포함하도록 구비될 수도 있다.
아울러, 상기 제1플레이트부(132a) 및 제1돌출부(132b)를 갖는 제1전극(132)과 제2플레이트부(132b) 및 제2돌출부(134b)를 갖는 제2전극(134)을 포함하는 캐패시터(130)는, 도 6에 도시된 바와 같이, 제1 및 제2 반도체칩들(110, 120)의 평면적 보다 작은 평면적을 갖도록 구비됨은 물론, 도 7에 도시된 바와 같이, 상기 제1 및 제2 반도체칩들(110, 120)의 평면적과 동일한 평면적을 가질 수 있다. 이 경우, 상기 캐패시터(130)는 상기 제1반도체칩(110)의 제2패드(124)와 제2반도체칩(120)의 제4패드(124)간을 연결하는 제1연결부재(142)가 관통하는 개구(v)를 갖는다.
여기서, 도 6 및 도 7에 도시된 스택 패키지 구조의 경우, 제1반도체칩(110)과 제2반도체칩(120) 사이의 공간이 캐패시터(130)의 유전체(136)에 의해 채워지므로, 상기 제1반도체칩(110)과 제2반도체칩(120) 사이의 공간에 별도의 언더필을 충진시킬 필요가 없으며, 따라서, 언더필 생략 효과를 얻을 수 있다.
부가해서, 본 실시예에서는 상기 제2반도체칩(120)의 제3패드(122)가 상기 제2반도체칩(120)의 제3면(S3) 상에 상기 제1반도체칩(110)의 제1패드(112)와 마주보도록 배치된 경우에 대해 도시하고 설명하였지만, 상기 제2반도체칩(120)의 제3패드(122)는 상기 제2반도체칩(120)의 제3면(S3) 상에 상기 제1반도체칩(110)의 제1패드(112)와 마주보지 않는 위치에 배치되는 것도 가능하다. 이 경우, 상기 캐패시터(130)의 형태는 적절하게 변경되는 것으로 이해될 수있다.
계속해서, 도 2를 참조하면, 본 발명의 제1실시예에 따른 스택 패키지(100)는, 제2반도체칩(120)의 제3면(S3) 상에 형성된 제1재배선(126) 및 제2재배선(128)을 포함한다. 상기 제1재배선(126)은 제2반도체칩(120)의 제3면(S3) 상에 일단이 제3패드(122)와 전기적으로 연결되고 타단이 상기 제3면(S3)의 제1에지로 연장되게 배치된다. 상기 제2재배선(128)은 제2반도체칩(120)의 제3면(S3) 상에 일단이 제4패드(124)와 전기적으로 연결되고 타단이 상기 제1에지와 대향하는 제2에지로 연장되게 배치된다. 상기 제1 및 제2 재배선(126, 128)은 후술될 기판과의 용이한 전기적 연결을 위해 마련되는 것이다.
또한, 본 발명의 제1실시예에 따른 스택 패키지(100)는 상면에 제2 반도체칩(120)이 부착되는 기판(160)과, 상기 재배선들(126, 128)과 기판(160)간을 접속시키는 접속부재들(172, 174)과, 상기 제1 및 제2 반도체칩(110, 120)과 접속부재들(170)을 밀봉하는 봉지부재(180), 그리고, 상기 기판(160)에 부착된 외부실장부재(190)를 포함한다.
여기서, 상기 기판(160)은, 제2반도체칩(120)의 제4면(S4)이 부착되며 제1접속패드(162) 및 제2접속패드(164)가 배치된 제5면(S5)과, 상기 제5면(S5)에 대향하고 제3접속패드들(166)이 배치된 제6면(S6)을 갖는다. 예를 들어, 상기 기판(160)은 인쇄회로기판(Printed Circuit Board)일 수 있다.
상기 제1접속패드(162)는 제1재배선(126)의 타단에 인접한 기판(160)의 제5면(S5) 부분에 배치되며 상기 제1재배선(126)과 제1접속부재(170)에 의해 전기적으로 접속된다. 상기 제2접속패드(164)는 제2재배선(128)의 타단에 인접한 기판(160)의 제5면(S5) 부분에 배치되며 상기 제2재배선(128)과 제2접속부재(172)에 의해 전기적으로 접속된다.
상기 제1접속부재(172) 및 제2접속부재(174)는, 바람직하게, 전도성 와이어(conductive wire)로 구성되며, 그 밖에 전도성 잉크(conductive ink) 또는 패턴 필름(pattern film) 등으로도 구성될 수 있다. 상기 봉지부재(180)는, 바람직하게, EMC(Epoxy Molding Compound)로 구성되며, 그 밖에 다른 절연 물질로도 구성될 수 있다. 상기 외부실장부재(190)는, 바람직하게, 솔더 볼이며, 전도성 핀(conductive pin) 또는 솔더 페이스트(solder paste) 등도 이용 가능하다.
전술한 바와 같은 본 발명의 제1실시예에 따른 스택 패키지는 제1반도체칩의 전원패드와 제2반도체칩의 접지패드에 캐패시터가 연결된 구조를 갖기 때문에, 상기 캐패시터의 형성이 매우 용이하고, 그 신뢰성이 우수한다.
또한, 본 발명의 제1실시예에 따른 스택 패키지는 제1반도체칩과 제2반도체칩 사이에 캐패시터가 배치되는 구조를 갖기 때문에, 패키지의 부피 증가가 방지됨은 물론 캐패시터 실장을 위한 별도의 공정이 필요치 않은 잇점을 갖는다.
게다가, 본 발명의 제1실시예에 따른 스택 패키지는 캐패시터 전극들의 형상을 임의의 조절함으로써 대용량의 캐패시터를 가질 수 있으며, 이에 따라, 보다 개선된 파워 노이즈 감소 효과를 가질 수 있다.
도 8은 본 발명의 제2실시예에 따른 스택 패키지를 설명하기 위한 단면도이다. 여기서, 도 2와 동일한 부분은 동일한 도면부호로 나타내며, 동일한 구성요소에 대한 상세한 설명은 생략하도록 한다.
도시된 바와 같이, 본 발명의 제2실시예에 따른 스택 패키지(200)는 제2반도체칩(120)의 내부에 형성된 제1 및 제2 관통전극(152, 154)을 포함한다. 상기 제1 및 제2 관통전극(152, 154)은 상기 제2반도체칩(120)의 제3면(S3)과 제4면(S4)을 관통하도록 형성되면서 각각 제3패드(122) 및 제4패드(124)와 연결되도록 형성된다. 이때, 상기 제1 및 제2 관통전극들(152, 154)은, 바람직하게, 상기 제2반도체칩(120)의 몸체와 전기적으로 절연된다.
또한, 본 발명의 제2실시예에 따른 스택 패키지(200)는 제1실시예의 그것과 접속부재들(162, 164, 166)의 위치가 상이한 기판(160)을 포함한다. 상기 기판(160)은 인쇄회로기판일 수 있으며, 이러한 기판(160)은, 제2반도체칩(120)의 제4면(S4)이 부착되고 제1관통전극(152) 및 제2관통전극(152, 154)과 각각 접속되는 제1접속패드(162a) 및 제2접속패드(164a)가 배치된 제5면(S5)과, 상기 제5면(S5)에 대향하고 제3접속패드(166a)들이 배치된 제6면(S6)을 갖는다.
게다가, 본 발명의 제2실시예에 따른 스택 패키지(200)는 제1 및 제2 반도체칩들(110, 120)을 포함한 기판(160)의 제5면(S5)을 밀봉하는 봉지부재(180a)와, 상기 기판(160)의 제3접속패드(166)에 부착된 외부실장부재(190)를 포함한다. 여기서, 상기 외부실장부재(190)는, 바람직하게, 솔더 볼이며, 전도성 핀 또는 솔더 페이스트 등도 이용 가능하다.
아울러, 본 발명의 제2실시예에 따른 스택 패키지(200)는 제1 및 제2 반도체칩들(110, 120)과 연결되어 구성된 캐패시터(130)를 포함한다. 상기 캐패시터(130)는 제1실시예의 그것과 마찬가지로 제1반도체칩(110)의 제1패드(112)와 제2연결부재(144)의 개재하에 전기적으로 연결된 제1전극(132)과 제2반도체칩(120)의 제3패드(122)와 제3연결부재(146)의 개재하에 전기적으로 연결된 제2전극(134) 및 상기 제1전극(132)과 제2전극(134) 사이에 개재된 유전체(136)를 포함한다.
한편, 본 발명의 제2실시예에서는 상기 캐패시터(130)가 제1 및 제2 반도체칩들(110, 120)의 평면적 보다 작은 평면적을 갖는 경우에 대해 도시하였지만, 도 3에서와 같이, 대용량의 확보를 위해 상기 캐패시터(130)를 제1 및 제2 반도체칩들(110, 120)의 평면적과 동일한 평면적을 갖는 형태로도 구성 가능하다. 이 경우, 상기 캐패시터(130)는 제1반도체칩(110)의 제2패드(114)와 제2반도체칩(120)의 제4패드(124)간을 연결하는 제1연결부재(140)가 관통하는 개구(v)를 갖는다.
또한, 본 발명의 제2실시예에서는 캐패시터(130)의 제1 및 제2 전극들(132, 134)이 각각 제2 및 제3 연결부재들(144, 146)에 의해 제1반도체칩(110)의 제1패드(112) 및 제2반도체칩(120)의 제3패드(122)에 연결되도록 형성되었지만, 도 4 및 도 5에서와 같이, 상기 캐패시터(130)의 제1 및 제2 전극들(132, 134) 각각을 상기 제1패드(112)를 포함한 제1반도체칩(110)의 제1면(S1) 및 상기 제3패드(122)를 포함한 제2반도체칩(120)의 제3면(S3)과 직접 접촉하도록 형성하는 것도 가능하다.
게다가, 본 발명의 제2실시예에서는 상기 캐패시터(130)의 제1 및 제2 전극들(132, 134)이 플레이트 형상을 갖는 경우에 대해 도시하였지만, 도 6 및 도 7에서와 같이, 보다 큰 용량의 확보를 위해 상기 제1전극(132)을 제1플레이트부 및 제1돌출부를 포함하도록 구성하고, 상기 제2전극(134)을 제2플레이트부 및 제2돌출부를 포함하도록 구성하는 것도 가능하다.
여기서, 상기 제1플레이트부와 제1돌출부를 갖는 제1전극(132)과 상기 제2플레이트부 및 제2돌출부를 갖는 제2전극(134) 및 상기 제1전극(132)과 제2전극(134) 사이에 개재된 유전체(136)를 포함하는 캐패시터(130)는, 도 6에 도시된 바와 같이, 제1 및 제2 반도체칩들(110, 120)의 평면적 보다 작은 평면적을 갖도록 구성됨은 물론, 도 7에서와 같이, 제1 및 제2 반도체칩들(110, 120)의 평면적과 동일한 평면적을 갖는 형태로도 구성 가능하다.
도 9는 본 발명의 제3실시예에 따른 스택 패키지를 설명하기 위한 단면도이다. 여기서, 도 2와 동일한 부분은 동일한 도면부호로 나타내며, 동일한 구성요소에 대한 상세한 설명은 생략하도록 한다.
도시된 바와 같이, 본 발명의 제2실시예에 따른 스택 패키지(300)는, 제2반도체칩(120)과 기판(160) 사이에 구성된 캐패시터(130)를 포함한다. 구체적으로, 상기 캐패시터(130)는 제2반도체칩(120)의 제3패드(122)에 연결된 제1전극(132)과, 기판(160)의 제1접속패드(162)에 연결된 제2전극(134) 및 상기 제1전극(132)과 제2전극(134) 사이에 개재된 유전체(136)를 포함한다.
여기서, 상기 제1전극(132)은 상기 제2반도체칩(120)의 제3면(S3) 상에 일단이 제3패드(122)와 연결되고 타단이 제1에지로 연장되게 형성된 제1재배선(126)의 상기 타단 부위와 연결된다. 따라서, 상기 제1전극(132)은 제1재배선(126)을 통해 제2반도체칩(120)의 제3패드(122)와 전기적으로 연결된 것으로 이해될 수 있다.
한편, 상기 캐패시터(130)의 유전체(136)는 도 8에 도시된 바와 같은 형태에 국한되는 것은 아니며, 실제 제조 공정에 맞추어서 다양한 형태를 갖도록 형성될 수 있다.
또한, 본 발명의 제3실시예에 따른 스택 패키지(300)에 있어서, 제1반도체칩(110)의 제1면(S1)에 마련된 제2패드(114)와 제2반도체칩(120)의 제3면(S3)에 마련된 제4패드(124)는 제1연결부재(142)에 의해 상호 전기적으로 연결되며, 상기 제1반도체칩(110)의 제1면(S1)에 마련된 제1패드(112)와 상기 제2반도체칩(120)의 제3면(S3)에 마련된 제3패드(122)는 제4연결부재(148)에 의해 상호 전기적으로 연결된다. 여기서, 상기 제1 및 제4 연결부재들(142, 148)은, 예를 들어, 솔더 또는 범프와 같은 전도성 물질로 이루어진다.
게다가, 본 발명의 제3실시예에 따른 스택 패키지(300)에 있어서, 제2재배선(128)이 제2반도체칩(120)의 제3면(S3) 상에 일단이 제4패드(124)와 전기적으로 연결되고 타단이 제1에지에 대향하는 제2에지로 연장되게 형성되며, 상기 제2재배선(128)의 타단 부위는 접속부재(176)에 의해 기판(160)의 제5면(S5)에 마련된 제2접속패드(164)에 접속된다.
아울러, 본 발명의 제3실시예에 따른 스택 패키지(300)에 있어서, 제1 및 제2 반도체칩들(110, 120)과 캐패시터(130a)를 포함한 기판(160)의 제5면(S5)은 EMC와 같은 봉지부재(180)로 밀봉된다. 그리고, 기판(160)의 제5면(S5)에 대향하는 제6면(S6)에 마련된 제3접속패드(166) 상에는 솔더 볼과 같은 외부실장부재(190)가 부착된다.
도 10은 본 발명의 제4실시예에 따른 스택 패키지를 설명하기 위한 단면도이다. 여기서, 도 2과 동일한 부분은 동일한 도면부호로 나타내며, 동일한 부분에 대한 상세한 설명은 생략하도록 한다.
도시된 바와 같이, 본 발명의 제4실시예에 따른 스택 패키지(400)는, 대향하여 배치된 제1 및 제2 반도체칩(110, 120)과, 상기 제2반도체칩(120)의 제4면(S4)이 부착된 기판(160)과, 상기 제2반도체칩(120)과 기판(160) 사이에 구성된 캐패시터(130)를 포함한다.
또한, 본 발명의 제4실시예에 따른 스택 패키지(400)는, 제1반도체칩(110)과 제2반도체칩(120) 사이에 개재된 제1재배선(126) 및 제2재배선(128)을 포함한다. 상기 제1재배선(126)은 제2반도체칩(120)의 제3면(S3) 상에 일단이 상기 제1반도체칩(110)의 제1패드(112) 및 제2반도체칩(120)의 제3패드(122)와 연결되고 타단이 상기 제3면(S3)과 만나는 제1측면으로 연장되게 형성된다. 상기 제2재배선(128)은 제2반도체칩(120)의 제3면(S3) 상에 일단이 상기 제1반도체칩(110)의 제2패드(114) 및 제2반도체칩(120)의 제4패드(124)와 연결되고 타단이 상기 제3면(S3)과 만나고 상기 제1측면과 대향하는 제2측면으로 연장되게 형성된다. 이때, 상기 제1 및 제2 재배선들(126, 128)은 각각 상기 제1패드(112)를 포함한 제1반도체칩(110)의 제1면(S1) 및 제3패드(122)를 포함한 제2반도체칩(120)의 제3면(S3), 그리고, 상기 제2패드(114)를 포함한 제1반도체칩(110)의 제1면(S1) 및 제4패드(124)를 포함한 제2반도체칩(120)의 제3면(S3)과 직접 접촉하도록 배치되며, 반면, 상기 제1 및 제2 반도체칩들(110, 120)과 전기적으로는 절연된다.
상기 기판(160)은 제2반도체칩(120)의 제4면(S4)이 부착되고 제1 및 제2 접속패드들(162, 164)이 배치된 제5면(S5)과 상기 제5면(S5)에 대향하고 제3접속패드들(166)이 배치된 제6면(S6)을 갖는다. 상기 제1접속패드(162)는 제2반도체칩(120)의 제1측면에 인접한 기판(160)의 제5면(S5) 부분 상에 배치되며, 상기 제2접속패드(164)는 제2반도체칩(120)의 제2측면에 인접한 기판(160)의 제5면(S5) 부분 상에 배치된다.
상기 캐패시터(130)는, 상기 제2반도체칩(120)의 제3패드(122)에 연결된 제1전극(132)과, 상기 기판(160)의 제1접속패드(162)에 연결된 제2전극(134) 및 상기 제1전극(132)과 제2전극(134) 사이에 개재된 유전체(136)를 포함한다. 보다 구체적으로, 상기 제1전극(132)은 일단이 제2반도체칩(120)의 제3패드(122)와 연결되고 타단이 상기 제2반도체칩(120)의 제1측면에 배치된 제1재배선(126)의 상기 타단 부분과 연결되게 형성된다. 따라서, 상기 제1전극(132)은 제1재배선(126)을 통해 제2반도체칩(120)의 제3패드(122)와 전기적으로 연결된 것으로 이해될 수 있다.
한편, 상기 캐패시터(130)의 유전체(136)는 도시된 바와 같은 형태 이외에 다양한 형태를 갖도록 형성될 수 있다.
게다가, 본 발명의 제4실시예에 따른 스택 패키지(400)는, 제2반도체칩(120)의 제2측면에 배치된 제2재배선(128)의 타단부와 기판(160)의 제2접속패드(164)를 접속하는 접속부재(178)와, 제1 및 제2 반도체칩들(110, 120) 및 캐패시터(130)를 포함한 기판(160)의 제5면(S5)을 밀봉하는 봉지부재(180)와, 상기 기판(160)의 제6면(S6)에 배치된 제3접속패드들(166) 각각에 부착된 외부실장부재들(190)을 포함한다. 상기 접속부재(178)는 솔더와 같은 전도성 물질로 구성될 수 있고, 상기 봉지부재(180)는, 예를 들어, EMC로 구성될 수 있으며, 상기 외부실장부재(190)는, 바람직하게, 솔더 볼이고, 전도성 핀 및 솔더 페이스트 등도 이용 가능하다.
한편, 본 발명의 제4실시예에 따른 스택 패키지(400)에 있어서, 상기 캐패시터(160)의 제2전극(134)이 연결된 기판(160)의 제1접속패드(162)가 전원패드인 경우, 상기 제1재배선(126)을 통해 상기 캐패시터(130)의 제1전극(132)과 연결된 제1 및 제2 반도체칩들(110, 120)의 제1 및 제3패드들(112, 122)은 접지패드이고, 반대로, 상기 캐패시터(130)의 제2전극(134)이 연결된 기판(160)의 제1접속패드(162)가 접지패드인 경우, 상기 제1재배선(126)을 통해 상기 캐패시터(130)의 제1전극(132)과 연결된 제1 및 제2 반도체칩들(110, 120)의 제1 및 제3패드들(112, 122)은 접지패드일 수 있다.
전술한 바와 같은 본 발명의 실시예들에 따른 스택 패키지는 패키지 레벨에서 전원패드 및 접지패드 사이에 디커플링 캐패시터를 위치시킨 구조를 갖기 때문에 인덕턴스 성분을 감소를 통해 파워 노이즈를 효과적으로 감소시킬 수 있으며, 이에 따라, 원하는 수준의 데이터 처리 속도를 유지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100,200,300,400 : 스택 패키지 110 : 제1반도체칩
112 : 제1패드 114 : 제2패드
120 : 제2반도체칩 122 : 제3패드
124 : 제4패드 126 : 제1재배선
128 : 제2재배선 130 : 캐패시터
132 : 제1전극 134 : 제2전극
136 : 유전체 142 : 제1연결부재
144 : 제2연결부재 146 : 제3연결부재
152 : 제1관통전극 154 : 제2관통전극
160 : 기판 162 : 제1접속패드
164 : 제2접속패드 166 : 제3접속패드
172 : 제1접속부재 174 : 제2접속부재
176,178 : 접속부재 180 : 봉지부재
190 : 외부접속단자
S1 : 제1면 S2 : 제2면
S3 : 제3면 S4 : 제4면
S5 : 제5면 S6 : 제6면

Claims (20)

  1. 제1패드 및 제2패드가 배치된 제1면과 상기 제1면에 대향하는 제2면을 갖는 제1반도체칩;
    상기 제1반도체칩의 제1면과 마주하며 제3패드 및 상기 제2패드와 전기적으로 연결된 제4패드가 배치된 제3면과 상기 제3면에 대항하는 제4면을 갖는 제2반도체칩; 및
    상기 제1반도체칩과 제2반도체칩 사이에 개재되며, 상기 제1반도체칩의 제1패드와 전기적으로 연결된 제1전극, 상기 제2반도체칩의 제3패드와 전기적으로 연결된 제2전극 및 상기 제1전극과 제2전극 사이에 개재된 유전체를 갖는 캐패시터;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 제1반도체칩의 제2패드와 상기 제2반도체칩의 제4패드를 전기적으로 연결하는 제1연결부재를 더 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제1패드는 전원패드이고 상기 제3패드는 접지패드이거나, 또는, 상기 제1패드는 접지패드이고 상기 제3패드는 전원패드인 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 캐패시터의 제1전극은 제1반도체칩의 제1패드와 제2연결부재의 개재하에 전기적으로 연결되고, 상기 캐패시터의 제2전극은 제2반도체칩의 제3패드와 제3연결부재의 개재하에 전기적으로 연결된 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 캐패시터의 제1전극 및 제2전극은 각각 상기 제1패드를 포함한 제1반도체칩의 제1면 및 상기 제3패드를 포함한 제2반도체칩의 제3면과 직접 접촉되게 배치된 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 캐패시터의 제1전극 및 제2전극은 각각 플레이트 형상을 갖는 것을 특징으로 하는 스택 패키지.
  7. 제 1 항에 있어서,
    상기 캐패시터의 제1전극은 플레이트부 및 상기 플레이트부 상에 상기 제2전극을 향해 연장되게 형성된 다수의 제1돌출부를 포함하고,
    상기 캐패시터의 제2전극은 플레이트부 및 상기 제1돌출부들 사이에 각각 배치되게 형성된 다수의 제2돌출부를 포함하는 것을 특징으로 하는 스택 패키지.
  8. 제 1 항에 있어서,
    상기 제1전극과 제2전극 및 유전체를 포함하는 캐패시터는 상기 제1 및 제2 반도체칩들의 평면적 보다 작은 평면적을 갖는 것을 특징으로 하는 스택 패키지.
  9. 제 8 항에 있어서,
    상기 캐패시터의 유전체는 상기 제1전극과 제2전극 사이에만 배치된 것을 특징으로 하는 스택 패키지.
  10. 제 8 항에 있어서,
    상기 캐패시터의 유전체는 상기 제1전극과 제2전극 사이를 포함한 제1반도체칩과 제2반도체칩 사이 공간 전체에 배치된 것을 특징으로 하는 스택 패키지.
  11. 제 1 항에 있어서,
    상기 캐패시터는 상기 제1 및 제2 반도체칩들의 평면적과 동일한 평면적을 가지면서 상기 제1반도체칩의 제2패드와 제2반도체칩의 제4패드간 연결부가 관통하는 개구를 갖는 것을 특징으로 하는 스택 패키지.
  12. 제 1 항에 있어서,
    상기 제2반도체칩의 제3면 상에 일단이 상기 제3패드와 전기적으로 연결되고 타단이 상기 제3면의 제1에지로 연장되게 배치된 제1재배선; 및
    상기 제2반도체칩의 제3면 상에 일단이 상기 제4패드와 전기적으로 연결되고 타단이 상기 제3면의 제1에지와 대향하는 제2에지로 연장되게 배치된 제2재배선;
    을 더 포함하는 것을 특징으로 하는 스택 패키지.
  13. 제 12 항에 있어서,
    상기 제2반도체칩의 제4면이 부착되며 상기 제1재배선과 접속되는 제1접속패드 및 상기 제2재배선과 접속되는 제2접속패드가 배치된 제5면과 상기 제5면에 대향하고 제3접속패드들이 배치된 제6면을 갖는 기판;
    상기 제1재배선의 타단과 제1접속패드 및 상기 제2재배선의 타단과 제2접속패드를 각각 접속하는 접속부재들;
    상기 제1 및 제2 반도체칩들과 접속부재들을 포함한 상기 기판의 제5면을 밀봉하는 봉지부재; 및
    상기 기판의 제3접속패드에 부착된 외부실장부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  14. 제 1 항에 있어서,
    상기 제2반도체칩의 내부에 그의 제3면과 제4면을 관통하도록 형성되고 각각 상기 제3패드 및 제4패드와 연결된 관통전극들을 더 포함하는 것을 특징으로 하는 스택 패키지.
  15. 제 14 항에 있어서,
    상기 제2반도체칩의 제4면이 부착되며 상기 관통전극들과 각각 접속되는 제1접속패드 및 제2접속패드가 배치된 제5면과 상기 제5면에 대향하고 제3접속패드들이 배치된 제6면을 갖는 기판;
    상기 제1 및 제2반도체칩들을 포함한 기판의 제5면을 밀봉하는 봉지부재; 및
    상기 기판의 제3접속패드에 부착된 외부실장부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  16. 제1패드 및 제2패드가 배치된 제1면과 상기 제1면에 대향하는 제2면을 갖는 제1반도체칩;
    상기 제1반도체칩의 제1면과 마주하며 제3패드 및 상기 제2패드와 전기적으로 연결된 제4패드가 배치된 제3면과 상기 제3면에 대항하는 제4면을 갖는 제2반도체칩;
    상기 제1패드와 제3패드 사이 및 상기 제2패드와 제4패드 사이를 각각 전기적으로 연결하는 연결부재들;
    상기 제2반도체칩의 제4면이 부착되며 제1접속패드 및 제2접속패드가 배치된 제5면과 상기 제5면에 대향하고 제3접속패드들이 배치된 제6면을 갖는 기판;
    상기 제3패드와 전기적으로 연결된 제1전극, 상기 제1접속패드에 연결된 제2전극 및 상기 제1전극과 제2전극 사이에 개재된 유전체를 갖는 캐패시터; 및
    상기 제2반도체칩의 제4패드와 기판의 제2접속패드를 접속하는 접속부재;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  17. 제 16 항에 있어서,
    상기 제2반도체칩의 제3면 상에 일단이 상기 제3패드와 전기적으로 연결되고 타단이 상기 제3면의 제1에지로 연장되어 상기 캐패시터의 제1전극과 연결되게 배치된 제1재배선; 및
    상기 제2반도체칩의 제3면 상에 일단이 상기 제4패드와 전기적으로 연결되고 타단이 상기 제3면의 상기 제1에지와 대향하는 제2에지로 연장되어 상기 기판의 제2접속패드와 접속되게 배치된 제2재배선;
    을 더 포함하는 것을 특징으로 하는 스택 패키지.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 반도체칩들과 캐패시터를 포함한 상기 기판의 제5면을 밀봉하는 봉지부재; 및
    상기 기판의 제3접속패드에 부착된 외부실장부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  19. 제1패드 및 제2패드가 배치된 제1면과 상기 제1면에 대향하는 제2면을 갖는 제1반도체칩;
    상기 제1반도체칩의 제1면과 마주하며 제3패드 및 상기 제2패드와 전기적으로 연결된 제4패드가 배치된 제3면과 상기 제3면에 대항하는 제4면을 갖는 제2반도체칩;
    상기 제2반도체칩의 제3면 상에 배치되며, 일단이 상기 제1패드 및 제3패드와 연결되고 타단이 상기 제3면과 만나는 제1측면으로 연장된 제1재배선;
    상기 제2반도체칩의 제3면 상에 배치되며, 일단이 상기 제2패드 및 제4패드와 연결되고 타단이 상기 제1측면과 대향하는 제2측면으로 연장된 제2재배선;
    상기 제2반도체칩의 제4면이 부착되며 제1접속패드 및 제2접속패드가 배치된 제5면과 상기 제5면에 대향하고 제3접속패드들이 배치된 제6면을 갖는 기판;
    상기 제2반도체칩의 제1측면으로 연장된 제1재배선의 타단에 연결된 제1전극, 상기 제1접속패드에 연결된 제2전극 및 상기 제1전극과 제2전극 사이에 개재된 유전체를 갖는 캐패시터; 및
    상기 제2재배선의 타단과 상기 기판의 제2접속패드를 접속하는 접속부재;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  20. 제 19 항에 있어서,
    상기 제1 및 제2 재배선은 각각 상기 제1 및 제3 패드들, 그리고, 상기 제2 및 제4패드들과는 직접 접촉되면서, 상기 제1 및 제2 반도체 칩들과는 전기적으로 절연된 것을 특징으로 하는 스택 패키지.
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