KR20080046020A - 웨이퍼 사이에 형성된 디커플링 커패시터, 그 디커플링커패시터를 포함하는 웨이퍼 스택 패키지, 및 그 패키지제조 방법 - Google Patents

웨이퍼 사이에 형성된 디커플링 커패시터, 그 디커플링커패시터를 포함하는 웨이퍼 스택 패키지, 및 그 패키지제조 방법 Download PDF

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Abstract

본 발명은 파워 및 그라운드에 대한 안정화 효과를 극대화할 수 있는 디커플링 커패시터, 그 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지 및 그 패키지 제조방법을 제공한다. 그 디커플링 커패시터는 제1 웨이퍼의 상면으로 형성된 제1 전극; 제2 웨이퍼의 하면으로 형성된 제2 전극; 및 제1 및 제2 웨이퍼를 결합시키며 고유전율을 가진 고유전 접착물질;을 포함하고, 제1 전극 및 제2 전극을 커패시터의 두 전극으로 하고 고유전 접착물질을 유전체로 하여 웨이퍼 사이에 형성된다. 또한, 그 웨이퍼 스택 패키지는 인쇄회로기판(printed circuit board: PCB); PCB 상에 적층되며, 각각 제1 면에 제1 전극이 형성되어 있고 제2 면에 제2 전극이 형성된 적어도 2개의 웨이퍼; 및 웨이퍼들을 각각 결합시키며 고유전율을 가진 고유전 접착물질;을 포함하며, 제1 전극 및 제2 전극이 커패시터의 두 전극이 되고 고유전 접착물질이 커패시터의 유전체가 되어 웨이퍼 사이로 디커플링 커패시터가 형성된다.

Description

웨이퍼 사이에 형성된 디커플링 커패시터, 그 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지, 및 그 패키지 제조 방법{De-coupling capacitor formed between wafers, wafer stack package comprising the same capacitor, and method of fabricating the same package}
도 1은 종래의 수직 비아를 사용한 웨이퍼 스택 패키지에 대한 단면도이다.
도 2는 종래의 웨이퍼 스택 패키지에서 비아의 배열 구조를 보여주는 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 웨이퍼 사이에 디커플링 커패시터 형성용 웨이퍼에 대한 단면도이다.
도 4a 및 4b는 도 3의 웨이퍼의 상면 및 하면을 보여주는 평면도이다.
도 4c는 도 4a와 다른 구조의 파워 전극막이 형성된 웨이퍼 상면에 대한 평면도이다.
도 5a 및 5b는 본 발명의 제2 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 보여주는 단면도들이다.
도 5c는 도 5b의 A 부분을 확대하여 보여주는 단면도이다.
도 6a 및 6b는 본 발명의 제3 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 보여주는 단면도들이다.
도 7은 본 발명의 제4 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 보여주는 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지에 대한 단면도이다.
도 9a ~ 9e는 본 발명의 제5 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지 제조방법을 보여주는 단면도들이다.
<도면에 주요 부분에 대한 설명>
100, 100a, 100b, 100c, 100d: 웨이퍼
120: 파워 전극막 122, 124, 126: 부파워 전극막
140: 그라운드 전극막 160: 수직 비아
162, 162a, 162b, 162c: 파워 비아 164: 그라운드 비아
166: 시그널 비아 168, 300: 범프
170: 웨이퍼 컷 라인 180: 고유전 접착물질
200: PCB
본 발명은 반도체 장치 및 그 제조방법에 관한 발명으로, 특히 반도체 장치에 형성되는 디커플링 커패시터, 그 디커플링 커패시터를 포함하는 반도체 패키지 및 그 반도체 패키지의 제조방법에 대한 것이다.
최근의 전자 시스템의 고집적 경향에 발맞추어 시스템에 실장되는 반도체 패키지의 집적도가 계속 증가하고 있다. 이와 같은 추세에 따라 동일한 면적에 보다 높은 집적도를 구현하기 위해, 이전의 2차원적 평면 실장 구조를 벗어나, 반도체 소자를 수직으로 적층하고, 일반적인 패키지 조립 방식인 와이어(wire) 본딩을 이용한 패키지는 이미 널리 사용되고 있으며, 최근에는 반도체 소자가 형성된 웨이퍼, 즉 반도체 칩을 수직으로 적층하고 수직 비아를 통해 반도체 소자를 외부 전원 등과 전기적으로 연결시키는 웨이퍼 적층 방식이 연구되고 있다.
도 1은 종래의 수직 비아를 사용한 웨이퍼 스택 패키지에 대한 단면도이다.
도 1을 참조하면, 종래의 수직 비아를 사용한 웨이퍼 스택 또는 칩 스택 패키지(Wafer or Chip Stacked Package:WSP or CSP)는 인쇄회로기판(10, Printed Circuit Board:PCB) 상에 웨이퍼(20)를 접착물질(30, adhesive)을 이용하여 적층하고 웨이퍼 내의 반도체 소자는 수직 비아(40)를 통해 외부와 전기적으로 연결된다. 즉, 수직 비아(40)는 회로기판(10)의 내부 배선 및 회로기판 하부로 형성된 도전성 범프(50, bump), 예컨대 솔더 볼(solder ball)로 연결되고, 솔더 볼을 통해 패키지가 실장되는 시스템의 여러 전원, 신호 및 그라운드 단자로 연결되게 된다.
웨이퍼 스택 패키지의 형성방법을 간단히 설명하면, 먼저 개별적인 웨이퍼(20)의 패드 부분 또는 재배선 패드 부분을 기계적 또는 화학적 방식을 통해 천공하여 비아 홀을 형성하고 전도성 금속을 도금 또는 다른 방법으로 비아 홀을 채워 수직 비아(40)를 형성한다. 다음 수직 비아(40)가 형성된 웨이퍼(20)들을 접착물질(30)을 사이에 두고 상하로 쌓아 열 압착 등을 통해 적층하고 PCB 등에 실장하 게 된다. 이때, 수직 비아 부분의 결합은 전기적 연결을 위해 도전성 범프가 이용되어 결합된다. 한편, 이러한 웨이퍼 스택 패키지에서 웨이퍼(20)들의 결합을 위해 사용되는 접착물질(30)은 전기적 특성의 관점에서 불필요한 영역으로 남겨지게 된다.
도 2는 종래의 웨이퍼 스택 패키지에서 비아의 배열 구조를 보여주는 평면도이다.
도 2를 참조하면, 일반적으로 수직 비아(40)가 이용되는 웨이퍼 스택 패키지 구조에서, 적층되는 반도체 칩들 내의 반도체 소자들은 크게 신호, 전원(power), 및 그라운드의 세 종류의 전기적 연결 구조를 갖는데, 도시한 바와 같이 반도체 칩 외곽으로 형성된 수직 비아, 예컨대 전원 연결을 위한 파워 비아(42), 그라운드 연결을 위한 그라운드 비아(44) 및 신호 연결을 위한 시그널 비아(46)를 통해 외부의 전원, 신호원, 및 그라운드에 연결되게 된다. 물론 이러한 비아들이 다른 형태, 다른 위치, 또는 다른 배열을 가지고 형성될 수 있으며, 필요한 경우 다른 종류의 파워 비아들이 구별되어 형성될 수도 있고, 신호의 수가 여러 개인 경우에는 시그널 비아들도 그에 대응하여 다수 개 형성될 수도 있다.
한편, 이와 같이 형성된 패키지 내의 반도체 소자의 고속 동작에는 잡음(noise), 신호 지연 등의 제한 요소들이 많이 존재한다. 특히 최근에는 반도체 소자로 동시에 전달되는 신호의 수가 크게 증가하고 있으며, 신호 속도도 계속 증가하고 있다. 이러한 신호들은 반도체 장치, 특히 반도체 패키지의 실장 기판의 기생 인덕턴스 성분과 결합하여 잡음으로 나타나는데, 이러한 잡음을 파워 및 그라운 드 잡음이라고 한다.
파워 및 그라운드 잡음은 반도체 소자의 동작 속도가 빠를수록, 그리고 동시 전달 신호수가 많을수록 커지게 되어 반도체 소자의 고속 동작에 심각한 저해 요소로 작용한다. 이와 같은 파워 및 그라운드 잡음 문제를 해결하기 위한 방법으로는 파워 및 그라운드 경로가 낮은 인덕턴스를 갖도록 설계하는 방법과 기판 표면 등으로 디커플링(de-coupling) 커패시터를 추가하여 파워 및 그라운드를 안정화시켜 주는 방법이 현재 일반적으로 가장 널리 사용되고 있다.
디커플링 커패시터를 추가하는 방법은 이상적인 경우 저항과 인덕턴스가 '0'이 되어야 하지만 실제로 반도체 소자에서 디커플링 커패시터까지 연결되는 도체 경로와 디커플링 커패시터 자체의 내부 저항 및 인덕턴스 성분, 즉 ESR(Equivalent Series Resistor) 및 ESL(Equivalent Series Inductance) 문제로 인하여 디커플링 커패시터에 의한 파워 및 그라운드에 대한 안정화 효과는 그리 크지 않다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 파워 및 그라운드에 대한 안정화 효과를 극대화할 수 있는 디커플링 커패시터, 그 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지 및 그 패키지 제조방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 웨이퍼의 상면으로 형성된 제1 전극; 제2 웨이퍼의 하면으로 형성된 제2 전극; 및 상기 제1 및 제2 웨이퍼를 결합시키며 고유전율을 가진 고유전 접착물질;을 포함하고, 상기 제1 전극 및 제2 전극을 커패시터의 두 전극으로 하고 상기 고유전 접착물질을 유전체로 하여 웨이퍼 사이에 형성된 디커플링(de-coupling) 커패시터를 제공한다.
본 발명에 있어서, 상기 제1 전극은 상기 제1 웨이퍼의 상면으로 형성된 도전성 박막(thin plane)이고, 상기 제2 전극은 상기 제2 웨이퍼의 하면으로 형성된 도전성 박막이며, 이러한 상기 제1 및 제2 전극의 도전성 박막은 상기 커패시터의 커패시턴스를 최대로 하는 형태로 형성될 수 있다. 예컨대, 상기 제1 및 제2 전극의 도전성 박막은 상기 웨이퍼에 형성된 반도체 소자들의 전기적 연결을 위한 접속 부분을 제외하고 상기 웨이퍼 전면으로 형성될 수 있다.
상기 제1 및 제2 웨이퍼에는 반도체 소자들의 신호(signal), 전원(power), 및 그라운드(ground) 연결을 위한 도전성의 수직 비아들이 형성되어 있고, 상기 제1 전극은 상기 전원 연결을 위한 파워 비아들에 연결되고 상기 제2 전극은 상기 그라운드 연결을 위한 그라운드 비아들에 연결될 수 있다. 상기 제1 및 제2 전극은 상기 웨이퍼에 형성된 반도체 소자들의 전기적 연결을 위한 비아가 형성된 부분을 제외하고 상기 웨이퍼 전면으로 형성되어 있되, 상기 제1 웨이퍼에 형성된 반도체 소자들이 적어도 2개의 다른 전원을 사용하는 경우 상기 파워 비아들은 상기 적어도 2개의 다른 전원에 연결된 부파워 비아들로 나누어지며, 상기 제1 전극은 상기 반도체 소자들 영역들 상에서 전기적으로 분리된 형태로 형성되고 상기 분리된 제1 전극의 각 부분은 대응되는 상기 부파워 비아에 연결될 수 있다. 한편, 상기 제1 및 제2 웨이퍼 간의 수직 비아들은 도전성 범프(bump)를 통해 연결될 수 있다.
본 발명에 있어서, 상기 제1 전극은 상기 웨이퍼에 형성된 반도체 소자의 전 원에 연결되고 상기 제2 전극은 상기 웨이퍼에 형성된 반도체 소자의 그라운드에 연결되되, 상기 웨이퍼 상에 형성된 다이(die) 컷(cut) 라인을 통해 연결될 수도 있다.
본 발명에 있어서, 상기 제1 웨이퍼는 하면으로 제2 전극이 형성되어 있고, 상기 제2 웨이퍼는 상면으로는 제1 전극이 형성되어 있고, 상기 제1 웨이퍼 하면 또는 제2 웨이퍼 상면으로 적어도 1개의 다른 웨이퍼가 적층되어 적어도 2개의 디커플링 커패시터가 형성될 수 있다. 상기 적어도 1개의 다른 웨이퍼 각각은 상면으로 제1 전극이 형성되어 있고 하면으로 제2 전극이 형성되어 있으며, 상기 적어도 1개의 다른 웨이퍼는 상기 제1 또는 제2 웨이퍼에 상기 고유전 접착물질에 의해 적층될 수 있다.
상기 제1, 제2 및 상기 적어도 1개의 다른 웨이퍼에는 반도체 소자들의 신호(signal), 전원(power), 및 그라운드(ground) 연결을 위한 수직 비아들이 형성되어 있고, 상기 제1, 제2 및 상기 적어도 1개의 웨이퍼의 각각의 제1 전극은 상기 전원 연결을 위한 파워 비아들에 연결되고, 상기 제1, 제2 및 상기 적어도 1개의 웨이퍼의 각각의 상기 제2 전극은 상기 그라운드 연결을 위한 그라운드 비아들과 연결될 수 있다.
상기 고유전 접착물질은 바륨타이타늄옥사이드(BaTiO3), 또는 스트론튬타이타늄옥사이드(SrTiO3)를 포함하는 단일층 구조를 가지거나, 고유전체 상하로 접착제를 부착한 다층 구조를 가질 수 있다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 인쇄회로기판(printed circuit board: PCB); 상기 PCB 상에 적층되며, 각각 제1 면에 제1 전극이 형성되어 있고 제2 면에 제2 전극이 형성된 적어도 2개의 웨이퍼; 및 상기 웨이퍼들을 각각 결합시키며 고유전율을 가진 고유전 접착물질;을 포함하며, 상기 제1 전극 및 제2 전극이 커패시터의 두 전극이 되고 상기 고유전 접착물질이 커패시터의 유전체가 되어 상기 웨이퍼 사이로 디커플링 커패시터가 형성되는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지를 제공한다.
본 발명에 있어서, 상기 제1 전극은 상기 각각의 웨이퍼 제1 면으로 형성된 도전성 박막(thin plane)이고, 상기 제2 전극은 상기 각각의 웨이퍼 제2 면으로 형성된 도전성 박막이고, 이러한 상기 제1 및 제2 전극의 도전성 박막은 상기 커패시터의 커패시턴스를 최대로 하는 형태, 예컨대 상기 웨이퍼에 형성된 반도체 소자들의 전기적 연결을 위한 접속 부분을 제외하고 상기 웨이퍼 전면으로 형성될 수 있다.
상기 각각의 웨이퍼에는 반도체 소자들의 신호(signal), 전원(power), 및 그라운드(ground) 연결을 위한 도전성의 수직 비아들이 형성되어 있고, 상기 각각의 제1 전극은 상기 전원 연결을 위한 파워 비아들에 연결되고 상기 각각의 제2 전극은 상기 그라운드 연결을 위한 그라운드 비아들에 연결될 수 있다.
상기 비아들은 상기 반도체 소자들이 형성된 부분의 외곽 부분으로 형성될 수 있고, 상기 각각의 웨이퍼 간의 수직 비아들은 도전성 범프(bump)를 통해 연결될 수 있다. 또한, 상기 제1 전극은 상기 웨이퍼에 형성된 반도체 소자의 전원에 연결되고 상기 제2 전극은 상기 웨이퍼에 형성된 반도체 소자의 그라운드에 연결되되, 상기 웨이퍼 상에 형성된 다이(die) 컷(cut) 라인을 통해 연결될 수도 있다.
한편, 상기 적층된 웨이퍼들은 플립 칩(flip-chip) 본딩(bonging) 또는 와이어(wire) 본딩 방식을 통해 상기 PCB에 전기적으로 연결될 수 있으며, 상기 PCB의 하부 면으로는 솔더 볼이 형성되며, 상기 적층된 웨이퍼들은 밀봉재로 밀폐될 수 있다.
더 나아가 본 발명은 상기 기술적 과제를 달성하기 위하여, 반도체 소자들이 형성된 적어도 2개의 웨이퍼를 준비하는 단계; 상기 각각의 웨이퍼의 제1 면에 제1 전극 및 제2 면에 제2 전극을 형성하는 단계; 상기 웨이퍼들을 고유전율을 가진 고유전 접착물질로 결합시키는 단계; 및 상기 결합된 웨이퍼들을 PCB에 실장하는 단계;를 포함하고, 상기 각각의 제1 전극 및 제2 전극이 커패시터의 두 전극이 되고 상기 고유전 접착물질이 커패시터의 유전체가 되어 웨이퍼 사이로 디커플링 커패시터가 형성되는 웨이퍼 스택 패키지 제조방법을 제공한다.
본 발명에 있어서, 웨이퍼 스택 패키지 제조방법은 상기 고유전 접착물질로 결합시키는 단계 이전에, 상기 반도체 소자들의 신호, 전원 및 그라운드 연결을 위하여 각각의 웨이퍼에 비아 홀(via hole)을 형성하고 도전성 물질로 채워 신호 비아, 파워 비아 및 그라운드 비아를 형성하는 단계를 포함할 수 있다.
상기 고유전 접착물질에 의한 웨이퍼 간의 결합은 열 압착 방법을 이용할 수 있고, 상기 웨이퍼들 간의 비아의 연결은 도전성 범프를 이용할 수 있다.
상기 각각의 제1 전극은 상기 파워 비아로 연결되고, 상기 각각의 제2 전극 은 상기 그라운드 비아로 연결되며, 상기 제1 전극은 상기 각각의 웨이퍼의 상면으로 도전성 박막(thin plane) 형태로 형성하고, 상기 제2 전극은 상기 각각의 웨이퍼의 하면으로 형성된 도전성 박막 형태로 형성하되, 상기 제1 및 제2 전극은 커패시터의 커패시턴스를 최대로 하는 형태로 형성할 수 있다. 예컨대, 상기 제1 전극은 상기 각각의 웨이퍼의 상면으로 도전성 박막(thin plane) 형태로 형성하고, 상기 제2 전극은 상기 각각의 웨이퍼의 하면으로 형성된 도전성 박막 형태로 형성하되, 상기 제1 및 제2 전극의 도전성 박막은 상기 웨이퍼에 형성되는 상기 비아 부분을 제외하고 상기 웨이퍼 전면으로 형성할 수 있다.
상기 웨이퍼들 적어도 1개의 웨이퍼에 형성된 반도체 소자들이 적어도 2개의 다른 전원을 사용하는 경우 상기 파워 비아들은 상기 적어도 2개의 다른 전원에 연결된 부파워 비아들로 나누어 형성하며, 상기 적어도 1개의 웨이퍼의 제1 전극은 상기 반도체 소자들 영역들 상에서 전기적으로 분리된 형태로 형성하되 상기 분리된 제1 전극의 각 부분은 대응되는 상기 부파워 비아로 연결되도록 할 수 있다.
상기 웨이퍼 스택 패키지 제조방법은 상기 제1 및 제2 전극 형성단계 전에 상기 반도체 소자들과 상기 제1 및 제2 전극과의 전기적 절연을 위하여, 상기 각각의 웨이퍼에 상에 절연층을 형성하는 단계를 포함할 수 있다. 한편, 상기 제1 전극은 상기 반도체 소자의 전원에 연결하고 상기 제2 전극은 상기 반도체 소자의 그라운드에 연결하되, 상기 웨이퍼 상에 형성된 다이(die) 컷(cut) 라인을 통해 연결할 수도 있다.
상기 제1 전극 및 제2 전극은 증착 또는 도금 방법을 이용하여 형성할 수 있 고, 상기 적층된 웨이퍼들은 플립 칩(flip-chip) 본딩(bonging) 또는 와이어(wire) 본딩 방식을 통해 상기 PCB에 전기적으로 연결할 수도 있으며, 상기 PCB에 실장하는 단계는 상기 적층된 웨이퍼들을 밀봉재로 밀폐하는 단계 및 상기 PCB의 하부 면으로는 솔더 볼을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 디커플링 커패시터는 웨이퍼 사이로 전면에 걸쳐 형성되고 또한 수직 비아를 통해 바로 반도체 소자의 파워 및 그라운드와 연결되므로 종래의 ESR 및 ESL 문제를 효과적으로 배제하여 파워 및 그라운드의 안정화 효율을 극대화할 수 있다. 또한, 이러한 디커플링 커패시터를 포함한 웨이퍼 스택 패키지는 상기 디커플링 커패시터를 통해 적층된 반도체 소자들의 파워 및 그라운드 잡음을 효과적으로 감소시켜 전체 반도체 장치의 전기적 특성을 향상시킬 수 있고, 디커플링 커패시터가 웨이퍼 사이로 박막 형태로 형성되므로 종래에 비해 패키지의 사이즈를 현저히 감소시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 생략되거나 과장되었고, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 3은 본 발명의 제1 실시예에 따른 웨이퍼 사이에 디커플링 커패시터 형성용 웨이퍼에 대한 단면도이다.
도 3을 참조하면, 웨이퍼 사이로 디커플링 커패시터를 형성하기 위한 웨이퍼(100)는 상부 면으로 제1 전극용 박막이 형성되고 하부 면으로 제2 전극용 박막이 형성된다. 제1 전극용 박막은 웨이퍼 내에 형성된 반도체 소자의 전원과 연결되는 파워 전극막(120)이고 제2 전극용 박막은 반도체 소자의 그라운드와 연결되는 그라운드 전극막(140)이다. 파워 전극막(120)과 그라운드 전극막(140)의 위치는 바뀌어도 무방하다. 다만, 도 5 또는 도 6에서 알 수 있듯이 웨이퍼를 적층하는 경우에 웨이퍼 사이로 디커플링 커패시터가 형성될 수 있도록 대향하는 면들 간에 전극막은 서로 다른 전극을 가져야 한다.
이와 같은 파워 전극막(120) 및 그라운드 전극막(140)은 반도체 소자의 금속층 형성 방식인 증착, 도금 등 다양한 방법으로 형성될 수 있고, 수직 비아(160)에 전기적으로 연결되는 구조로 형성된다. 수직 비아는 전술한 바와 같이 전원 연결을 위한 파워 비아, 신호 연결을 위한 시그널 비아, 및 그라운드 연결을 위한 그라운드 비아 등으로 구성되며, 파워 전극막(120)은 파워 비아에, 그라운드 전극막(140)은 그라운드 비아에 연결된다.
도 4a 및 4b는 도 3의 웨이퍼의 상면 및 하면을 보여주는 평면도이다.
도 4a의 경우, 웨이퍼(100) 상면으로 파워 전극막(120)이 수직 비아(160)가 형성된 부분을 제외하고 웨이퍼(100) 전면으로 형성되어 있고, 이러한 파워 전극막(120)은 수직 비아(160) 중 파워 비아(162)에 연결되어 있다.
한편, 도 4b는 웨이퍼(100) 하면으로 그라운드 전극막(140)이 형성되어 있는 것을 보여주는데, 그라운드 전극막(140)은 수직 비아(160) 중 그라운드 비아(164)로 연결된다. 여기서, 그라운드 비아(164) 아래의 두 개의 비아는 반도체 소자의 신호 연결을 위한 시그널 비아(166)이다.
도 5 및 도 6에 대한 설명 부분에서 설명하겠지만, 도시한 바와 같이 파워 전극막(120) 및 그라운드 전극막(140)을 거의 웨이퍼 전면에 걸쳐 형성함으로써, 디커플링 커패시터의 커패시턴스(capacitance)를 최대로 하여, 디커플링 커패시터의 기능을 향상시킬수 있다. 한편, 본 실시예에서 파워 및 그라운드 비아가 웨이퍼 외곽 쪽으로 형성되어 있지만 필요에 따라 웨이퍼의 어느 부분에도 형성될 수 있음은 물론이다. 예컨대 중앙부에 파워 및 그라운드 비아가 형성되고 그러한 비아를 통해서 파워 전극막과 그라운드 전극막이 외부의 전원과 그라운드로 연결될 수 있다. 다만, 중앙부로 비아를 형성하는 경우에는 파워 전극막에서는 그라운드 비아가 절연되고 그라운드 전극막에서는 파워 비아가 절연되는 형태로 비아가 형성되어야 한다.
도 4c는 도 4a와 다른 구조의 파워 전극막이 형성된 웨이퍼 상면에 대한 평면도이다.
도 4c를 참조하면, 파워 전극막(120)은 여러 개의 부파워 전극막(122, 124, 126)으로 분리되어 있는데, 이와 같이 파워 전극막(120)이 분리되는 경우는 웨이퍼에 형성되는 반도체 소자들이 여러 개의 서로 다른 전원을 사용하는 경우를 예시한 것이다. 이와 같이 하나의 웨이퍼, 즉 반도체 칩 내에 여러 개의 전원이 필요한 경 우, 각각의 전원에 대한 부파워 비아들(162a, 162b, 162c)이 형성되고 각 부파워 전극막(122, 124, 126)들이 각각의 부파워 비아들(162a, 162b, 162c)로 연결되게 된다. 즉, 제1 부파워 전극막(122)은 제1 부파워 비아(162a)로, 제2 부파워 전극막(124)은 제2 부파워 비아(162b)로, 그리고 제3 부파워 전극막(126)은 제3 부파워 비아(162c)로 연결된다. 한편, 이와 같은 부파워 전극막(122, 124, 126)은 서로 절연되어야 함은 물론이다.
본 실시예에서 파워 전극막(120)이 분리되는 형태 하나를 예시하였지만, 웨이퍼에 형성되는 반도체 소자의 형태나 사용하는 전원의 종류에 따라 다양한 형태로 형성될 수 있음은 물론이다. 한편, 디커플링 커패시터의 효과를 증대시키기 위해서 파워 전극막을 분리하는 경우에도 되도록 넓게 형성하는 것이 바람직하다.
도 5a 및 5b는 본 발명의 제2 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 보여주는 단면도들로서, 도 5a는 도 4의 디커플링 커패시터용 웨이퍼가 결합되기 전의 모습을 보여주는 단면도이고 도 5b는 결합 후의 모습을 보여주는 단면도이다.
도 5a를 참조하면, 디커플링 커패시터 형성용 웨이퍼(100a, 100b)는 각각 상면 및 하면으로 파워 전극막(120)과 그라운드 전극막(140)이 형성되어 있다. 한편, 제1 웨이퍼(100a)와 제2 웨이퍼(100b) 사이에 두 웨이퍼를 결합시키기 위한 접착물질(180)이 존재한다. 도면상 접착물질(180)이 웨이퍼에서 분리된 형태로 도시되고 있지만, 실제로는 제1 웨이퍼(100a)의 상면 또는 제2 웨이퍼(100b)의 하면으로 형성되게 된다.
여기서, 파워 전극막(120)은 수직 비아(160)의 파워 비아로 연결되며 그라운드 전극막(140)은 수직 비아(160)의 그라운드 비아로 연결된다. 따라서, 제1 웨이퍼(100a)의 파워 전극막(120) 및 제2 웨이퍼(100b)의 그라운드 전극막(140)이 커패시터의 두 전극이 되며 접착물질(180)이 커패시터의 유전체가 된다.
한편, 웨이퍼가 2개 적층되는 경우, 제1 웨이퍼(100a)의 하면 및 제2 웨이퍼(100b)의 상면의 전극막들은 생략가능하다. 또한, 접착물질(180)을 사이에 두고 대향하는 제1 웨이퍼(100a)의 상면 및 제2 웨이퍼(100b)의 전극막들은 서로 다른 전극, 즉 파워 및 그라운드와 연결되는 한 위치가 바꾸어도 무방하다. 또한, 각 웨이퍼에 형성된 소자들이 다른 전원을 사용하는 경우, 도 4c와 같이 분리된 형태의 파워 전극막이 형성될 수도 있다.
도 5b를 참조하면, 제1 웨이퍼(100a) 및 제2 웨이퍼(100b)가 접착물질(180)을 통해 결합된 모습을 보여주는데, 이러한 웨이퍼 간의 결합은 일반적으로 열을 가하면서 두 웨이퍼를 밀착시키는 열 압착 방식을 이용하게 된다. 한편, 수직 비아(160) 부분은 전기적으로 연결되어야 하기 때문에, 별도로 도전성 범프, 예컨대 솔더 볼을 이용하여 웨이퍼 간의 수직 비아(160)를 연결하게 된다.
도 5c는 도 5b의 A 부분을 확대하여 보여주는 단면도이다.
도 5c를 참조하면, 제1 웨이퍼(100a) 상면의 파워 전극막(120) 및 제2 웨이퍼(100b)의 그라운드 전극막(140)이 커패시터의 두 전극이 되고 사이의 접착물질(180)을 유전체로 하여 웨이퍼 사이로 디커플링 커패시터가 형성되고 있음을 볼 수 있다. 유전체 기능을 하는 접착물질(180)은 디커플링 커패시터의 커패시턴스를 증가시키기 위하여 고유전율을 가지는 것이 바람직하다. 예컨대, 접착물질(180)은 바륨타이타늄옥사이드(BaTiO3), 또는 스트론튬타이타늄옥사이드(SrTiO3)를 포함하는 물질로 형성될 수 있다. 또한, 웨이퍼 간의 결합을 견고하게 유지할 수만 있다면 되도록 접착물질(180)의 두께를 얇게 형성하는 것이 바람직하다.
한편, 고유전체 접착물질(180)의 단일층 구조로 웨이퍼를 결합할 수도 있지만, 고유전체 물질 상하로 접착물질을 부착한 다층 구조를 이용하여 웨이퍼를 결합할 수 있다.
본 발명에 따른 웨이퍼 사이에 형성된 디커플링 커패시터는 웨이퍼 상에 박막 형태의 두 전극을 형성하고 종래 전기적으로 불필요한 부분으로 남았던 접착 부분을 커패시터의 유전체로 이용함으로써, 패키지 내에 최소한의 사이즈를 가지고 디커플링 커패시터를 형성할 수 있고, 또한 바로 반도체 소자와 인접하여 형성되게 되므로, 종래의 ESR 및 ESL 문제를 효과적으로 극복하여 파워 및 그라운드 안정화 효율을 현저하게 향상시킬 수 있다.
도 6a 및 6b는 본 발명의 제3 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 보여주는 단면도들로서, 4개의 웨이퍼를 적층하여 웨이퍼들 사이로 3개의 디커플링 커패시터가 형성됨을 보여주는 단면도들이다. 역시, 도 6a는 웨이퍼들이 결합되기 전의 모습을 보여주는 단면도이고 도 6b는 결합 후의 모습을 보여주는 단면도이다.
도 6a를 참조하면, 디커플링 커패시터 형성용 웨이퍼들(100a, 100b, 100c 100d)은 각각 상면 및 하면으로 파워 전극막(120)과 그라운드 전극막(140)이 형성되어 있다. 또한, 웨이퍼들(100a, 100b, 100c 100d) 사이로 웨이퍼들을 결합시키기 위한 고유전율을 가진 접착물질(180)이 존재한다.
역시, 각 웨이퍼의 파워 전극막(120)은 수직 비아(160)의 파워 비아로 연결되며 그라운드 전극막(140)은 수직 비아(160)의 그라운드 비아로 연결된다. 따라서, 4 개의 웨이퍼들 사이로 3 개의 디커플링 커패시터가 형성될 수 있다. 한편, 최하부의 웨이퍼(100a)의 하면 및 상부의 웨이퍼(100d)의 상면의 전극막들은 생략가능하다. 또한, 전술한 바와 같이 접착물질(180)을 사이에 두고 대향하는 두 전극막들은 서로 다른 전극, 즉 파워 및 그라운드와 연결되는 한 위치가 바꾸어도 무방하다.
도 6b를 참조하면, 웨이퍼들(100a, 100b, 100c 100d)이 접착물질(180)을 통해 결합된 모습을 보여주는데, 역시 열 압착 방식 등을 이용하여 결합될 수 있다. 또한, 수직 비아(160) 부분은 전기적으로 연결되어야 하기 때문에, 별도로 도전성 범프, 예컨대 솔더 볼을 이용하여 웨이퍼 간의 수직 비아(160)를 연결하게 된다.
본 실시예에서는 4개의 웨이퍼를 이용하여 웨이퍼 사이로 3개의 디커플링 커패시터를 형성하였지만, 이에 한정되지 않고 패키지 형성에 필요한 웨이퍼의 수에 따라 다양한 개수의 디커플링 커패시터가 형성될 수 있음은 물론이다. 또한, 각 웨이퍼에 형성된 소자들이 다른 전원을 사용하는 경우, 도 4c와 같이 분리된 형태의 파워 전극막이 형성될 수도 있다.
도 7은 본 발명의 제4 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시 터를 보여주는 단면도이다.
도 7을 참조하면, 본 실시예의 디커플링 커패시터는 도 5와 유사하게 각 웨이퍼(100a, 100b)의 상하면으로 형성된 파워 전극막(120a) 및 그라운드 전극막(140a)을 두 전극으로 이용하고 웨이퍼 사이의 접착물질(180)을 유전체로 이용하여 디커플링 커패시터를 형성한 구조를 갖는다. 그러나 이러한 파워 전극막(120a) 및 그라운드 전극막(140a)은 수직 비아를 통해 연결되지 않고 웨이퍼의 컷(cut) 라인(170)을 통해 외부의 전원 및 그라운드로 연결되게 된다. 일반적으로 웨이퍼는 개개의 다이(die)로 분리하기 위한 컷 라인(170)이 형성되어 있는데, 이러한 컷 라인을 이용하여 전극막들이 전원이나 그라운드로 전기적으로 연결되게 한다.
본 실시예와 같이 디커플링 커패시터를 형성하는 경우는 전극막들의 면적을 좀더 확대할 수 있으므로 커패시터의 용량을 증가시킬 수 있고 그에 따라 좀더 파워 및 그라운드 안정화에 기여할 수 있다.
도 8은 본 발명의 제5 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지에 대한 단면도이다.
도 8을 참조하면, 본 실시예에 의한 웨이퍼 스택 패키지는 PCB(200), PCB(200) 상에 디커플링 커패시터를 포함하는 웨이퍼들(100) 및 PCB(200) 하부로 도전성 범프(300)를 포함한다. 여기서 도전성 범프(300)는 예컨대 솔더 볼이 이용될 수 있다.
여기서, PCB(200)로 적층되는 웨이퍼들(100)은 도 6에서 설명한 4개의 웨이퍼가 적층된 구조를 가지며, 각 웨이퍼들은 상하면으로 파워 전극막(120) 및 그라 운드 전극막(140)이 형성되어 있다. 이러한 파워 전극막(120) 및 그라운드 전극막(140)은 수직 비아(160)의 각각의 파워 비아 및 그라운드 비아로 연결된다. 웨이퍼 간의 결합은 역시 고유전율을 가진 접착물질(180)을 이용하여 열 압착 방법 등을 통해 이루어질 수 있다.
본 실시예의 웨이퍼 스택 패키지가 4개의 웨이퍼 적층 구조를 가지지만 다른 개수의 웨이퍼 적층 구조를 가질 수 있음은 물론이고, 또한 반도체 소자들이 다른 전원을 사용하는 경우에는 파워 전극막이 분리된 형태로 형성될 수 있음은 물론이다.
한편, 디커플링 커패시터를 포함하는 웨이퍼들(100)은 수직 비아(160)들을 통해 PCB(200)의 내부 내선들과 연결될 수 있지만, 일반적인 플립 칩(flip-chip) 본딩 방식이나 와이어 본딩 방식 등을 통해 PCB(200)의 내부 배선으로 연결될 수도 있다.
본 실시예의 웨이퍼 스택 패키지는 웨이퍼들 사이에 바로 디커플링 커패시터가 형성되므로 별도의 디커플링 커패시터 형성이 필요 없고, 기존의 접착 부분을 이용하기 때문에, 패키지 전체 사이즈 축소 측면에서 매우 유리하다. 또한, 반도체 소자가 형성된 웨이퍼에 바로 인접하여 반도체 소자에 최단 거리로 디커플링 커패시터가 형성되기 때문에 디커플링 커패시터의 ESR 및 ESL 문제를 효과적으로 배제하여 파워 및 그라운드에 대한 안정화 효과를 극대화할 수 있다.
도 9a ~ 9e는 본 발명의 제5 실시예에 따른 웨이퍼 사이에 형성된 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지 제조방법을 보여주는 단면도들이다.
도 9a를 참조하면, 반도체 소자들이 형성된 적어도 2개의 웨이퍼(100) 각각의 상면 및 하면으로 전극막(120, 140)을 형성한다. 이때 전극막(120, 140)은 반도체 소자의 금속층 형성 방식인 증착, 도금 등 다양한 방법으로 형성될 수 있다.
도 9b를 참조하면, 각 웨이퍼(100)의 외곽으로 수직 비아(160)를 형성한다. 수직 비아(160) 기계적 또는 화학적 방법을 통해 웨이퍼(100)를 천공하고 도전성 물질을 도금 또는 다른 방법으로 채워서 형성하게 된다. 또한, 수직 비아 형성 중에 전극막(120, 140)을 해당 파워 비아 및 그라운드 비아로 연결하는 공정도 함께 수행될 수 있다. 한편, 본 실시예에서는 웨이퍼의 외곽으로 수직 비아(160)를 형성하였지만, 수직 비아의 위치가 이에 한정되는 것은 아니다.
도 9c를 참조하면, 각 웨이퍼의 상면으로 접착물질(180)을 형성한다. 여기서 접착물질(180)은 커패시터의 유전체 기능을 하므로 고유전율을 가지는 것이 바람직하고, 예컨대, BaTiO3, 또는 SrTiO3를 포함하는 물질로 형성할 수 있다. 또한 고유전체에 접착제를 상하로 부착한 형태의 다층 구조로 형성할 수도 있다. 한편, 수직 비아 부분은 접착물질과는 별도로 도전성 범프(168)를 형성한다. 웨이퍼 간의 수직 비아들이 전기적으로 서로 연결되어야 하기 때문이다.
도 9d를 참조하면, 웨이퍼들(100)을 열 압착 방법 등을 통해 결합하여 적층한다. 이때 수직 비아 부분들도 도전성 범프를 통해 결합하게 된다.
도 9e를 참조하면, 적층된 웨이퍼(100)를 PCB(200)으로 실장하고 밀봉재(미도시)로 웨이퍼를 밀폐하는 공정 및 PCB(200) 하부로 도전성 범프(300)를 형성하는 공정 등을 통해 웨이퍼 스택 패키지를 완성한다.
본 실시예의 웨이퍼 스택 패키지 제조 공정은 종래의 수직 비아를 이용하는 웨이퍼 스택 패키지 제조 공정에 각 웨이퍼 상하면으로 전극막을 형성하는 공정 및 그 전극막들을 수직 비아의 해당 비아들로 연결하는 공정만이 더 추가되므로 기존의 패키지 제조 공정을 그대로 이용할 수 있다. 또한, 전술한 바와 같이 이와 같이 형성된 웨이퍼 스택 패키지는 웨이퍼 사이로 디커플링 커패시터가 형성됨으로써, 패키지 사이즈 축소에 유리하고 ESR 및 ESL 문제를 해결하여 파워 및 그라운드에 대한 안정화 효과를 극대화할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 웨이퍼 사이에 형성된 디커플링 커패시터는 웨이퍼 적층 시에 이용되는 접착 부분을 이용하므로, 거의 웨이퍼 전면을 이용하여 커패시터를 형성하여 커패시터의 용량을 증가시킬 수 있는 장점과 함께 반도체 소자에 바로 인접하여 형성됨으로써, 종래의 ESR 및 ESL 문제를 해결할 수 있고 그에 따라 좀더 효율적인 디커플링 커패시터의 기능을 수행할 수 있다.
또한, 본 발명에 따른 웨이퍼 스택 패키지는 디커플링 커패시터가 웨이퍼 사이로 형성됨으로써, 전술한 효율적인 파워 및 그라운드 안정화 가능을 가지며, 그에 따라 전체 패키지의 전기적 특성이 향상될 수 있다. 한편, 별도의 디커플링 커패시터를 형성할 필요가 없으므로 패키지 사이즈 축소 면에서 매우 유리하다.
더 나아가 본 발명에 따른 웨이퍼 스택 패키지 제조 방법은 종전의 수직 비아 구조를 갖는 웨이퍼 스택 패키지 제조 공정을 그대로 이용할 수 있으므로, 용이하게 웨이퍼 스택 패키지를 제조할 수 있다.

Claims (38)

  1. 제1 웨이퍼의 상면으로 형성된 제1 전극;
    제2 웨이퍼의 하면으로 형성된 제2 전극; 및
    상기 제1 및 제2 웨이퍼를 결합시키며 고유전율을 가진 고유전 접착물질;을 포함하고,
    상기 제1 전극 및 제2 전극을 커패시터의 두 전극으로 하고 상기 고유전 접착물질을 유전체로 하여 웨이퍼 사이에 형성된 디커플링(de-coupling) 커패시터.
  2. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 웨이퍼의 상면으로 형성된 도전성 박막(thin plane)이고,
    상기 제2 전극은 상기 제2 웨이퍼의 하면으로 형성된 도전성 박막인 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  3. 제2 항에 있어서,
    상기 제1 및 제2 전극의 도전성 박막은 상기 커패시터의 커패시턴스를 최대로 하는 형태로 형성된 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  4. 제2 항에 있어서,
    상기 제1 및 제2 전극의 도전성 박막은 상기 웨이퍼에 형성된 반도체 소자들의 전기적 연결을 위한 접속 부분을 제외하고 상기 웨이퍼 전면으로 형성된 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  5. 제1 항에 있어서,
    상기 제1 및 제2 웨이퍼에는 반도체 소자들의 신호(signal), 전원(power), 및 그라운드(ground) 연결을 위한 도전성의 수직 비아들이 형성되어 있고,
    상기 제1 전극은 상기 전원 연결을 위한 파워 비아들에 연결되고 상기 제2 전극은 상기 그라운드 연결을 위한 그라운드 비아들에 연결되어 있는 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  6. 제5 항에 있어서,
    상기 제1 및 제2 전극은 상기 웨이퍼에 형성된 반도체 소자들의 전기적 연결을 위한 비아가 형성된 부분을 제외하고 상기 웨이퍼 전면으로 형성되어 있되,
    상기 제1 웨이퍼에 형성된 반도체 소자들이 적어도 2개의 다른 전원을 사용하는 경우 상기 파워 비아들은 상기 적어도 2개의 다른 전원에 연결된 부파워 비아들로 나누어지며,
    상기 제1 전극은 상기 반도체 소자들 영역들 상에서 전기적으로 분리된 형태로 형성되고 상기 분리된 제1 전극의 각 부분은 대응되는 상기 부파워 비아에 연결 되는 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  7. 제5 항에 있어서,
    상기 제1 및 제2 웨이퍼 간의 수직 비아들은 도전성 범프(bump)를 통해 연결될 수 있는 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  8. 제1 항에 있어서,
    상기 제1 전극은 상기 웨이퍼에 형성된 반도체 소자의 전원에 연결되고 상기 제2 전극은 상기 웨이퍼에 형성된 반도체 소자의 그라운드에 연결되되,
    상기 웨이퍼 상에 형성된 다이(die) 컷(cut) 라인을 통해 연결된 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  9. 제1 항에 있어서,
    상기 제1 웨이퍼는 하면으로 제2 전극이 형성되어 있고, 상기 제2 웨이퍼는 상면으로는 제1 전극이 형성되어 있고,
    상기 제1 웨이퍼 하면 또는 제2 웨이퍼 상면으로 적어도 1개의 다른 웨이퍼가 적층되어 적어도 2개의 디커플링 커패시터가 형성될 수 있는 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  10. 제9 항에 있어서,
    상기 적어도 1개의 다른 웨이퍼 각각은 상면으로 제1 전극이 형성되어 있고 하면으로 제2 전극이 형성되어 있으며,
    상기 적어도 1개의 다른 웨이퍼는 상기 제1 또는 제2 웨이퍼에 상기 고유전 접착물질에 의해 적층되는 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  11. 제10 항에 있어서,
    상기 제1, 제2 및 상기 적어도 1개의 웨이퍼에는 반도체 소자들의 신호(signal), 전원(power), 및 그라운드(ground) 연결을 위한 수직 비아들이 형성되어 있고,
    상기 제1, 제2 및 상기 적어도 1개의 웨이퍼의 각각의 제1 전극은 상기 전원 연결을 위한 파워 비아들에 연결되고,
    상기 제1, 제2 및 상기 적어도 1개의 웨이퍼의 각각의 상기 제2 전극은 상기 그라운드 연결을 위한 그라운드 비아들과 연결되어 있는 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  12. 제1 항에 있어서,
    상기 고유전 접착물질은 바륨타이타늄옥사이드(BaTiO3), 또는 스트론튬타이타늄옥사이드(SrTiO3)를 포함하는 단일층 구조를 가지거나, 고유전체 상하로 접착제 를 부착한 다층 구조를 갖는 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
  13. 인쇄회로기판(printed circuit board: PCB);
    상기 PCB 상에 적층되며, 각각 제1 면에 제1 전극이 형성되어 있고 제2 면에 제2 전극이 형성된 적어도 2개의 웨이퍼; 및
    상기 웨이퍼들을 각각 결합시키며 고유전율을 가진 고유전 접착물질;을 포함하며,
    상기 제1 전극 및 제2 전극이 커패시터의 두 전극이 되고 상기 고유전 접착물질이 커패시터의 유전체가 되어 상기 웨이퍼 사이로 디커플링 커패시터가 형성되는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  14. 제13 항에 있어서,
    상기 제1 전극은 상기 각각의 웨이퍼 제1 면으로 형성된 도전성 박막(thin plane)이고,
    상기 제2 전극은 상기 각각의 웨이퍼 제2 면으로 형성된 도전성 박막인 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  15. 제14 항에 있어서,
    상기 제1 및 제2 전극의 도전성 박막은 상기 커패시터의 커패시턴스를 최대 로 하는 형태로 형성된 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  16. 제14 항에 있어서,
    상기 제1 및 제2 전극의 도전성 박막은 상기 웨이퍼에 형성된 반도체 소자들의 전기적 연결을 위한 접속 부분을 제외하고 상기 웨이퍼 전면으로 형성된 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  17. 제13 항에 있어서,
    상기 각각의 웨이퍼에는 반도체 소자들의 신호(signal), 전원(power), 및 그라운드(ground) 연결을 위한 도전성의 수직 비아들이 형성되어 있고,
    상기 각각의 제1 전극은 상기 전원 연결을 위한 파워 비아들에 연결되고 상기 각각의 제2 전극은 상기 그라운드 연결을 위한 그라운드 비아들에 연결되어 있는 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  18. 제17 항에 있어서,
    상기 각각의 제1 및 제2 전극은 상기 웨이퍼에 형성된 반도체 소자들의 전기적 연결을 위한 비아가 형성된 부분을 제외하고 상기 웨이퍼 전면으로 형성되어 있되,
    상기 웨이퍼들 중 적어도 1개의 웨이퍼에 형성된 반도체 소자들이 적어도 2 개의 다른 전원을 사용하는 경우 상기 파워 비아들은 상기 적어도 2개의 다른 전원에 연결된 부파워 비아들로 나누어지며,
    상기 적어도 1개의 웨이퍼에 형성된 제1 전극은 다른 전원을 사용하는 상기 반도체 소자들 영역들 상에서 전기적으로 분리된 형태로 형성되고 상기 분리된 제1 전극의 각 부분은 대응되는 상기 부파워 비아에 연결되는 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  19. 제17 항에 있어서,
    상기 비아들은 상기 반도체 소자들이 형성된 부분의 외곽 부분으로 형성되어 있는 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  20. 제17 항에 있어서,
    상기 각각의 웨이퍼 간의 수직 비아들은 도전성 범프(bump)를 통해 연결되는 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  21. 제13 항에 있어서,
    상기 제1 전극은 상기 웨이퍼에 형성된 반도체 소자의 전원에 연결되고 상기 제2 전극은 상기 웨이퍼에 형성된 반도체 소자의 그라운드에 연결되되,
    상기 웨이퍼 상에 형성된 다이(die) 컷(cut) 라인을 통해 연결된 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  22. 제13 항에 있어서,
    상기 적층된 웨이퍼들은 플립 칩(flip-chip) 본딩(bonging) 또는 와이어(wire) 본딩 방식을 통해 상기 PCB에 전기적으로 연결되는 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  23. 제13 항에 있어서,
    상기 PCB의 하부 면으로는 솔더 볼이 형성되며,
    상기 적층된 웨이퍼들은 밀봉재로 밀폐되는 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  24. 제13 항에 있어서,
    상기 고유전 접착물질은 바륨타이타늄옥사이드(BaTiO3), 또는 스트론튬타이타늄옥사이드(SrTiO3)를 포함하는 것을 특징으로 하는 디커플링 커패시터를 포함하는 웨이퍼 스택 패키지.
  25. 반도체 소자들이 형성된 적어도 2개의 웨이퍼를 준비하는 단계;
    상기 각각의 웨이퍼의 제1 면에 제1 전극 및 제2 면에 제2 전극을 형성하는 단계;
    상기 웨이퍼들을 고유전율을 가진 고유전 접착물질로 결합시키는 단계; 및
    상기 결합된 웨이퍼들을 PCB에 실장하는 단계;를 포함하고,
    상기 각각의 제1 전극 및 제2 전극이 커패시터의 두 전극이 되고 상기 고유전 접착물질이 커패시터의 유전체가 되어 웨이퍼 사이로 디커플링 커패시터가 형성되는 웨이퍼 스택 패키지 제조방법.
  26. 제25 항에 있어서,
    웨이퍼 스택 패키지 제조방법은 상기 고유전 접착물질로 결합시키는 단계 이전에,
    상기 반도체 소자들의 신호, 전원 및 그라운드 연결을 위하여 각각의 웨이퍼에 비아 홀(via hole)을 형성하고 도전성 물질로 채워 신호 비아, 파워 비아 및 그라운드 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  27. 제26 항에 있어서,
    상기 고유전 접착물질에 의한 웨이퍼 간의 결합은 열 압착 방법을 이용하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  28. 제27 항에 있어서,
    상기 웨이퍼들 간의 비아의 연결은 도전성 범프를 이용하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  29. 제26 항에 있어서,
    상기 신호 비아, 파워 비아 및 그라운드 비아를 형성하는 단계는
    상기 각각의 제1 전극을 상기 파워 비아로 연결하며, 상기 각각의 제2 전극을 상기 그라운드 비아로 연결하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  30. 제29 항에 있어서,
    상기 제1 전극은 상기 각각의 웨이퍼의 상면으로 도전성 박막(thin plane) 형태로 형성하고, 상기 제2 전극은 상기 각각의 웨이퍼의 하면으로 형성된 도전성 박막 형태로 형성하되,
    상기 제1 및 제2 전극은 커패시터의 커패시턴스를 최대로 하는 형태로 형성하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  31. 제29 항에 있어서,
    상기 제1 전극은 상기 각각의 웨이퍼의 상면으로 도전성 박막(thin plane) 형태로 형성하고, 상기 제2 전극은 상기 각각의 웨이퍼의 하면으로 형성된 도전성 박막 형태로 형성하되,
    상기 제1 및 제2 전극의 도전성 박막은 상기 웨이퍼에 형성되는 상기 비아 부분을 제외하고 상기 웨이퍼 전면으로 형성하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  32. 제31 항에 있어서,
    상기 웨이퍼들 적어도 1개의 웨이퍼에 형성된 반도체 소자들이 적어도 2개의 다른 전원을 사용하는 경우 상기 파워 비아들은 상기 적어도 2개의 다른 전원에 연결된 부파워 비아들로 나누어 형성하며,
    상기 적어도 1개의 웨이퍼의 제1 전극은 상기 반도체 소자들 영역들 상에서 전기적으로 분리된 형태로 형성하되 상기 분리된 제1 전극의 각 부분은 대응되는 상기 부파워 비아로 연결되는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  33. 제25 항에 있어서,
    상기 웨이퍼 스택 패키지 제조방법은 상기 제1 및 제2 전극 형성단계 전에 상기 반도체 소자들과 상기 제1 및 제2 전극과의 전기적 절연을 위하여,
    상기 각각의 웨이퍼에 상에 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  34. 제25 항에 있어서,
    상기 제1 전극은 상기 반도체 소자의 전원에 연결하고 상기 제2 전극은 상기 반도체 소자의 그라운드에 연결하되,
    상기 웨이퍼 상에 형성된 다이(die) 컷(cut) 라인을 통해 연결하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  35. 제25 항에 있어서,
    상기 제1 전극 및 제2 전극은 증착 또는 도금 방법을 이용하여 형성하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  36. 제25 항에 있어서,
    상기 적층된 웨이퍼들은 플립 칩(flip-chip) 본딩(bonging) 또는 와이어(wire) 본딩 방식을 통해 상기 PCB에 전기적으로 연결하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  37. 제25 항에 있어서,
    상기 PCB에 실장하는 단계는
    상기 적층된 웨이퍼들을 밀봉재로 밀폐하는 단계 및 상기 PCB의 하부 면으로는 솔더 볼을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 스택 패키지 제조방법.
  38. 제25 항에 있어서,
    상기 고유전 접착물질은 바륨타이타늄옥사이드(BaTiO3), 또는 스트론튬타이타늄옥사이드(SrTiO3)를 포함하는 단일층 구조를 가지거나, 고유전체 상하로 접착제를 부착한 다층 구조를 갖는 것을 특징으로 하는 웨이퍼 사이에 형성된 디커플링 커패시터.
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