JP3843708B2 - 半導体装置およびその製造方法ならびに薄膜コンデンサ - Google Patents
半導体装置およびその製造方法ならびに薄膜コンデンサ Download PDFInfo
- Publication number
- JP3843708B2 JP3843708B2 JP2000215061A JP2000215061A JP3843708B2 JP 3843708 B2 JP3843708 B2 JP 3843708B2 JP 2000215061 A JP2000215061 A JP 2000215061A JP 2000215061 A JP2000215061 A JP 2000215061A JP 3843708 B2 JP3843708 B2 JP 3843708B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- semiconductor substrate
- capacitor
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法ならびに薄膜コンデンサに関し、特にデカップリングコンデンサとして機能する薄膜コンデンサを一体化した半導体装置の構成に関するものである。
【０００２】
【従来の技術】
半導体集積回路（以下、ＬＳＩと記す）に急激な負荷がかかると、電源とＬＳＩの配線間に存在する寄生抵抗と寄生インダクタンスにより電圧降下が生じる。この電圧降下は寄生抵抗や寄生インダクタンスが大きく、負荷電流の変動時間が短いほど大きくなる。近年、ＬＳＩの動作周波数が数百ＭＨｚからＧＨｚオーダーに至るようになり、クロックの立ち上がり時間が非常に短くなってきたため、電圧降下もますます大きくなり、ＬＳＩの誤動作を引き起こすようになってきた。このような電圧降下を小さくするためには、ＬＳＩの電源線と接地線との間に並列にコンデンサを配置することが有効である。このコンデンサのことを一般にデカップリングコンデンサと称する。負荷変動の際には、このデカップリングコンデンサの電極両端に蓄えた電荷を瞬時に放出することにより、一時的に降下した電源電圧を補償することができる。
【０００３】
ここで、デカップリングコンデンサの自己インダクタンスおよび内部抵抗を零であると仮定した理想的な状況を想定すると、電荷の放出も瞬時に可能となり、蓄積容量が十分大きい場合には電圧変動も完全に零にすることができる。ところが実際には、コンデンサに自己インダクタンスと内部抵抗が存在するため、ある周波数でＬＣ共振が発生し、それ以上の周波数ではコンデンサとして有効に機能しなくなる。そのため、ＬＳＩの動作周波数が高くなるにしたがって、デカップリングコンデンサの自己インダクタンスを小さくし、かつ、ＬＳＩとコンデンサ間の距離をできるだけ短くする必要がある。
【０００４】
従来は、デカップリングコンデンサとして、高周波での自己インダクタンスが比較的小さい積層セラミクスコンデンサが用いられてきた。積層セラミクスコンデンサは、電解コンデンサと比較して等価直列抵抗と自己インダクタンスが小さいという特徴があり、容量Ｃとして０．０１μＦオーダーのもので自己インダクタンスが０．４ｎＨ程度のものがある。そこで、高速で動作するＬＳＩの周辺にこの種の積層セラミクスコンデンサを多数配置することにより、電源電圧の降下を抑制してきた。例えば図１３はその一例であって、プリント基板１１に実装したＬＳＩチップ１２の周辺に、デカップリングコンデンサとして機能する多数の積層セラミクスコンデンサ１３が実装されている。
【０００５】
また、デカップリングコンデンサをＬＳＩのできるだけ近くに配置した従来例として、特開平７−１８３４７０号公報や特開平７−１８３４５９号公報に開示されたものがある。これらの従来例では、デカップリングコンデンサを導電性接合剤を用いてＬＳＩの上面に張り付けた構成が記載されている。
【０００７】
【発明が解決しようとする課題】
デカップリングコンデンサとしての性能を考えた場合、前述のような積層セラミクスコンデンサでは共振周波数が約８０ＭＨｚ程度となり、数百ＭＨｚからＧＨｚオーダーのＬＳＩに対しては十分に電荷補償を行えない。さらに、図１３に示すようなデカップリングコンデンサの配置方法では、プリント基板上での実装面積が大きくなり、電子機器の小型軽量化に対して不利である。
【０００８】
また、特開平７−１８３４７０号公報や特開平７−１８３４５９号公報に示されているような導電接合剤によってコンデンサを接合する方法では、その接合剤の抵抗率やコンデンサとの接触抵抗、さらには接合剤の形状に起因するインダクタンス成分の存在によって、やはり数百ＭＨｚ以上の高周波動作に対応することができない。
【０００９】
デカップリングコンデンサの自己インダクタンスを小さくするためには、「日経エレクトロニクス」1999.4.19号、p.144〜156に記載されているように、コンデンサを構成する誘電体の厚さを薄くすればよい。一般の積層セラミクスコンデンサでは誘電体部の厚さがμｍのオーダーであるのに対し、ＬＳＩ内部に用いられている薄膜コンデンサでは誘電体部の厚さがｎｍのオーダーであるために小さな自己インダクタンスが得られ、ＧＨｚオーダーでの動作が可能となる。
【００１０】
特に、室温で３００近い誘電率を有するＳｒＴｉＯ3やより大きな誘電率を有する（Ｂａ，Ｓｒ）ＴｉＯ3に代表される高誘電率の誘電体膜を用いることにより、単位面積あたりの蓄積容量をＳｉＯ2やＳｉ3Ｎ4を用いた場合の数十倍に高めることができる。これはＳｉＯ2やＳｉ3Ｎ4の誘電率がそれぞれ３．９や７程度であるのに対し、ＳｒＴｉＯ3や（Ｂａ，Ｓｒ）ＴｉＯ3の誘電率がそれぞれ３００や５００以上であるためである。
【００１１】
なお、スパッタ法によるＳｒＴｉＯ3薄膜を誘電体に用いて、窒化アルミニウム上にデカップリングコンデンサを形成した例が特開平８−９７３６０号公報に開示されている。しかしながら、この例ではマルチチップモジュールを形成する実装基板上にデカップリングコンデンサを作製しており、ＳｒＴｉＯ3薄膜の成膜温度に制限が生じている。一般に、この種の誘電体は高温で成膜することによって大きな誘電率が得られることが知られている。したがって、ＳｒＴｉＯ3薄膜が大きな誘電率を得られる特性を持っていながら、その特性を充分に生かすことができない。
【００１３】
本発明は、上記の課題を解決するためになされたものであって、デカップリングコンデンサとして従来用いられていた積層セラミクスコンデンサに比べて小さな自己インダクタンスを持つ薄膜コンデンサを提供することを目的とする。また、この薄膜コンデンサの使用によって高い周波数でのＬＳＩ動作を実現するとともに、実装面積の低減が図れ、電子機器の小型軽量化に寄与し得る半導体装置を提供することを目的とする。さらに、製造コストの低減や納期の短縮が図れる半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置は、半導体基板上に形成された複数の素子と、これら素子を覆う層間絶縁膜と、該層間絶縁膜上に形成され、前記複数の素子と電気的に接続された電源線および接地線を含む複数の配線と、これら配線を覆う最上層絶縁膜と、該最上層絶縁膜上に形成された薄膜コンデンサとを有してなり、該薄膜コンデンサは、前記最上層絶縁膜を貫通するコンタクト上方に設けられた接続バンプを介して前記電源線または前記接地線のいずれか一方と電気的に接続された下部電極と、前記最上層絶縁膜を貫通するコンタクト上方に設けられた接続バンプを介して前記電源線と前記接地線のうち前記下部電極と接続されていない方のいずれかと電気的に接続されている上部電極と、誘電体とからなり、前記誘電体が前記上部電極の下面の一部と側面の一部を覆っていて、前記下部電極が前記誘電体の下面の一部と側面の一部を覆っていて、前記上部電極と前記誘電体と前記下部電極の最上面が実質的に同一平面にあることを特徴とする。
【００１５】
本発明の半導体装置においては、半導体装置の本体となる集積回路部の電源線および接地線と薄膜コンデンサの各電極とが最上層絶縁膜を貫通するコンタクトを介して電気的に接続されている。したがって、電源線と薄膜コンデンサの一方の電極との距離、もしくは接地線と薄膜コンデンサの他方の電極との距離が最上層絶縁膜の膜厚分のみとなる。したがって、従来の積層セラミックコンデンサをプリント基板上のＬＳＩの周囲に実装した場合と比べると、上記の電源線や接地線と電極間の距離がはるかに小さくなる。その結果、誘電体厚を薄くできることと相俟って、寄生インダクタンスと内部抵抗を大幅に低減したデカップリングコンデンサを実現することができる。しかも、デカップリングコンデンサとして機能する薄膜コンデンサを信号処理部の上方に積層し、一体化しているので、プリント基板上にデカップリングコンデンサのための実装スペースが不要になり、電子機器の小型軽量化に寄与することができる。
【００１８】
また、薄膜コンデンサが、下部電極と誘電体と上部電極とからなる１組のみの積層構造を有することが望ましい。
【００１９】
本発明における薄膜コンデンサは、下部電極と誘電体と上部電極とからなる積層構造を複数組有するものであってもよいが、その分だけ自己インダクタンスが大きくなって好ましくない。その点、上記積層構造が１組であれば、自己インダクタンスを小さくでき、高周波の電源変動にも対応することが可能となる。
【００２０】
薄膜コンデンサの誘電体の少なくとも一部を構成する材料としては、化学式ＡＢＯ3で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１種以上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上を含むもの、あるいは、化学式（Ｂｉ2Ｏ2）（Ａm-1ＢmＯ3m+1）（ｍ＝１，２，３，４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉのうち少なくとも１種以上、ＢとしてＮｂ、Ｔａ、Ｔｉ、Ｗの少なくとも１種以上を含むもの、あるいはＴａ2Ｏ5を用いることができる。
【００２１】
これらの誘電体材料を用いた場合、従来一般の誘電体材料であるＳｉＯ2やＳｉ3Ｎ4に比べて誘電率がはるかに高いため、蓄積容量密度を高めることができ、薄膜コンデンサの寸法縮小を図ることができる。
【００２２】
本発明の半導体装置の製造方法は、第１の半導体基板上に下部電極、誘電体、上部電極からなる積層構造を少なくとも１組以上有し、下部電極および上部電極の少なくとも一部を表面に露出させた薄膜コンデンサを作製する工程と、第２の半導体基板上に複数の素子を形成する工程と、これら素子を覆う層間絶縁膜を形成する工程と、層間絶縁膜上に複数の素子と電気的に接続された電源線および接地線を含む複数の配線を形成する工程と、これら配線を覆う最上層絶縁膜を形成する工程と、電源線および接地線にそれぞれ電気的に接続されるとともに最上層絶縁膜を貫通するコンタクトをそれぞれ形成する工程と、各コンタクトの形成領域にあたる最上層絶縁膜上にそれぞれ接続部を形成する工程と、第１の半導体基板の薄膜コンデンサ形成面と第２の半導体基板の素子形成面とを対向配置し、下部電極の露出部分と一部のコンタクト、上部電極の露出部分と残りのコンタクトをそれぞれ接続部を介して接続する工程と、薄膜コンデンサを第２の半導体基板側に残して、第１の半導体基板の少なくとも一部を除去する工程とを有することを特徴とする。
【００２３】
本発明の半導体装置の製造方法であれば、薄膜コンデンサのみを形成する第１の半導体基板と集積回路部を形成する第２の半導体基板を別個に作製するので、信号処理部の配線層の耐熱性等を考慮することなく、薄膜コンデンサの誘電体を高温で成膜することができ、高い誘電率を得ることができる。その結果、蓄積容量密度を高めることができ、薄膜コンデンサの寸法縮小を図ることができる。
【００２４】
なお、最後に第１の半導体基板の少なくとも一部を除去する方法としては、例えば第１の半導体基板上に薄膜コンデンサを作製する際に、予め第１の半導体基板中に水素イオンを注入しておき、薄膜コンデンサを接続した後で熱処理を行うか、もしくは水素イオン注入領域にジェット水流を噴射することにより物理的に分離する方法を採ることができる。その他、研磨等を用いて除去してもよい。
【００２５】
本発明の他の半導体装置の製造方法は、樹脂フィルム上に下部電極、誘電体、上部電極からなる積層構造を少なくとも１組以上有し、下部電極および上部電極の少なくとも一部を表面に露出させた薄膜コンデンサを作製する工程と、半導体基板上に複数の素子を形成する工程と、これら素子を覆う層間絶縁膜を形成する工程と、層間絶縁膜上に複数の素子と電気的に接続された電源線および接地線を含む複数の配線を形成する工程と、これら配線を覆う最上層絶縁膜を形成する工程と、電源線および接地線にそれぞれ電気的に接続されるとともに最上層絶縁膜を貫通するコンタクトをそれぞれ形成する工程と、各コンタクトの形成領域にあたる最上層絶縁膜上にそれぞれ接続部を形成する工程と、樹脂フィルムの薄膜コンデンサ形成面と半導体基板の素子形成面とを対向配置し、下部電極の露出部分と一部のコンタクト、上部電極の露出部分と残りのコンタクトをそれぞれ接続部を介して接続する工程と、薄膜コンデンサを半導体基板側に残して樹脂フィルムの少なくとも一部を除去する工程を有することを特徴とする。
【００２６】
本発明の他の半導体装置の製造方法も上記と同様、薄膜コンデンサのみを形成する樹脂フィルムと集積回路部を形成する半導体基板を別個に作製するので、薄膜コンデンサの誘電体を高温で成膜でき、高い誘電率が得られ、蓄積容量密度を高めることができる。誘電体の高温成膜を行う観点からして、樹脂フィルムは、例えばＳｒＴｉＯ3などの高誘電率材料がＳｉＯ2やＳｉ3Ｎ4を上回る高誘電率を実現できる温度に耐えうる程度の耐熱性を有することが望ましい。さらにこの構成の場合、集積回路部とは別の製造プロセスによって、安価な樹脂フィルム上にデカップリングコンデンサを大量に作製できるので、製造コストを大幅に削減することができる。
【００３０】
本発明の薄膜コンデンサによれば、上述したように、集積回路部の電源線や接地線と電極間の距離が充分に小さくなるため、誘電体厚を薄くできることと相俟って、寄生インダクタンスと内部抵抗を大幅に低減したデカップリングコンデンサを実現することができる。
【００３１】
上記本発明の薄膜コンデンサは樹脂により封止して用いることが望ましい。これにより、薄膜コンデンサと半導体基板の接着強度が増し、薄膜コンデンサの絶縁破壊などの長期信頼性を向上させることができる。
【００３２】
その手順としては、薄膜コンデンサと第２の半導体基板もしくは半導体基板とを接続した後に封止材により薄膜コンデンサを封止してもよいし、薄膜コンデンサの上部電極の一部と下部電極の一部以外を感光性接着樹脂で封止した後、薄膜コンデンサを第２の半導体基板もしくは半導体基板と接続してもよい。
【００３３】
【発明の実施の形態】
［参考例１］
次に、本発明の参考例について図１、図２を参照して詳細に説明する。図１は、本発明の参考例１の構成を説明するための信号処理部（集積回路部）及び薄膜コンデンサを含む半導体装置の断面図である。
【００３４】
図１に示すように、シリコン基板１ａ上にトランジスタや薄膜コンデンサなどの微細デバイス２が複数個作製されていて信号処理回路（集積回路部）を形成している。その上にＳｉＯ2を主成分とする第１の層間絶縁膜３ａが形成され、コンタクト５ａによってデバイス２と第１層目配線４ａが接続されている。さらに、その上に第２の層間絶縁膜３ｂが形成され、コンタクト５ｂによって第１層目配線４ａと第２層目配線４ｂが接続されている。同様に、第３の層間絶縁膜３ｃを介してコンタクト５ｃにより第２層目配線４ｂと第３層目配線４ｃが接続されている。この実施の形態においては、３層の配線構造を採用しており、信号処理回路の最上配線層は４ｃである。ここで、各配線材料の一例を挙げると、第１層目配線４ａにはＷＳｉ、第２層目配線４ｂ、第３層目配線４ｃにはＣｕ／ＴａＮ／ＴａまたはＡｌ／ＴｉＮ／Ｔｉ、コンタクト５ａ、５ｂにはＷ／ＴｉＮ／Ｔｉ、コンタクト５ｃ、５ｄにはＣｕ／ＴａＮなどが用いられる。
【００３５】
この上に第４の層間絶縁膜３ｄ（最上層絶縁膜）が形成され、第４の層間絶縁膜３ｄ上に、デカップリングコンデンサとして機能する薄膜コンデンサ１４が形成されている。そして、複数の最上配線層４ｃのうち、接地線４ｅと電源線４ｄのそれぞれがコンタクト５ｄによって薄膜コンデンサ１４の下部電極６と上部電極８にそれぞれ接続されている。薄膜コンデンサ１４の誘電体７としては例えばＳｒＴｉＯ3が用いられ、下部電極６および上部電極８には例えばＰｔ膜が用いられている。また、電源線４ｄ上および接地線４ｅ上の第４の層間絶縁膜３ｄの膜厚は元々の第４の層間絶縁膜３ｄの膜厚よりも薄くなっている。しかも、コンタクト５ｄの埋め込みが完全に平坦にならない場合、この部分で下部電極６や上部電極８が下に凸の形状を呈することもある。このような構造により、デカップリングコンデンサの両端の電極と、信号処理回路（ＬＳＩ）の電源線や接地線との距離は第４の層間絶縁膜３ｄの厚さ以下にまで小さくすることができ、寄生インダクタンスと内部抵抗を従来例と比べて大幅に低減できる。また、デカップリングコンデンサがＬＳＩと一体化しているため、実装する際にプリント基板上にデカップリングコンデンサ用の実装面積を必要としない。
【００３６】
図２は、従来の積層セラミクスコンデンサをＬＳＩ周辺のプリント基板に配置した場合と図１に示した本発明のＬＳＩにおいて、電源電圧の変動の様子を比較した結果を示す。電源電圧は３．３Ｖ、ＬＳＩの動作周波数は５００ＭＨｚ、最大負荷電流は１８Ａである。また、従来例のコンデンサと本発明のコンデンサの仕様は表１に示す。本発明の薄膜コンデンサを搭載したＬＳＩの方が電源電圧の変動が小さく、短い時間で変動が収束していることがわかる。
【表１】
【００３７】
［参考例２］
図３は本発明の参考例２を説明するための集積回路部及び薄膜コンデンサを含む半導体装置の断面図である。
【００３８】
図３に示すように、シリコン基板１ａ上にトランジスタや薄膜コンデンサなどの微細デバイス２が複数作製されていて信号処理回路を形成している。その上にＳｉＯ2を主成分とする層間絶縁膜３ａが形成され、コンタクト５ａによってデバイス２と第１層目配線４ａが接続されている。さらに、その上に第２の層間絶縁膜３ｂが形成され、コンタクト５ｂによって第１層目配線４ａと第２層目配線４ｂが接続されている。同様に、第３の層間絶縁膜３ｃを隔ててコンタクト５ｃにより第２層目配線４ｂと第３層目配線４ｃが接続されている。この実施の形態において、信号処理回路の最上配線層は４ｃである。
【００３９】
この上に第４の層間絶縁膜３ｄが形成され、第４の層間絶縁膜３ｄ上に薄膜コンデンサ１５が形成されている。そして、第３層目配線層４ｃの接地線４ｅと電源線４ｄの各々がコンタクト５ｄによって薄膜コンデンサ１５の下部電極６と上部電極８にそれぞれ接続されている。薄膜コンデンサ１５の誘電体７としては例えばＳｒＴｉＯ3が用いられ、下部電極６および上部電極８には例えばＰｔ膜が用いられている。以上の構成は、第１の実施の形態と同様である。
【００４０】
本実施の形態の場合、下部電極６とコンタクト５ｄが接触している領域上には上部電極８が存在していない。一般に、コンタクト５ｄの上面は完全に平坦である場合は少なく、ある程度の凹凸を有するため、その凹凸を反映して下部電極６の上にも凹凸が発生する。誘電体７の膜厚が０．５μｍ以下程度に薄い場合、その下部電極の凹凸のために誘電体７の膜厚が局所的に薄くなる箇所が発生し、リーク電流が増大したり、短い時間で絶縁破壊を起こして長期信頼性が確保できなくなったりする。ところが、本実施の形態のように、下部電極６とコンタクト５ｄが接触している領域上に上部電極が存在しない場合は、仮に下部電極６とコンタクト５ｄが接触している領域上に誘電体が薄くなる箇所が発生したとしても、その部分の誘電体はコンデンサとして機能しないので何ら影響がなく、リーク電流の増加や絶縁破壊を抑制することができる。逆に言えば、第１の実施の形態と比べて、誘電体膜厚を薄くすることができるので、蓄積容量密度をより大きくすることができ、電圧降下をさらに抑制できるという格別な効果が得られる。また図示は省略するが、本実施の形態の薄膜コンデンサにおいても、図２に示すような電源電圧の変動抑制効果を確認することができた。
【００４１】
［第２の実施の形態］
図４、図５は本発明の第２の実施の形態の構成を説明するための半導体集積回路及び薄膜コンデンサを含む半導体装置の製造工程の断面図である。なお、第１、第２の実施の形態では、薄膜コンデンサを形成した基板やフィルムを薄膜コンデンサが下側に向くように裏返してＬＳＩ上に接合する方法を説明するので、以下の説明では、薄膜コンデンサを形成する段階では下側に位置する電極を「上部電極」、上側に位置する電極を「下部電極」と記すことにする。
【００４２】
図４（ａ）に示すように、シリコン基板１ｂ（第１の半導体基板）表面から一定深さの領域（界面を符号Ａで示す）に水素をイオン注入し、その上にＰｔ上部電極８と高誘電率のＳｒＴｉＯ3誘電体７とＰｔ下部電極６を順次積層し、所望の形状に加工して、後にデカップリングコンデンサとなる薄膜コンデンサ１６を形成する。この時、薄膜コンデンサ１６の下層には集積回路部（ＬＳＩ）の配線層がないために、４００℃以上の高温でＳｒＴｉＯ3誘電体７を成膜することができ、ほぼバルクセラミクスに近い３００程度の高い誘電率を得ることができる。
【００４３】
次に、図４（ｂ）に示すように、シリコン基板１ａ（第２の半導体基板）上に、第１、第２の実施の形態で説明したのと同様、最上配線層４ｃ、第４の層間絶縁膜３ｄまで作製したＬＳＩの電源線４ｄと接地線４ｅに接続されたコンタクト５ｄを形成する。そして、各コンタクト５ｄの上にバンプ９（接続部）をそれぞれ形成する。バンプ９の材料としては、はんだ（Ｐｂ−Ｓｎ）、鉛フリーはんだ（Ａｇ−Ｓｎ）などが挙げられる。
【００４４】
次に、図５（ｃ）に示すように、シリコン基板１ｂの薄膜コンデンサ形成面とシリコン基板１ａの素子形成面とを対向配置し、薄膜コンデンサ１６の下部電極６の露出部分とコンタクト５ｄ、上部電極８の露出部分とコンタクト５ｄをそれぞれ位置合わせした後、バンプ９を介して接続する。接続の際には、フラックスを付けた後、リフロー炉で２３０℃、３０秒程度保持してはんだを融解、接続し、その後、フラックスを洗浄する。または、フラックスを使用しない方法もある。この工程により、薄膜コンデンサ１６の下部電極６、上部電極８の各々がＬＳＩの電源線４ｄと接地線４ｅにバンプ９を介して接続される。
【００４５】
最後に、図５（ｄ）に示すように、水素をイオン注入した界面Ａからシリコン基板１ｂを分離することによって、薄膜コンデンサ１６をＬＳＩの最上層に搭載する。シリコン基板１ｂの分離には、４００℃程度の熱処理を加えてもよいし、ジェット水流を界面Ａに当ててもよい。ただし、ＬＳＩや薄膜コンデンサに熱履歴を加えないという観点からは、ジェット水流などで物理的に分離する方法を採ることが望ましい。このような製造方法によって、デカップリングコンデンサの誘電体薄膜の成膜温度を上昇させ、蓄積容量密度を大きくすることができる。本実施の形態の薄膜コンデンサにおいても、図２に示すような電源電圧の変動抑制効果を確認することができた。
【００４６】
［第１の実施の形態］図６、図７は本発明の第１の実施の形態の構成を説明するための半導体集積回路及び薄膜コンデンサを含む半導体装置の製造工程の断面図である。
【００４７】
図６（ａ）に示すように、有機フィルム１０の表面にＰｔ上部電極８と高誘電率のＳｒＴｉＯ3誘電体７とＰｔ下部電極６を順次積層し、所望の形状に加工して、後にデカップリングコンデンサとなる薄膜コンデンサ１７を形成する。この時、有機フィルム１０の材料には高温耐性に優れるもの、例えば高耐熱性ポリイミド等を用いることとする。これにより、３００℃以上の高温でＳｒＴｉＯ3誘電体を成膜して２００程度の高誘電率を得ることができる。
【００４８】
次に、図６（ｂ）に示すように、第３の実施の形態と同様、最上配線層ｃ、第４の層間絶縁膜３ｄまで作製したＬＳＩの電源線４ｄと接地線４ｅにコンタクト５ｄを形成し、その上にバンプ９を形成する。
【００４９】
次に、図７（ｃ）に示すように、有機フィルム１０の薄膜コンデンサ形成面とシリコン基板１ａの素子形成面とを対向配置し、薄膜コンデンサ１７の下部電極６の露出部分とコンタクト５ｄ、上部電極８の露出部分とコンタクト５ｄをそれぞれ位置合わせした後、バンプ９を介して接続する。これにより、薄膜コンデンサ１７の下部電極６、上部電極８の各々がＬＳＩの電源線４ｄと接地線４ｅにバンプ９を介して接続される。
【００５０】
最後に、図７（ｄ）に示すように、有機フィルム１０を剥がすことにより、薄膜コンデンサ１７をＬＳＩの最上層に搭載する。有機フィルム１０の剥離には、カッターやダイシングソーなどを用いて切断、分離すればよい。電極と有機フィルムとの間の密着力が弱ければ、そのまま引っ張って剥がしてもよい。このような製造方法の採用により、ＬＳＩとは別のプロセスによってデカップリングコンデンサを安価な有機フィルム上に大量に作製できるので、製造コストを大幅に削減することができる。なお、有機フィルム１０は完全に剥がしても良いし、コンデンサの部分を切り取るなどして一部を残しても良い。本実施の形態の薄膜コンデンサにおいても、図２に示すような電源電圧の変動抑制効果を確認することができた。
【００５１】
また、図５（ｄ）に示すように薄膜コンデンサ１７をむき出しにするのではなく、樹脂等の封止材を用いて薄膜コンデンサ１７を封止してもよい。例えば図８に示したのは、薄膜コンデンサ１７全体をエポキシ系樹脂等の封止材２０で封止した例である。この場合、薄膜コンデンサ１７とＬＳＩを接続した後に、エポキシ系樹脂を薄膜コンデンサ１７周辺に流し込み、８０〜１５０℃で１〜３時間程度の硬化処理を施すことによって、図８の封止構造を実現することができる。
【００５２】
また、図９に示したのは、図７（ｄ）に示した薄膜コンデンサ１７とＬＳＩの間の部分のみを封止材２１により封止した例である。この場合、まず図１０（ａ）に示すように、有機フィルム１０上において薄膜コンデンサ１７の下部電極６と上部電極８各々のバンプ９と接続される部分以外の領域を、エポキシ系樹脂やフルオレン系樹脂などの感光性接着樹脂２１ａでパターニングして覆う。次に、図１０（ｂ）に示すように、薄膜コンデンサ１７をＬＳＩ側に接続し、１５０℃で１時間程度の硬化処理を施した後、有機フィルム１０を剥離する（図９の例では有機フィルム１０を一部残している）ことによって、図９の封止構造を実現することができる。
【００５３】
いずれの構造にしても、このような封止を施すことにより、薄膜コンデンサ１７とＬＳＩ（半導体基板）との接着強度が増し、薄膜コンデンサの絶縁破壊などの長期信頼性が向上するという効果が得られる。
【００５４】
なお、上記の実施の形態の説明においては、薄膜コンデンサとして下部電極、誘電体、上部電極の１組の積層構造からなるコンデンサの例を述べたが、本発明はそれらの積層構造が複数組存在する薄膜コンデンサについても有効である。ただし、複数組の積層を行った薄膜コンデンサにおいては、自己インダクタンスが１組の積層構造の場合よりも大きくなってしまうため、ＧＨｚオーダーの高周波の電源変動を抑制するためには、やはり１組の積層構造であることが望ましい。
【００５５】
また、上記実施の形態の説明においては、ＬＳＩとしてシリコン基板を用いたものの例について述べたが、本発明はＧａＡｓ基板や他の半導体基板を用いたＬＳＩについても同様の効果が得られる。さらに、電極材料の例としてＰｔ膜を挙げたが、下地膜との密着性やバリア性を考慮すると、Ｐｔ／Ｔｉ膜、Ｐｔ／Ｍｏ膜等を用いることも可能である。
【００５６】
また、上記実施の形態の説明においては、高誘電率の誘電体膜としてＳｒＴｉＯ3の例を述べたが、本発明における高誘電率の誘電体膜とはＳｉＯ2やＳｉ3Ｎ4よりも高い誘電率を有する膜のことであり、一般的に化学式ＡＢＯ3で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１種以上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上を含むもの、例えば、ＳｒＴｉＯ3、ＰｂＴｉＯ3、 （Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｐｂ（Ｍｇ，Ｗ）Ｏ3、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3、ＬｉＴａＯ3、ＬｉＮｂＯ3、ＫＴａＯ3、ＫＮｂＯ3など、あるいは化学式（Ｂｉ2Ｏ2）（Ａm-1ＢmＯ3m+1）（ｍ＝１，２，３，４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉのうち少なくとも１種以上、ＢとしてＮｂ、Ｔａ、Ｔｉ、Ｗの少なくとも１種以上を含むもの、例えば、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、あるいはそれ以外の化学式のＴａ2Ｏ5などを用いても同様の効果が得られる。
【００５７】
［参考例３］
図１１、図１２は本発明の参考例３の構成を説明するための半導体集積回路の設計から出荷に至るフローチャートである。図１２に示すように、従来は顧客の希望する動作周波数や価格はＬＳＩの最初の設計段階から考慮され、クリーンルーム内での高価な製造プロセス装置を用いたチップの作製と、その後のパッケージングの選択を経てから正常に動作するか否かや希望価格以下で出荷できるか否かが判断されていた。もし正常に動作しなかったり、顧客の希望する動作周波数や価格が変更された場合、設計を最初からやり直したり、デカップリングコンデンサの性能やパッケージングの変更を行う必要があった。このような方法では、結果的にＬＳＩのコストは上昇し、その結果として価格が高くなり、また、ＬＳＩの設計から出荷までの期間が長くなってしまう。これには、ＬＳＩの動作周波数が高くなって、機器の動作保証が難しくなってきたことと、動作周波数に対するデカップリングコンデンサやパッケージングの選択が適切に行われないことが起因している。
【００５８】
これに対して、図１１に示すように、参考例３では、製造メーカーが予めデカップリングコンデンサによって高い周波数まで対応可能な汎用ＬＳＩを設計し、信号処理部の最上配線層まで作製しておく。このＬＳＩに対して、顧客はコンピュータネットワークに接続されたユーザ端末を通して希望する動作周波数と価格を入力する。次に、ＬＳＩの製造メーカーは顧客の入力情報に基づき、デカップリングコンデンサが必要か否か、どのようなパッケージングが最適かのみを設計し、デカップリングコンデンサの製作とＬＳＩへの搭載、及びパッケージングを行う。この段階で正常に動作するかをテストし、もし不具合があるような場合は、デカップリングコンデンサとパッケージングの設計のみをやり直す。
【００５９】
参考例３のように、デカップリングコンデンサとパッケージングの設計によってＬＳＩの動作周波数を変更する方法を用いることにより、高価なプロセスが必要なＬＳＩの製造コストを低減すると同時に、顧客の希望の動作周波数と価格に見合ったＬＳＩを短納期で出荷することができる。
【００６０】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態で例示した半導体装置に搭載するデバイスの種類や数、配線層の数や材料、層間絶縁膜の材料、製造工程等の具体的な記載については適宜変更が可能である。
【００６１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、電源電圧の変動を高速に抑制することができる。その理由は、誘電体膜厚が小さく、自己インダクタンスが小さいため、高周波でもコンデンサとして有効に働き、さらにＬＳＩの最上配線層と非常に短い距離で接続されているため、寄生抵抗や寄生インダクタンスも小さいためである。また、プリント基板上での実装面積を小さくして、電子機器を小型軽量化することができる。その理由は、デカップリングコンデンサがＬＳＩ上に搭載されているため、従来のような積層セラミクスコンデンサをプリント基板上に多数配置する必要がないためである。
【００６２】
薄膜コンデンサの下部電極とＬＳＩを接続するコンタクト上に上部電極を配置しない場合、凹凸に起因するリーク電流を抑制し、誘電体膜厚を薄くできるため、薄膜コンデンサの蓄積容量密度を大きくすることができる。さらに、ＬＳＩとは別の半導体基板や樹脂フィルム上に薄膜コンデンサを作製する製造方法を採用した場合、高誘電率の誘電体の成膜温度を高くして誘電率を大きくできるため、薄膜コンデンサの蓄積容量密度を大きくすることができる。また特に、安価な有機フィルム上に薄膜コンデンサを作製した場合、デカップリングコンデンサの製造コストを低減できる。
【図面の簡単な説明】
【図１】 本発明の参考例１を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図２】 本発明と参考例１と従来の技術によるデカップリングコンデンサの電圧変動の抑制効果を比較した図である。
【図３】 本発明の参考例２を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図４】 本発明の第２の実施の形態を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図５】 本発明の第２の実施の形態を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図６】 本発明の第１の実施の形態を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図７】 本発明の第１の実施の形態を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図８】 薄膜コンデンサを封止した場合の一構成例である。
【図９】 薄膜コンデンサを封止した場合の他の構成例である。
【図１０】 薄膜コンデンサを封止する方法を説明するための図である。
【図１１】 本発明の参考例３を説明するための半導体集積回路の設計から出荷に至るまでのフローチャートである。
【図１２】 本発明の参考例３を説明するための半導体集積回路の設計から出荷に至るまでのフローチャートである。
【図１３】 従来のデカップリングコンデンサの配置を説明するための平面図である。
【符号の説明】
１ａ、１ｂ シリコン基板
２ （トランジスタやコンデンサ等の）デバイス
３ａ、３ｂ、３ｃ、３ｄ 層間絶縁膜
４ａ、４ｂ、４ｃ、 配線層
４ｄ 電源線
４ｅ 接地線
５ａ、５ｂ、５ｃ、５ｄ コンタクト
６ 下部電極
７ 誘電体
８ 上部電極
９ バンプ
１０ 有機フィルム
１１ プリント基板
１２ ＬＳＩチップ
１３ 積層セラミクスコンデンサ
１４、１５、１６、１７ 薄膜コンデンサ
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法ならびに薄膜コンデンサに関し、特にデカップリングコンデンサとして機能する薄膜コンデンサを一体化した半導体装置の構成に関するものである。
【０００２】
【従来の技術】
半導体集積回路（以下、ＬＳＩと記す）に急激な負荷がかかると、電源とＬＳＩの配線間に存在する寄生抵抗と寄生インダクタンスにより電圧降下が生じる。この電圧降下は寄生抵抗や寄生インダクタンスが大きく、負荷電流の変動時間が短いほど大きくなる。近年、ＬＳＩの動作周波数が数百ＭＨｚからＧＨｚオーダーに至るようになり、クロックの立ち上がり時間が非常に短くなってきたため、電圧降下もますます大きくなり、ＬＳＩの誤動作を引き起こすようになってきた。このような電圧降下を小さくするためには、ＬＳＩの電源線と接地線との間に並列にコンデンサを配置することが有効である。このコンデンサのことを一般にデカップリングコンデンサと称する。負荷変動の際には、このデカップリングコンデンサの電極両端に蓄えた電荷を瞬時に放出することにより、一時的に降下した電源電圧を補償することができる。
【０００３】
ここで、デカップリングコンデンサの自己インダクタンスおよび内部抵抗を零であると仮定した理想的な状況を想定すると、電荷の放出も瞬時に可能となり、蓄積容量が十分大きい場合には電圧変動も完全に零にすることができる。ところが実際には、コンデンサに自己インダクタンスと内部抵抗が存在するため、ある周波数でＬＣ共振が発生し、それ以上の周波数ではコンデンサとして有効に機能しなくなる。そのため、ＬＳＩの動作周波数が高くなるにしたがって、デカップリングコンデンサの自己インダクタンスを小さくし、かつ、ＬＳＩとコンデンサ間の距離をできるだけ短くする必要がある。
【０００４】
従来は、デカップリングコンデンサとして、高周波での自己インダクタンスが比較的小さい積層セラミクスコンデンサが用いられてきた。積層セラミクスコンデンサは、電解コンデンサと比較して等価直列抵抗と自己インダクタンスが小さいという特徴があり、容量Ｃとして０．０１μＦオーダーのもので自己インダクタンスが０．４ｎＨ程度のものがある。そこで、高速で動作するＬＳＩの周辺にこの種の積層セラミクスコンデンサを多数配置することにより、電源電圧の降下を抑制してきた。例えば図１３はその一例であって、プリント基板１１に実装したＬＳＩチップ１２の周辺に、デカップリングコンデンサとして機能する多数の積層セラミクスコンデンサ１３が実装されている。
【０００５】
また、デカップリングコンデンサをＬＳＩのできるだけ近くに配置した従来例として、特開平７−１８３４７０号公報や特開平７−１８３４５９号公報に開示されたものがある。これらの従来例では、デカップリングコンデンサを導電性接合剤を用いてＬＳＩの上面に張り付けた構成が記載されている。
【０００７】
【発明が解決しようとする課題】
デカップリングコンデンサとしての性能を考えた場合、前述のような積層セラミクスコンデンサでは共振周波数が約８０ＭＨｚ程度となり、数百ＭＨｚからＧＨｚオーダーのＬＳＩに対しては十分に電荷補償を行えない。さらに、図１３に示すようなデカップリングコンデンサの配置方法では、プリント基板上での実装面積が大きくなり、電子機器の小型軽量化に対して不利である。
【０００８】
また、特開平７−１８３４７０号公報や特開平７−１８３４５９号公報に示されているような導電接合剤によってコンデンサを接合する方法では、その接合剤の抵抗率やコンデンサとの接触抵抗、さらには接合剤の形状に起因するインダクタンス成分の存在によって、やはり数百ＭＨｚ以上の高周波動作に対応することができない。
【０００９】
デカップリングコンデンサの自己インダクタンスを小さくするためには、「日経エレクトロニクス」1999.4.19号、p.144〜156に記載されているように、コンデンサを構成する誘電体の厚さを薄くすればよい。一般の積層セラミクスコンデンサでは誘電体部の厚さがμｍのオーダーであるのに対し、ＬＳＩ内部に用いられている薄膜コンデンサでは誘電体部の厚さがｎｍのオーダーであるために小さな自己インダクタンスが得られ、ＧＨｚオーダーでの動作が可能となる。
【００１０】
特に、室温で３００近い誘電率を有するＳｒＴｉＯ3やより大きな誘電率を有する（Ｂａ，Ｓｒ）ＴｉＯ3に代表される高誘電率の誘電体膜を用いることにより、単位面積あたりの蓄積容量をＳｉＯ2やＳｉ3Ｎ4を用いた場合の数十倍に高めることができる。これはＳｉＯ2やＳｉ3Ｎ4の誘電率がそれぞれ３．９や７程度であるのに対し、ＳｒＴｉＯ3や（Ｂａ，Ｓｒ）ＴｉＯ3の誘電率がそれぞれ３００や５００以上であるためである。
【００１１】
なお、スパッタ法によるＳｒＴｉＯ3薄膜を誘電体に用いて、窒化アルミニウム上にデカップリングコンデンサを形成した例が特開平８−９７３６０号公報に開示されている。しかしながら、この例ではマルチチップモジュールを形成する実装基板上にデカップリングコンデンサを作製しており、ＳｒＴｉＯ3薄膜の成膜温度に制限が生じている。一般に、この種の誘電体は高温で成膜することによって大きな誘電率が得られることが知られている。したがって、ＳｒＴｉＯ3薄膜が大きな誘電率を得られる特性を持っていながら、その特性を充分に生かすことができない。
【００１３】
本発明は、上記の課題を解決するためになされたものであって、デカップリングコンデンサとして従来用いられていた積層セラミクスコンデンサに比べて小さな自己インダクタンスを持つ薄膜コンデンサを提供することを目的とする。また、この薄膜コンデンサの使用によって高い周波数でのＬＳＩ動作を実現するとともに、実装面積の低減が図れ、電子機器の小型軽量化に寄与し得る半導体装置を提供することを目的とする。さらに、製造コストの低減や納期の短縮が図れる半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置は、半導体基板上に形成された複数の素子と、これら素子を覆う層間絶縁膜と、該層間絶縁膜上に形成され、前記複数の素子と電気的に接続された電源線および接地線を含む複数の配線と、これら配線を覆う最上層絶縁膜と、該最上層絶縁膜上に形成された薄膜コンデンサとを有してなり、該薄膜コンデンサは、前記最上層絶縁膜を貫通するコンタクト上方に設けられた接続バンプを介して前記電源線または前記接地線のいずれか一方と電気的に接続された下部電極と、前記最上層絶縁膜を貫通するコンタクト上方に設けられた接続バンプを介して前記電源線と前記接地線のうち前記下部電極と接続されていない方のいずれかと電気的に接続されている上部電極と、誘電体とからなり、前記誘電体が前記上部電極の下面の一部と側面の一部を覆っていて、前記下部電極が前記誘電体の下面の一部と側面の一部を覆っていて、前記上部電極と前記誘電体と前記下部電極の最上面が実質的に同一平面にあることを特徴とする。
【００１５】
本発明の半導体装置においては、半導体装置の本体となる集積回路部の電源線および接地線と薄膜コンデンサの各電極とが最上層絶縁膜を貫通するコンタクトを介して電気的に接続されている。したがって、電源線と薄膜コンデンサの一方の電極との距離、もしくは接地線と薄膜コンデンサの他方の電極との距離が最上層絶縁膜の膜厚分のみとなる。したがって、従来の積層セラミックコンデンサをプリント基板上のＬＳＩの周囲に実装した場合と比べると、上記の電源線や接地線と電極間の距離がはるかに小さくなる。その結果、誘電体厚を薄くできることと相俟って、寄生インダクタンスと内部抵抗を大幅に低減したデカップリングコンデンサを実現することができる。しかも、デカップリングコンデンサとして機能する薄膜コンデンサを信号処理部の上方に積層し、一体化しているので、プリント基板上にデカップリングコンデンサのための実装スペースが不要になり、電子機器の小型軽量化に寄与することができる。
【００１８】
また、薄膜コンデンサが、下部電極と誘電体と上部電極とからなる１組のみの積層構造を有することが望ましい。
【００１９】
本発明における薄膜コンデンサは、下部電極と誘電体と上部電極とからなる積層構造を複数組有するものであってもよいが、その分だけ自己インダクタンスが大きくなって好ましくない。その点、上記積層構造が１組であれば、自己インダクタンスを小さくでき、高周波の電源変動にも対応することが可能となる。
【００２０】
薄膜コンデンサの誘電体の少なくとも一部を構成する材料としては、化学式ＡＢＯ3で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１種以上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上を含むもの、あるいは、化学式（Ｂｉ2Ｏ2）（Ａm-1ＢmＯ3m+1）（ｍ＝１，２，３，４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉのうち少なくとも１種以上、ＢとしてＮｂ、Ｔａ、Ｔｉ、Ｗの少なくとも１種以上を含むもの、あるいはＴａ2Ｏ5を用いることができる。
【００２１】
これらの誘電体材料を用いた場合、従来一般の誘電体材料であるＳｉＯ2やＳｉ3Ｎ4に比べて誘電率がはるかに高いため、蓄積容量密度を高めることができ、薄膜コンデンサの寸法縮小を図ることができる。
【００２２】
本発明の半導体装置の製造方法は、第１の半導体基板上に下部電極、誘電体、上部電極からなる積層構造を少なくとも１組以上有し、下部電極および上部電極の少なくとも一部を表面に露出させた薄膜コンデンサを作製する工程と、第２の半導体基板上に複数の素子を形成する工程と、これら素子を覆う層間絶縁膜を形成する工程と、層間絶縁膜上に複数の素子と電気的に接続された電源線および接地線を含む複数の配線を形成する工程と、これら配線を覆う最上層絶縁膜を形成する工程と、電源線および接地線にそれぞれ電気的に接続されるとともに最上層絶縁膜を貫通するコンタクトをそれぞれ形成する工程と、各コンタクトの形成領域にあたる最上層絶縁膜上にそれぞれ接続部を形成する工程と、第１の半導体基板の薄膜コンデンサ形成面と第２の半導体基板の素子形成面とを対向配置し、下部電極の露出部分と一部のコンタクト、上部電極の露出部分と残りのコンタクトをそれぞれ接続部を介して接続する工程と、薄膜コンデンサを第２の半導体基板側に残して、第１の半導体基板の少なくとも一部を除去する工程とを有することを特徴とする。
【００２３】
本発明の半導体装置の製造方法であれば、薄膜コンデンサのみを形成する第１の半導体基板と集積回路部を形成する第２の半導体基板を別個に作製するので、信号処理部の配線層の耐熱性等を考慮することなく、薄膜コンデンサの誘電体を高温で成膜することができ、高い誘電率を得ることができる。その結果、蓄積容量密度を高めることができ、薄膜コンデンサの寸法縮小を図ることができる。
【００２４】
なお、最後に第１の半導体基板の少なくとも一部を除去する方法としては、例えば第１の半導体基板上に薄膜コンデンサを作製する際に、予め第１の半導体基板中に水素イオンを注入しておき、薄膜コンデンサを接続した後で熱処理を行うか、もしくは水素イオン注入領域にジェット水流を噴射することにより物理的に分離する方法を採ることができる。その他、研磨等を用いて除去してもよい。
【００２５】
本発明の他の半導体装置の製造方法は、樹脂フィルム上に下部電極、誘電体、上部電極からなる積層構造を少なくとも１組以上有し、下部電極および上部電極の少なくとも一部を表面に露出させた薄膜コンデンサを作製する工程と、半導体基板上に複数の素子を形成する工程と、これら素子を覆う層間絶縁膜を形成する工程と、層間絶縁膜上に複数の素子と電気的に接続された電源線および接地線を含む複数の配線を形成する工程と、これら配線を覆う最上層絶縁膜を形成する工程と、電源線および接地線にそれぞれ電気的に接続されるとともに最上層絶縁膜を貫通するコンタクトをそれぞれ形成する工程と、各コンタクトの形成領域にあたる最上層絶縁膜上にそれぞれ接続部を形成する工程と、樹脂フィルムの薄膜コンデンサ形成面と半導体基板の素子形成面とを対向配置し、下部電極の露出部分と一部のコンタクト、上部電極の露出部分と残りのコンタクトをそれぞれ接続部を介して接続する工程と、薄膜コンデンサを半導体基板側に残して樹脂フィルムの少なくとも一部を除去する工程を有することを特徴とする。
【００２６】
本発明の他の半導体装置の製造方法も上記と同様、薄膜コンデンサのみを形成する樹脂フィルムと集積回路部を形成する半導体基板を別個に作製するので、薄膜コンデンサの誘電体を高温で成膜でき、高い誘電率が得られ、蓄積容量密度を高めることができる。誘電体の高温成膜を行う観点からして、樹脂フィルムは、例えばＳｒＴｉＯ3などの高誘電率材料がＳｉＯ2やＳｉ3Ｎ4を上回る高誘電率を実現できる温度に耐えうる程度の耐熱性を有することが望ましい。さらにこの構成の場合、集積回路部とは別の製造プロセスによって、安価な樹脂フィルム上にデカップリングコンデンサを大量に作製できるので、製造コストを大幅に削減することができる。
【００３０】
本発明の薄膜コンデンサによれば、上述したように、集積回路部の電源線や接地線と電極間の距離が充分に小さくなるため、誘電体厚を薄くできることと相俟って、寄生インダクタンスと内部抵抗を大幅に低減したデカップリングコンデンサを実現することができる。
【００３１】
上記本発明の薄膜コンデンサは樹脂により封止して用いることが望ましい。これにより、薄膜コンデンサと半導体基板の接着強度が増し、薄膜コンデンサの絶縁破壊などの長期信頼性を向上させることができる。
【００３２】
その手順としては、薄膜コンデンサと第２の半導体基板もしくは半導体基板とを接続した後に封止材により薄膜コンデンサを封止してもよいし、薄膜コンデンサの上部電極の一部と下部電極の一部以外を感光性接着樹脂で封止した後、薄膜コンデンサを第２の半導体基板もしくは半導体基板と接続してもよい。
【００３３】
【発明の実施の形態】
［参考例１］
次に、本発明の参考例について図１、図２を参照して詳細に説明する。図１は、本発明の参考例１の構成を説明するための信号処理部（集積回路部）及び薄膜コンデンサを含む半導体装置の断面図である。
【００３４】
図１に示すように、シリコン基板１ａ上にトランジスタや薄膜コンデンサなどの微細デバイス２が複数個作製されていて信号処理回路（集積回路部）を形成している。その上にＳｉＯ2を主成分とする第１の層間絶縁膜３ａが形成され、コンタクト５ａによってデバイス２と第１層目配線４ａが接続されている。さらに、その上に第２の層間絶縁膜３ｂが形成され、コンタクト５ｂによって第１層目配線４ａと第２層目配線４ｂが接続されている。同様に、第３の層間絶縁膜３ｃを介してコンタクト５ｃにより第２層目配線４ｂと第３層目配線４ｃが接続されている。この実施の形態においては、３層の配線構造を採用しており、信号処理回路の最上配線層は４ｃである。ここで、各配線材料の一例を挙げると、第１層目配線４ａにはＷＳｉ、第２層目配線４ｂ、第３層目配線４ｃにはＣｕ／ＴａＮ／ＴａまたはＡｌ／ＴｉＮ／Ｔｉ、コンタクト５ａ、５ｂにはＷ／ＴｉＮ／Ｔｉ、コンタクト５ｃ、５ｄにはＣｕ／ＴａＮなどが用いられる。
【００３５】
この上に第４の層間絶縁膜３ｄ（最上層絶縁膜）が形成され、第４の層間絶縁膜３ｄ上に、デカップリングコンデンサとして機能する薄膜コンデンサ１４が形成されている。そして、複数の最上配線層４ｃのうち、接地線４ｅと電源線４ｄのそれぞれがコンタクト５ｄによって薄膜コンデンサ１４の下部電極６と上部電極８にそれぞれ接続されている。薄膜コンデンサ１４の誘電体７としては例えばＳｒＴｉＯ3が用いられ、下部電極６および上部電極８には例えばＰｔ膜が用いられている。また、電源線４ｄ上および接地線４ｅ上の第４の層間絶縁膜３ｄの膜厚は元々の第４の層間絶縁膜３ｄの膜厚よりも薄くなっている。しかも、コンタクト５ｄの埋め込みが完全に平坦にならない場合、この部分で下部電極６や上部電極８が下に凸の形状を呈することもある。このような構造により、デカップリングコンデンサの両端の電極と、信号処理回路（ＬＳＩ）の電源線や接地線との距離は第４の層間絶縁膜３ｄの厚さ以下にまで小さくすることができ、寄生インダクタンスと内部抵抗を従来例と比べて大幅に低減できる。また、デカップリングコンデンサがＬＳＩと一体化しているため、実装する際にプリント基板上にデカップリングコンデンサ用の実装面積を必要としない。
【００３６】
図２は、従来の積層セラミクスコンデンサをＬＳＩ周辺のプリント基板に配置した場合と図１に示した本発明のＬＳＩにおいて、電源電圧の変動の様子を比較した結果を示す。電源電圧は３．３Ｖ、ＬＳＩの動作周波数は５００ＭＨｚ、最大負荷電流は１８Ａである。また、従来例のコンデンサと本発明のコンデンサの仕様は表１に示す。本発明の薄膜コンデンサを搭載したＬＳＩの方が電源電圧の変動が小さく、短い時間で変動が収束していることがわかる。
【表１】
［参考例２］
図３は本発明の参考例２を説明するための集積回路部及び薄膜コンデンサを含む半導体装置の断面図である。
【００３８】
図３に示すように、シリコン基板１ａ上にトランジスタや薄膜コンデンサなどの微細デバイス２が複数作製されていて信号処理回路を形成している。その上にＳｉＯ2を主成分とする層間絶縁膜３ａが形成され、コンタクト５ａによってデバイス２と第１層目配線４ａが接続されている。さらに、その上に第２の層間絶縁膜３ｂが形成され、コンタクト５ｂによって第１層目配線４ａと第２層目配線４ｂが接続されている。同様に、第３の層間絶縁膜３ｃを隔ててコンタクト５ｃにより第２層目配線４ｂと第３層目配線４ｃが接続されている。この実施の形態において、信号処理回路の最上配線層は４ｃである。
【００３９】
この上に第４の層間絶縁膜３ｄが形成され、第４の層間絶縁膜３ｄ上に薄膜コンデンサ１５が形成されている。そして、第３層目配線層４ｃの接地線４ｅと電源線４ｄの各々がコンタクト５ｄによって薄膜コンデンサ１５の下部電極６と上部電極８にそれぞれ接続されている。薄膜コンデンサ１５の誘電体７としては例えばＳｒＴｉＯ3が用いられ、下部電極６および上部電極８には例えばＰｔ膜が用いられている。以上の構成は、第１の実施の形態と同様である。
【００４０】
本実施の形態の場合、下部電極６とコンタクト５ｄが接触している領域上には上部電極８が存在していない。一般に、コンタクト５ｄの上面は完全に平坦である場合は少なく、ある程度の凹凸を有するため、その凹凸を反映して下部電極６の上にも凹凸が発生する。誘電体７の膜厚が０．５μｍ以下程度に薄い場合、その下部電極の凹凸のために誘電体７の膜厚が局所的に薄くなる箇所が発生し、リーク電流が増大したり、短い時間で絶縁破壊を起こして長期信頼性が確保できなくなったりする。ところが、本実施の形態のように、下部電極６とコンタクト５ｄが接触している領域上に上部電極が存在しない場合は、仮に下部電極６とコンタクト５ｄが接触している領域上に誘電体が薄くなる箇所が発生したとしても、その部分の誘電体はコンデンサとして機能しないので何ら影響がなく、リーク電流の増加や絶縁破壊を抑制することができる。逆に言えば、第１の実施の形態と比べて、誘電体膜厚を薄くすることができるので、蓄積容量密度をより大きくすることができ、電圧降下をさらに抑制できるという格別な効果が得られる。また図示は省略するが、本実施の形態の薄膜コンデンサにおいても、図２に示すような電源電圧の変動抑制効果を確認することができた。
【００４１】
［第２の実施の形態］
図４、図５は本発明の第２の実施の形態の構成を説明するための半導体集積回路及び薄膜コンデンサを含む半導体装置の製造工程の断面図である。なお、第１、第２の実施の形態では、薄膜コンデンサを形成した基板やフィルムを薄膜コンデンサが下側に向くように裏返してＬＳＩ上に接合する方法を説明するので、以下の説明では、薄膜コンデンサを形成する段階では下側に位置する電極を「上部電極」、上側に位置する電極を「下部電極」と記すことにする。
【００４２】
図４（ａ）に示すように、シリコン基板１ｂ（第１の半導体基板）表面から一定深さの領域（界面を符号Ａで示す）に水素をイオン注入し、その上にＰｔ上部電極８と高誘電率のＳｒＴｉＯ3誘電体７とＰｔ下部電極６を順次積層し、所望の形状に加工して、後にデカップリングコンデンサとなる薄膜コンデンサ１６を形成する。この時、薄膜コンデンサ１６の下層には集積回路部（ＬＳＩ）の配線層がないために、４００℃以上の高温でＳｒＴｉＯ3誘電体７を成膜することができ、ほぼバルクセラミクスに近い３００程度の高い誘電率を得ることができる。
【００４３】
次に、図４（ｂ）に示すように、シリコン基板１ａ（第２の半導体基板）上に、第１、第２の実施の形態で説明したのと同様、最上配線層４ｃ、第４の層間絶縁膜３ｄまで作製したＬＳＩの電源線４ｄと接地線４ｅに接続されたコンタクト５ｄを形成する。そして、各コンタクト５ｄの上にバンプ９（接続部）をそれぞれ形成する。バンプ９の材料としては、はんだ（Ｐｂ−Ｓｎ）、鉛フリーはんだ（Ａｇ−Ｓｎ）などが挙げられる。
【００４４】
次に、図５（ｃ）に示すように、シリコン基板１ｂの薄膜コンデンサ形成面とシリコン基板１ａの素子形成面とを対向配置し、薄膜コンデンサ１６の下部電極６の露出部分とコンタクト５ｄ、上部電極８の露出部分とコンタクト５ｄをそれぞれ位置合わせした後、バンプ９を介して接続する。接続の際には、フラックスを付けた後、リフロー炉で２３０℃、３０秒程度保持してはんだを融解、接続し、その後、フラックスを洗浄する。または、フラックスを使用しない方法もある。この工程により、薄膜コンデンサ１６の下部電極６、上部電極８の各々がＬＳＩの電源線４ｄと接地線４ｅにバンプ９を介して接続される。
【００４５】
最後に、図５（ｄ）に示すように、水素をイオン注入した界面Ａからシリコン基板１ｂを分離することによって、薄膜コンデンサ１６をＬＳＩの最上層に搭載する。シリコン基板１ｂの分離には、４００℃程度の熱処理を加えてもよいし、ジェット水流を界面Ａに当ててもよい。ただし、ＬＳＩや薄膜コンデンサに熱履歴を加えないという観点からは、ジェット水流などで物理的に分離する方法を採ることが望ましい。このような製造方法によって、デカップリングコンデンサの誘電体薄膜の成膜温度を上昇させ、蓄積容量密度を大きくすることができる。本実施の形態の薄膜コンデンサにおいても、図２に示すような電源電圧の変動抑制効果を確認することができた。
【００４６】
［第１の実施の形態］図６、図７は本発明の第１の実施の形態の構成を説明するための半導体集積回路及び薄膜コンデンサを含む半導体装置の製造工程の断面図である。
【００４７】
図６（ａ）に示すように、有機フィルム１０の表面にＰｔ上部電極８と高誘電率のＳｒＴｉＯ3誘電体７とＰｔ下部電極６を順次積層し、所望の形状に加工して、後にデカップリングコンデンサとなる薄膜コンデンサ１７を形成する。この時、有機フィルム１０の材料には高温耐性に優れるもの、例えば高耐熱性ポリイミド等を用いることとする。これにより、３００℃以上の高温でＳｒＴｉＯ3誘電体を成膜して２００程度の高誘電率を得ることができる。
【００４８】
次に、図６（ｂ）に示すように、第３の実施の形態と同様、最上配線層ｃ、第４の層間絶縁膜３ｄまで作製したＬＳＩの電源線４ｄと接地線４ｅにコンタクト５ｄを形成し、その上にバンプ９を形成する。
【００４９】
次に、図７（ｃ）に示すように、有機フィルム１０の薄膜コンデンサ形成面とシリコン基板１ａの素子形成面とを対向配置し、薄膜コンデンサ１７の下部電極６の露出部分とコンタクト５ｄ、上部電極８の露出部分とコンタクト５ｄをそれぞれ位置合わせした後、バンプ９を介して接続する。これにより、薄膜コンデンサ１７の下部電極６、上部電極８の各々がＬＳＩの電源線４ｄと接地線４ｅにバンプ９を介して接続される。
【００５０】
最後に、図７（ｄ）に示すように、有機フィルム１０を剥がすことにより、薄膜コンデンサ１７をＬＳＩの最上層に搭載する。有機フィルム１０の剥離には、カッターやダイシングソーなどを用いて切断、分離すればよい。電極と有機フィルムとの間の密着力が弱ければ、そのまま引っ張って剥がしてもよい。このような製造方法の採用により、ＬＳＩとは別のプロセスによってデカップリングコンデンサを安価な有機フィルム上に大量に作製できるので、製造コストを大幅に削減することができる。なお、有機フィルム１０は完全に剥がしても良いし、コンデンサの部分を切り取るなどして一部を残しても良い。本実施の形態の薄膜コンデンサにおいても、図２に示すような電源電圧の変動抑制効果を確認することができた。
【００５１】
また、図５（ｄ）に示すように薄膜コンデンサ１７をむき出しにするのではなく、樹脂等の封止材を用いて薄膜コンデンサ１７を封止してもよい。例えば図８に示したのは、薄膜コンデンサ１７全体をエポキシ系樹脂等の封止材２０で封止した例である。この場合、薄膜コンデンサ１７とＬＳＩを接続した後に、エポキシ系樹脂を薄膜コンデンサ１７周辺に流し込み、８０〜１５０℃で１〜３時間程度の硬化処理を施すことによって、図８の封止構造を実現することができる。
【００５２】
また、図９に示したのは、図７（ｄ）に示した薄膜コンデンサ１７とＬＳＩの間の部分のみを封止材２１により封止した例である。この場合、まず図１０（ａ）に示すように、有機フィルム１０上において薄膜コンデンサ１７の下部電極６と上部電極８各々のバンプ９と接続される部分以外の領域を、エポキシ系樹脂やフルオレン系樹脂などの感光性接着樹脂２１ａでパターニングして覆う。次に、図１０（ｂ）に示すように、薄膜コンデンサ１７をＬＳＩ側に接続し、１５０℃で１時間程度の硬化処理を施した後、有機フィルム１０を剥離する（図９の例では有機フィルム１０を一部残している）ことによって、図９の封止構造を実現することができる。
【００５３】
いずれの構造にしても、このような封止を施すことにより、薄膜コンデンサ１７とＬＳＩ（半導体基板）との接着強度が増し、薄膜コンデンサの絶縁破壊などの長期信頼性が向上するという効果が得られる。
【００５４】
なお、上記の実施の形態の説明においては、薄膜コンデンサとして下部電極、誘電体、上部電極の１組の積層構造からなるコンデンサの例を述べたが、本発明はそれらの積層構造が複数組存在する薄膜コンデンサについても有効である。ただし、複数組の積層を行った薄膜コンデンサにおいては、自己インダクタンスが１組の積層構造の場合よりも大きくなってしまうため、ＧＨｚオーダーの高周波の電源変動を抑制するためには、やはり１組の積層構造であることが望ましい。
【００５５】
また、上記実施の形態の説明においては、ＬＳＩとしてシリコン基板を用いたものの例について述べたが、本発明はＧａＡｓ基板や他の半導体基板を用いたＬＳＩについても同様の効果が得られる。さらに、電極材料の例としてＰｔ膜を挙げたが、下地膜との密着性やバリア性を考慮すると、Ｐｔ／Ｔｉ膜、Ｐｔ／Ｍｏ膜等を用いることも可能である。
【００５６】
また、上記実施の形態の説明においては、高誘電率の誘電体膜としてＳｒＴｉＯ3の例を述べたが、本発明における高誘電率の誘電体膜とはＳｉＯ2やＳｉ3Ｎ4よりも高い誘電率を有する膜のことであり、一般的に化学式ＡＢＯ3で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１種以上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上を含むもの、例えば、ＳｒＴｉＯ3、ＰｂＴｉＯ3、 （Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｐｂ（Ｍｇ，Ｗ）Ｏ3、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3、ＬｉＴａＯ3、ＬｉＮｂＯ3、ＫＴａＯ3、ＫＮｂＯ3など、あるいは化学式（Ｂｉ2Ｏ2）（Ａm-1ＢmＯ3m+1）（ｍ＝１，２，３，４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉのうち少なくとも１種以上、ＢとしてＮｂ、Ｔａ、Ｔｉ、Ｗの少なくとも１種以上を含むもの、例えば、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、あるいはそれ以外の化学式のＴａ2Ｏ5などを用いても同様の効果が得られる。
【００５７】
［参考例３］
図１１、図１２は本発明の参考例３の構成を説明するための半導体集積回路の設計から出荷に至るフローチャートである。図１２に示すように、従来は顧客の希望する動作周波数や価格はＬＳＩの最初の設計段階から考慮され、クリーンルーム内での高価な製造プロセス装置を用いたチップの作製と、その後のパッケージングの選択を経てから正常に動作するか否かや希望価格以下で出荷できるか否かが判断されていた。もし正常に動作しなかったり、顧客の希望する動作周波数や価格が変更された場合、設計を最初からやり直したり、デカップリングコンデンサの性能やパッケージングの変更を行う必要があった。このような方法では、結果的にＬＳＩのコストは上昇し、その結果として価格が高くなり、また、ＬＳＩの設計から出荷までの期間が長くなってしまう。これには、ＬＳＩの動作周波数が高くなって、機器の動作保証が難しくなってきたことと、動作周波数に対するデカップリングコンデンサやパッケージングの選択が適切に行われないことが起因している。
【００５８】
これに対して、図１１に示すように、参考例３では、製造メーカーが予めデカップリングコンデンサによって高い周波数まで対応可能な汎用ＬＳＩを設計し、信号処理部の最上配線層まで作製しておく。このＬＳＩに対して、顧客はコンピュータネットワークに接続されたユーザ端末を通して希望する動作周波数と価格を入力する。次に、ＬＳＩの製造メーカーは顧客の入力情報に基づき、デカップリングコンデンサが必要か否か、どのようなパッケージングが最適かのみを設計し、デカップリングコンデンサの製作とＬＳＩへの搭載、及びパッケージングを行う。この段階で正常に動作するかをテストし、もし不具合があるような場合は、デカップリングコンデンサとパッケージングの設計のみをやり直す。
【００５９】
参考例３のように、デカップリングコンデンサとパッケージングの設計によってＬＳＩの動作周波数を変更する方法を用いることにより、高価なプロセスが必要なＬＳＩの製造コストを低減すると同時に、顧客の希望の動作周波数と価格に見合ったＬＳＩを短納期で出荷することができる。
【００６０】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態で例示した半導体装置に搭載するデバイスの種類や数、配線層の数や材料、層間絶縁膜の材料、製造工程等の具体的な記載については適宜変更が可能である。
【００６１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、電源電圧の変動を高速に抑制することができる。その理由は、誘電体膜厚が小さく、自己インダクタンスが小さいため、高周波でもコンデンサとして有効に働き、さらにＬＳＩの最上配線層と非常に短い距離で接続されているため、寄生抵抗や寄生インダクタンスも小さいためである。また、プリント基板上での実装面積を小さくして、電子機器を小型軽量化することができる。その理由は、デカップリングコンデンサがＬＳＩ上に搭載されているため、従来のような積層セラミクスコンデンサをプリント基板上に多数配置する必要がないためである。
【００６２】
薄膜コンデンサの下部電極とＬＳＩを接続するコンタクト上に上部電極を配置しない場合、凹凸に起因するリーク電流を抑制し、誘電体膜厚を薄くできるため、薄膜コンデンサの蓄積容量密度を大きくすることができる。さらに、ＬＳＩとは別の半導体基板や樹脂フィルム上に薄膜コンデンサを作製する製造方法を採用した場合、高誘電率の誘電体の成膜温度を高くして誘電率を大きくできるため、薄膜コンデンサの蓄積容量密度を大きくすることができる。また特に、安価な有機フィルム上に薄膜コンデンサを作製した場合、デカップリングコンデンサの製造コストを低減できる。
【図面の簡単な説明】
【図１】 本発明の参考例１を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図２】 本発明と参考例１と従来の技術によるデカップリングコンデンサの電圧変動の抑制効果を比較した図である。
【図３】 本発明の参考例２を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図４】 本発明の第２の実施の形態を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図５】 本発明の第２の実施の形態を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図６】 本発明の第１の実施の形態を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図７】 本発明の第１の実施の形態を説明するための半導体集積回路と薄膜コンデンサの断面図である。
【図８】 薄膜コンデンサを封止した場合の一構成例である。
【図９】 薄膜コンデンサを封止した場合の他の構成例である。
【図１０】 薄膜コンデンサを封止する方法を説明するための図である。
【図１１】 本発明の参考例３を説明するための半導体集積回路の設計から出荷に至るまでのフローチャートである。
【図１２】 本発明の参考例３を説明するための半導体集積回路の設計から出荷に至るまでのフローチャートである。
【図１３】 従来のデカップリングコンデンサの配置を説明するための平面図である。
【符号の説明】
１ａ、１ｂ シリコン基板
２ （トランジスタやコンデンサ等の）デバイス
３ａ、３ｂ、３ｃ、３ｄ 層間絶縁膜
４ａ、４ｂ、４ｃ、 配線層
４ｄ 電源線
４ｅ 接地線
５ａ、５ｂ、５ｃ、５ｄ コンタクト
６ 下部電極
７ 誘電体
８ 上部電極
９ バンプ
１０ 有機フィルム
１１ プリント基板
１２ ＬＳＩチップ
１３ 積層セラミクスコンデンサ
１４、１５、１６、１７ 薄膜コンデンサ
Claims (10)
- 半導体基板上に形成された複数の素子と、これら素子を覆う層間絶縁膜と、該層間絶縁膜上に形成され、前記複数の素子と電気的に接続された電源線および接地線を含む複数の配線と、これら配線を覆う最上層絶縁膜と、該最上層絶縁膜上に形成された薄膜コンデンサとを有してなり、該薄膜コンデンサは、前記最上層絶縁膜を貫通するコンタクト上方に設けられた接続バンプを介して前記電源線または前記接地線のいずれか一方と電気的に接続された下部電極と、前記最上層絶縁膜を貫通するコンタクト上方に設けられた接続バンプを介して前記電源線と前記接地線のうち前記下部電極と接続されていない方のいずれかと電気的に接続されている上部電極と、誘電体とからなり、前記誘電体が前記上部電極の下面の一部と側面の一部を覆っていて、前記下部電極が前記誘電体の下面の一部と側面の一部を覆っていて、前記上部電極と前記誘電体と前記下部電極の最上面が実質的に同一平面にあることを特徴とする半導体装置。
- 前記薄膜コンデンサの前記上部電極と前記誘電体と前記下部電極の最上面の上に絶縁性の基材を有することを特徴とする請求項１に記載の半導体装置。
- 前記基材が樹脂フィルムであることを特徴とする請求項２に記載の半導体装置。
- 前記基材が下層面に絶縁膜を有するシリコン基板であることを特徴とする請求項２に記載の半導体装置。
- 前記接続バンプと前記上部電極及び前記下部電極との接続部に、少なくとも１種類以上の前記接続バンプを構成する金属と、少なくとも１種類以上の前記上部電極または前記下部電極を構成する金属の金属間化合物が存在することを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
- 第１の半導体基板上に下部電極、誘電体、上部電極からなる積層構造を少なくとも１組以上有し、前記下部電極および前記上部電極の少なくとも一部を表面に露出させた薄膜コンデンサを作製する工程と、第２の半導体基板上に複数の素子を形成する工程と、これら素子を覆う層間絶縁膜を形成する工程と、該層間絶縁膜上に前記複数の素子と電気的に接続された電源線および接地線を含む複数の配線を形成する工程と、これら配線を覆う最上層絶縁膜を形成する工程と、前記電源線および前記接地線にそれぞれ電気的に接続されるとともに前記最上層絶縁膜を貫通するコンタクトをそれぞれ形成する工程と、前記各コンタクトの形成領域にあたる前記最上層絶縁膜上にそれぞれ接続バンプ部を形成する工程と、前記第１の半導体基板の薄膜コンデンサ形成面と前記第２の半導体基板の素子形成面とを対向配置し、前記下部電極の露出部分と一部の前記コンタクト、前記上部電極の露出部分と残りの前記コンタクトをそれぞれ前記接続バンプ部を介して接続する工程と、前記薄膜コンデンサを前記第２の半導体基板側に残して前記第１の半導体基板の少なくとも一部を除去する工程とを有することを特徴とする半導体装置の製造方法。
- 前記第１の半導体基板上に薄膜コンデンサを作製する際に、予め前記第１の半導体基板中に水素イオンを注入しておき、前記薄膜コンデンサを前記第２の半導体基板側に残して前記第１の半導体基板の少なくとも一部を除去する際に、前記水素イオンが注入された領域で前記第１の半導体基板を分離することを特徴とする請求項６に記載の半導体装置の製造方法。
- 樹脂フィルム上に下部電極、誘電体、上部電極からなる積層構造を少なくとも１組以上有し、前記下部電極および前記上部電極の少なくとも一部を表面に露出させた薄膜コンデンサを作製する工程と、半導体基板上に複数の素子を形成する工程と、これら素子を覆う層間絶縁膜を形成する工程と、該層間絶縁膜上に前記複数の素子と電気的に接続された電源線および接地線を含む複数の配線を形成する工程と、これら配線を覆う最上層絶縁膜を形成する工程と、前記電源線および前記接地線にそれぞれ電気的に接続されるとともに前記最上層絶縁膜を貫通するコンタクトをそれぞれ形成する工程と、前記各コンタクトの形成領域にあたる前記最上層絶縁膜上にそれぞれ接続バンプ部を形成する工程と、前記樹脂フィルムの薄膜コンデンサ形成面と前記半導体基板の素子形成面とを対向配置し、前記下部電極の露出部分と一部の前記コンタクト、前記上部電極の露出部分と残りの前記コンタクトをそれぞれ前記接続バンプ部を介して接続する工程と、前記薄膜コンデンサを前記半導体基板側に残して、前記樹脂フィルムの少なくとも一部を除去する工程とを有することを特徴とする半導体装置の製造方法。
- 前記薄膜コンデンサと前記第２の半導体基板もしくは前記半導体基板とを接続する際に、接続部の一部にはんだを用い、リフロー工程を行って前記接続バンプと前記上部電極及び前記下部電極との接続部に、少なくとも１種類以上の前記接続バンプを構成する金属と、少なくとも１種類以上の前記上部電極または前記下部電極を構成する金属の金属間化合物を形成する工程を有することを特徴とする請求項６ないし８のいずれかに記載の半導体装置の製造方法。
- 前記薄膜コンデンサの前記上部電極の一部と前記下部電極の一部以外を感光性接着樹脂で封止した後、前記薄膜コンデンサを前記第２の半導体基板もしくは前記半導体基板と接続する工程を有することを特徴とする請求項６ないし８のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215061A JP3843708B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体装置およびその製造方法ならびに薄膜コンデンサ |
| US09/903,316 US6524905B2 (en) | 2000-07-14 | 2001-07-11 | Semiconductor device, and thin film capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215061A JP3843708B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体装置およびその製造方法ならびに薄膜コンデンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002033453A JP2002033453A (ja) | 2002-01-31 |
| JP3843708B2 true JP3843708B2 (ja) | 2006-11-08 |
Family
ID=18710547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000215061A Expired - Fee Related JP3843708B2 (ja) | 2000-07-14 | 2000-07-14 | 半導体装置およびその製造方法ならびに薄膜コンデンサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6524905B2 (ja) |
| JP (1) | JP3843708B2 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4688343B2 (ja) * | 2001-05-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 強誘電体メモリ装置 |
| TW563142B (en) * | 2001-07-12 | 2003-11-21 | Hitachi Ltd | Thin film capacitor, and electronic circuit component |
| KR100491179B1 (ko) * | 2001-11-21 | 2005-05-24 | 마츠시타 덴끼 산교 가부시키가이샤 | 박형 회로기판 및 박형 회로기판의 제조방법 |
| JP3906809B2 (ja) * | 2002-04-08 | 2007-04-18 | 日本電気株式会社 | 線路素子及び半導体回路 |
| CN1241264C (zh) * | 2002-09-30 | 2006-02-08 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| US6784478B2 (en) * | 2002-09-30 | 2004-08-31 | Agere Systems Inc. | Junction capacitor structure and fabrication method therefor in a dual damascene process |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| US7180099B2 (en) | 2002-11-11 | 2007-02-20 | Oki Data Corporation | Semiconductor apparatus with thin semiconductor film |
| US7098501B2 (en) * | 2003-02-05 | 2006-08-29 | Sun Microsystems, Inc. | Thin capacitive structure |
| US6900502B2 (en) * | 2003-04-03 | 2005-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel on insulator device |
| US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
| US6867433B2 (en) * | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
| US20050012087A1 (en) * | 2003-07-15 | 2005-01-20 | Yi-Ming Sheu | Self-aligned MOSFET having an oxide region below the channel |
| US6940705B2 (en) * | 2003-07-25 | 2005-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor with enhanced performance and method of manufacture |
| US6936881B2 (en) * | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US7301206B2 (en) * | 2003-08-01 | 2007-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
| US20050035369A1 (en) * | 2003-08-15 | 2005-02-17 | Chun-Chieh Lin | Structure and method of forming integrated circuits utilizing strained channel transistors |
| US7112495B2 (en) * | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US6974755B2 (en) * | 2003-08-15 | 2005-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure with nitrogen-containing liner and methods of manufacture |
| US7071052B2 (en) * | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US6902965B2 (en) * | 2003-10-31 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon structure |
| US7888201B2 (en) * | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| JP4242336B2 (ja) * | 2004-02-05 | 2009-03-25 | パナソニック株式会社 | 半導体装置 |
| US20050186722A1 (en) * | 2004-02-25 | 2005-08-25 | Kuan-Lun Cheng | Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions |
| US7050871B2 (en) * | 2004-02-26 | 2006-05-23 | International Business Machines Corporation | Method and apparatus for implementing silicon wafer chip carrier passive devices |
| US20050258512A1 (en) * | 2004-05-21 | 2005-11-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Topographically elevated microelectronic capacitor structure |
| US20050266632A1 (en) * | 2004-05-26 | 2005-12-01 | Yun-Hsiu Chen | Integrated circuit with strained and non-strained transistors, and method of forming thereof |
| JP4848137B2 (ja) * | 2005-05-13 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US20060289976A1 (en) * | 2005-06-23 | 2006-12-28 | Intel Corporation | Pre-patterned thin film capacitor and method for embedding same in a package substrate |
| JP5124839B2 (ja) * | 2005-09-28 | 2013-01-23 | 株式会社リキッド・デザイン・システムズ | 半導体装置 |
| CN101506965B (zh) | 2006-09-21 | 2012-05-09 | 松下电器产业株式会社 | 半导体芯片、半导体安装模块、移动装置通信设备、半导体芯片的制造方法 |
| KR100881182B1 (ko) * | 2006-11-21 | 2009-02-05 | 삼성전자주식회사 | 웨이퍼 사이에 형성된 디커플링 커패시터, 그 디커플링커패시터를 포함하는 웨이퍼 스택 패키지, 및 그 패키지제조 방법 |
| US8558278B2 (en) * | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| US20100006976A1 (en) * | 2007-03-19 | 2010-01-14 | Ippei Kume | Semiconductor device and manufacturing method thereof |
| US7943961B2 (en) * | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| US20090230446A1 (en) * | 2008-03-17 | 2009-09-17 | Technology Alliance Group, Inc. | Semiconductor device and bypass capacitor module |
| US8178908B2 (en) | 2008-05-07 | 2012-05-15 | International Business Machines Corporation | Electrical contact structure having multiple metal interconnect levels staggering one another |
| US7808051B2 (en) * | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
| IT1392793B1 (it) * | 2008-12-30 | 2012-03-23 | St Microelectronics Srl | Condensatore integrato con piatto a spessore non-uniforme |
| JP5985136B2 (ja) * | 2009-03-19 | 2016-09-06 | ソニー株式会社 | 半導体装置とその製造方法、及び電子機器 |
| KR20150054327A (ko) * | 2013-11-12 | 2015-05-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 형성 방법 |
| JP6336826B2 (ja) * | 2014-06-04 | 2018-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20180261665A1 (en) * | 2016-12-28 | 2018-09-13 | Noda Screen Co., Ltd. | Thin film capacitor and semiconductor device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973910A (en) * | 1991-12-31 | 1999-10-26 | Intel Corporation | Decoupling capacitor in an integrated circuit |
| JPH0722757A (ja) | 1993-06-24 | 1995-01-24 | Sumitomo Metal Ind Ltd | 薄膜多層回路基板用ベース基板 |
| JPH07183470A (ja) | 1993-10-19 | 1995-07-21 | Kyocera Corp | 半導体装置 |
| JP3410185B2 (ja) | 1993-12-24 | 2003-05-26 | 京セラ株式会社 | 半導体装置 |
| JPH0897360A (ja) | 1994-09-21 | 1996-04-12 | Fujitsu Ltd | マルチチップモジュール用薄膜コンデンサ |
| KR100190558B1 (ko) | 1995-03-04 | 1999-10-15 | 구본준 | 강유전체 및 이를 채용한 반도체장치의 커패시터 |
| JP3076507B2 (ja) | 1995-06-13 | 2000-08-14 | 松下電子工業株式会社 | 半導体装置、半導体集積回路装置及びその製造方法 |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| US6285050B1 (en) * | 1997-12-24 | 2001-09-04 | International Business Machines Corporation | Decoupling capacitor structure distributed above an integrated circuit and method for making same |
| US6121659A (en) * | 1998-03-27 | 2000-09-19 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
| US6558998B2 (en) * | 1998-06-15 | 2003-05-06 | Marc Belleville | SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit |
| US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6259126B1 (en) * | 1999-11-23 | 2001-07-10 | International Business Machines Corporation | Low cost mixed memory integration with FERAM |
-
2000
- 2000-07-14 JP JP2000215061A patent/JP3843708B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-11 US US09/903,316 patent/US6524905B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020025623A1 (en) | 2002-02-28 |
| JP2002033453A (ja) | 2002-01-31 |
| US6524905B2 (en) | 2003-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3843708B2 (ja) | 半導体装置およびその製造方法ならびに薄膜コンデンサ | |
| US6624501B2 (en) | Capacitor and semiconductor device | |
| JP3207430B2 (ja) | コンデンサ構造およびその製造方法 | |
| US8810007B2 (en) | Wiring board, semiconductor device, and method for manufacturing wiring board | |
| JP4077261B2 (ja) | 半導体装置 | |
| US20100044089A1 (en) | Interposer integrated with capacitors and method for manufacturing the same | |
| JP5576334B2 (ja) | 半導体装置並びに配線基板及びその製造方法 | |
| US8203198B2 (en) | Thin film capacitor device used for a decoupling capacitor and having a resistor inside | |
| US8669643B2 (en) | Wiring board, semiconductor device, and method for manufacturing wiring board | |
| TW201511624A (zh) | 零件內建基板及其製造方法 | |
| WO2018034067A1 (ja) | キャパシタ付半導体装置 | |
| JP4034477B2 (ja) | インターポーザ及びその製造方法とそれを用いた回路モジュール | |
| JPWO2009028596A1 (ja) | 受動素子内蔵基板、製造方法、及び半導体装置 | |
| JP3918675B2 (ja) | 薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム | |
| JP5263528B2 (ja) | キャパシタ構造体及びその製造方法 | |
| JP4738228B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US7884443B2 (en) | Semiconductor device having a mounting substrate with a capacitor interposed therebetween | |
| JP3967964B2 (ja) | 薄膜電子部品 | |
| JP4864313B2 (ja) | 薄膜キャパシタ基板、その製造方法、及び、半導体装置 | |
| JP4009078B2 (ja) | 薄膜電子部品 | |
| JP3709117B2 (ja) | 薄膜電子部品および基板 | |
| JP2008300560A (ja) | 半導体装置及びその製造方法 | |
| JP2001284168A (ja) | 薄膜電子部品および基板 | |
| JP3681951B2 (ja) | 薄膜電子部品および基板 | |
| JP2009038203A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051028 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060807 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120825 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130825 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |