JP6336826B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、容量素子を有する半導体装置に好適に利用できるものである。
半導体基板上に、ＭＩＳＦＥＴや容量素子などを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。容量素子には、ＭＩＭ型の容量素子などがある。
特開２００１−３１３３７０号公報（特許文献１）、特開２００４−１１９４６１号公報（特許文献２）、および特開２００４−２６６００５号公報（特許文献３）には、ＭＩＭ型の容量素子を有する半導体装置に関する技術が記載されている。
特開２００１−３１３３７０号公報 特開２００４−１１９４６１号公報 特開２００４−２６６００５号公報
容量素子を有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上の第１層間絶縁膜上に形成された第１配線および容量素子と、前記第１層間絶縁膜上に前記第１配線および前記容量素子を覆うように形成された第２層間絶縁膜とを有している。前記容量素子は、前記第１層間絶縁膜上に形成された下部電極と、前記第１層間絶縁膜上に前記下部電極の少なくとも一部を覆うように形成された上部電極と、前記下部電極と前記上部電極との間に介在する容量絶縁膜とを有しており、前記第１配線と前記上部電極とは、同層の導電膜パターンにより形成されている。半導体装置は、更に、前記下部電極の下に配置されて前記下部電極と電気的に接続された第１コンタクトプラグと、前記上部電極上または前記上部電極の下に配置されて前記上部電極と電気的に接続された第２コンタクトプラグと、前記第１配線上に配置されて前記第１配線に電気的に接続された第３コンタクトプラグとを有している。前記第２コンタクトプラグは、前記下部電極と平面視で重ならない部分の前記上部電極上、または前記下部電極と平面視で重ならない部分の前記上部電極の下に、配置されている。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０と同じ半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態である半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態である半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態である半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４０と同じ半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置は、ＭＩＭ（Metal Insulator Metal）型の容量素子を有する半導体装置である。ＭＩＭ型の容量素子は、半導体基板上の層間絶縁膜上に形成できるので、容量素子の下方に種々の素子（例えばトランジスタなど）を形成することも可能であり、チップ面積の縮小を図るには有利である。
本実施の形態の半導体装置の構造について、図１および図２を参照して説明する。
図１は、本実施の形態の半導体装置の要部断面図である。図１では、一例として、半導体装置がＣＭＯＳイメージセンサである例について、図示している。このため、実際には、半導体基板ＳＢの主面には、フォトダイオードＤＩと複数のトランジスタとからなる画素がアレイ状に複数配置されているが、図１では、そのうちの１つの画素についてのフォトダイオードＤＩと転送トランジスタＴＸと画素トランジスタＱ１とが代表して示されている。
また、図２は、本実施の形態の半導体装置の要部平面図である。図２には、容量素子ＣＰの平面図（平面レイアウト図）が示されており、容量素子ＣＰを構成する下部電極ＬＥと容量絶縁膜ＹＺと上部電極ＵＥとが示されているが、図面を見やすくするために、下部電極ＬＥを破線で示し、容量絶縁膜ＹＺを二点鎖線で示し、上部電極ＵＥを実線で示している。また、図２には、下部電極ＬＥに接続するプラグＰ３ａと、上部電極ＵＥに接続するプラグＰ４ａも示されているが、下部電極ＬＥに接続するプラグＰ３ａを破線で示し、上部電極ＵＥに接続するプラグＰ４ａを実線で示している。図１には、容量素子ＣＰの断面も示されているが、図１における容量素子ＣＰの断面は、図２のＡ−Ａ線の位置での断面にほぼ対応している。
なお、ここでは、半導体基板ＳＢの主面にＣＭＯＳイメージセンサを構成する複数の画素が形成された場合について図示および説明するが、これに限定されるものではなく、半導体基板ＳＢの主面に形成する素子または回路は、種々変更可能であり、任意の素子または回路を半導体基板ＳＢの主面に形成することができる。
図１に示されるように、半導体基板ＳＢの主面において、素子分離領域ＳＴで規定された活性領域には、フォトダイオードＤＩと転送トランジスタＴＸと画素トランジスタＱ１とが形成されている。フォトダイオードＤＩは、半導体基板ＳＢに形成されたｐ型ウエルＰＷ１、ｎ型半導体領域（ｎ型ウエル）ＮＷおよびｐ＋型半導体領域ＰＲからなる。
転送トランジスタＴＸは、フォトダイオードＤＩにより生成された電荷を転送する転送用トランジスタである。また、１つの画素は、転送トランジスタＴＸを含む複数のトランジスタを有しているが、画素を構成する複数のトランジスタのうち、転送トランジスタＴＸ以外のトランジスタを代表して、画素トランジスタＱ１として示してある。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。
半導体基板ＳＢの主面には、活性領域を規定するために、絶縁体からなる素子分離領域ＳＴが形成されている。
半導体基板ＳＢの主面から所定の深さにわたって、ｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２が形成されている。ｐ型ウエルＰＷ１は、フォトダイオードＤＩが形成されている領域と、転送トランジスタＴＸが形成されている領域とにわたって形成されている。ｐ型ウエルＰＷ２は、画素トランジスタＱ１が形成される領域に形成されている。
半導体基板ＳＢにおいて、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域（ｎ型ウエル）ＮＷが形成されている。ｎ型半導体領域ＮＷは、フォトダイオードＤＩを形成するためのｎ型半導体領域であるが、転送トランジスタＴＸのソース領域もｎ型半導体領域ＮＷにより形成される。
ｎ型半導体領域ＮＷの表面の一部には、ｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。
ｐ＋型半導体領域ＰＲの底面の深さは、ｎ型半導体領域ＮＷの底面の深さよりも浅く、ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとｐ＋型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＤＩが形成される。
ｐ＋型半導体領域ＰＲは、半導体基板ＳＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。電子を多数キャリアとするｎ型半導体領域ＮＷの表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。
フォトダイオードＤＩは、受光素子（光電変換素子）であり、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＤＩで蓄積された電荷をフォトダイオードＤＩから転送する際のスイッチとしての役割を有している。
また、ｎ型半導体領域ＮＷの一部と平面視で重なるように、転送トランジスタＴＸのゲート電極ＧＴが形成されている。ゲート電極ＧＴは、半導体基板ＳＢ上にゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＴの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
半導体基板ＳＢのｐ型ウエルＰＷ１において、ゲート電極ＧＴの両側のうちの一方の側には、上記ｎ型半導体領域ＮＷが形成されており、他方の側には、ｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは、ＬＤＤ（Lightly Doped Drain）構造を有することもできる。
ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）とみなすこともできる。また、ｎ型半導体領域ＮＷは、フォトダイオードＤＩの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域を挟んで互いに離間するように形成されている。
フォトダイオードＤＩの表面上、すなわちｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面上には、保護膜としてキャップ絶縁膜ＣＺが形成されている。キャップ絶縁膜ＣＺの一部は、ゲート電極ＧＴ上に乗り上げることもできる。
一方、半導体基板ＳＢのｐ型ウエルＰＷ２上には、ゲート絶縁膜ＧＩを介して、画素トランジスタＱ１のゲート電極ＧＳが形成されており、ゲート電極ＧＳの両側の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。また、ゲート電極ＧＳの両側のｐ型ウエルＰＷ２中には、画素トランジスタＱ１のソース・ドレイン領域ＳＤが形成されている。画素トランジスタＱ１のソース・ドレイン領域は、ＬＤＤ構造を有している。
また、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤ、ゲート電極ＧＴおよびゲート電極ＧＳの各上部などに、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスによって、金属シリサイド層（図示せず）を形成することもできる。
半導体基板ＳＢ上には、ゲート電極ＧＴ，ＧＳ、キャップ絶縁膜ＣＺおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜Ｌ１が形成されている。層間絶縁膜Ｌ１は、半導体基板ＳＢの主面全体上に形成されている。層間絶縁膜Ｌ１および後述の層間絶縁膜Ｌ２，Ｌ３，Ｌ４，Ｌ５は、酸化シリコン膜などからなり、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されているが、ＨＤＰ酸化膜を用いることもできる。なお、ＨＤＰ酸化膜とは、ＨＤＰ（High Density Plasma）−ＣＶＤ法により形成した酸化シリコン膜である。
層間絶縁膜Ｌ１には、コンタクトホールとしてスルーホール（開口部、貫通孔）Ｓ１が形成されており、スルーホールＳ１内に、接続用の導電体部として導電性のプラグ（コンタクトプラグ）Ｐ１が形成されている。
スルーホールＳ１およびそれに埋め込まれたプラグＰ１は、例えば、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤ、ゲート電極ＧＴおよびゲート電極ＧＳの上などに形成される。
層間絶縁膜Ｌ１上には、複数の配線層を含む多層配線構造が形成されており、ここでは、第１〜第４配線層の合計４層の配線層が形成されているが、形成する配線層の数は４層に限定されず、種々変更可能である。最下層の配線層である第１配線層の配線が、配線Ｍ１であり、第１配線層よりも１つ上層の配線層である第２配線層の配線が、配線Ｍ２であり、第２配線層よりも１つ上層の配線層である第３配線層の配線が、配線Ｍ３であり、第３配線層よりも１つ上層の配線層である第４配線層の配線が、配線Ｍ４である。図１では、第４配線層が最上層の配線層となっているが、第４配線層よりも更に上層の配線層を形成することもできる。
すなわち、プラグＰ１が埋め込まれた層間絶縁膜Ｌ１上に、第１配線層の配線Ｍ１が形成されている。プラグＰ１は、上面が配線Ｍ１の下面と接することで、その配線Ｍ１と電気的に接続されている。
層間絶縁膜Ｌ１上に、配線Ｍ１を覆うように、絶縁膜として層間絶縁膜Ｌ２が形成されている。層間絶縁膜Ｌ２には、スルーホール（開口部、貫通孔）Ｓ２が形成されており、スルーホールＳ２内に、接続用の導電体部として導電性のプラグ（コンタクトプラグ）Ｐ２が形成されている。
プラグＰ２が埋め込まれた層間絶縁膜Ｌ２上に、第２配線層の配線Ｍ２が形成されている。
層間絶縁膜Ｌ２上に、配線Ｍ２を覆うように、絶縁膜として層間絶縁膜Ｌ３が形成されている。層間絶縁膜Ｌ３には、スルーホール（開口部、貫通孔）Ｓ３が形成されており、スルーホールＳ３内に、接続用の導電体部として導電性のプラグ（コンタクトプラグ）Ｐ３が形成されている。
プラグＰ３が埋め込まれた層間絶縁膜Ｌ３上に、第３配線層の配線Ｍ３が形成されている。
層間絶縁膜Ｌ３上に、配線Ｍ３を覆うように、絶縁膜として層間絶縁膜Ｌ４が形成されている。層間絶縁膜Ｌ４には、スルーホール（開口部、貫通孔）Ｓ４が形成されており、スルーホールＳ４内に、接続用の導電体部として導電性のプラグ（コンタクトプラグ）Ｐ４が形成されている。
プラグＰ４が埋め込まれた層間絶縁膜Ｌ４上に、第４配線層の配線Ｍ４が形成されている。
層間絶縁膜Ｌ４上に、配線Ｍ４を覆うように、絶縁膜として層間絶縁膜Ｌ５が形成されている。ＣＭＯＳイメージセンサの場合、層間絶縁膜Ｌ５上には、カラーフィルタ（図示せず）やマイクロレンズ（図示せず）などを配置することもできる。また、層間絶縁膜Ｌ５上にパッシベーション膜（図示せず）を形成することもできる。また、層間絶縁膜Ｌ５に開口部を設けて、その開口部から配線Ｍ５の一部を露出させることにより、パッド（ボンディングパッド）を形成することもできる。
第１配線層の配線Ｍ１は、パターニングされた導電膜（積層導電膜）からなり、ここでは、下から順に、バリア導体膜Ｂ１ａと主導体膜Ｃ１とバリア導体膜Ｂ１ｂとの積層膜からなる。第２配線層の配線Ｍ２は、パターニングされた導電膜（積層導電膜）からなり、ここでは、下から順に、バリア導体膜Ｂ２ａと主導体膜Ｃ２とバリア導体膜Ｂ２ｂとの積層膜からなる。第３配線層の配線Ｍ３は、パターニングされた導電膜（積層導電膜）からなり、ここでは、下から順に、バリア導体膜Ｂ３ａと主導体膜Ｃ３とバリア導体膜Ｂ３ｂとの積層膜からなる。第４配線層の配線Ｍ４は、パターニングされた導電膜（積層導電膜）からなり、ここでは、下から順に、バリア導体膜Ｂ４ａと主導体膜Ｃ４とバリア導体膜Ｂ４ｂとの積層膜からなる。
各配線層において、配線（Ｍ１〜Ｍ４）を構成する下層側のバリア導体膜（Ｂ１ａ，Ｂ２ａ，Ｂ３ａ，Ｂ４ａ）は、好ましくは窒化チタン（ＴｉＮ）膜からなるが、他の形態として、チタン（Ｔｉ）膜、あるいは、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜を用いることもできる。この下層側のバリア導体膜（Ｂ１ａ，Ｂ２ａ，Ｂ３ａ，Ｂ４ａ）は、配線（Ｍ１，Ｍ２，Ｍ３，Ｍ４）と下地の絶縁膜（Ｌ１，Ｌ２，Ｌ３，Ｌ４）との間の密着性を向上させる機能を有している。
各配線層において、配線（Ｍ１，Ｍ２，Ｍ３，Ｍ４）を構成する上層側のバリア導体膜（Ｂ１ｂ，Ｂ２ｂ，Ｂ３ｂ，Ｂ４ｂ）は、好ましくは窒化チタン（ＴｉＮ）膜からなるが、他の形態として、チタン（Ｔｉ）膜、あるいは、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜を用いることもできる。この上層側のバリア導体膜（Ｂ１ｂ，Ｂ２ｂ，Ｂ３ｂ，Ｂ４ｂ）は、配線（Ｍ１，Ｍ２，Ｍ３，Ｍ４）とその配線（Ｍ１，Ｍ２，Ｍ３，Ｍ４）を覆う絶縁膜（Ｌ２，Ｌ３，Ｌ４，Ｌ５）との間の密着性を向上させる機能も有し、また、フォトリソグラフィ工程における反射防止膜としての機能を有している。
配線Ｍ１，Ｍ２，Ｍ３，Ｍ４は、いずれも、アルミニウム（Ａｌ）を主成分とするアルミニウム配線である。このため、主導体膜Ｃ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ、アルミニウム（Ａｌ）を主成分とする導電材料膜（但し金属伝導を示す導電材料膜）からなる。主導体膜Ｃ１，Ｃ２，Ｃ３，Ｃ４としては、それぞれ、アルミニウム膜を用いることができるが、これに限定されず、例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物膜または合金膜を、好適に用いることができる。主導体膜Ｃ１，Ｃ２，Ｃ３，Ｃ４のそれぞれにおけるＡｌ（アルミニウム）の組成比は５０原子％より大きい（すなわちＡｌリッチである）が、９９原子％以上であれば、より好ましい。
各配線Ｍ１〜Ｍ４において、主導体膜（Ｃ１〜Ｃ４）の厚みは、下層側のバリア導体膜（Ｂ１ａ〜Ｂ４ａ）の厚みよりも厚く、かつ、上層側のバリア導体膜（Ｂ１ｂ〜Ｂ４ｂ）の厚みよりも厚い。
プラグＰ１，Ｐ２，Ｐ３，Ｐ４は、いずれもコンタクトプラグである。プラグＰ１，Ｐ２，Ｐ３，Ｐ４は、層間絶縁膜に埋め込まれた接続用の導体部（埋め込み導体部）とみなすことができる。プラグＰ１，Ｐ２，Ｐ３，Ｐ４のそれぞれは、スルーホール（Ｓ１〜Ｓ４）の底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にスルーホール（Ｓ１〜Ｓ４）を埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、各プラグＰ１，Ｐ２，Ｐ３，Ｐ４を構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰ１，Ｐ２，Ｐ３，Ｐ４用のバリア導体膜としては、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜を用いることができ、プラグＰ１，Ｐ２，Ｐ３，Ｐ４用の主導体膜としては、タングステン膜を用いることができる。他の形態として、プラグＰ１，Ｐ２，Ｐ３，Ｐ４のうちの任意のものに対して、タングステンプラグ以外のプラグ、例えば銅プラグなどを用いることもできる。
プラグＰ２は、配線Ｍ２と配線Ｍ１との間に配置されている。プラグＰ２の上面が配線Ｍ２の下面と接することで、プラグＰ２と配線Ｍ２とが電気的に接続され、また、プラグＰ２の下面が配線Ｍ１の上面と接することで、プラグＰ２と配線Ｍ１とが電気的に接続されている。このため、プラグＰ２は、プラグＰ２上に配置された配線Ｍ２とプラグＰ２の下に配置された配線Ｍ１との間を電気的に接続する。
プラグＰ３は、配線Ｍ３と配線Ｍ２との間、または、下部電極ＬＥと配線Ｍ２との間、に配置されている。プラグＰ３の上面が配線Ｍ３の下面または下部電極ＬＥの下面と接することで、プラグＰ３と配線Ｍ３または下部電極ＬＥとが電気的に接続され、また、プラグＰ３の下面が配線Ｍ２の上面と接することで、プラグＰ３と配線Ｍ２とが電気的に接続されている。このため、プラグＰ３は、プラグＰ３上に配置された配線Ｍ３または下部電極ＬＥとプラグＰ３の下に配置された配線Ｍ２との間を電気的に接続する。
プラグＰ４は、配線Ｍ４と配線Ｍ３との間、または、配線Ｍ４と上部電極ＵＥとの間、に配置されている。プラグＰ４の上面が配線Ｍ４の下面と接することで、プラグＰ４と配線Ｍ４とが電気的に接続され、また、プラグＰ４の下面が配線Ｍ３の上面または上部電極ＵＥの上面と接することで、プラグＰ４と配線Ｍ３または上部電極ＵＥとが電気的に接続されている。このため、プラグＰ４は、プラグＰ４上に配置された配線Ｍ４とプラグＰ４の下に配置された配線Ｍ３または上部電極ＵＥとの間を電気的に接続する。
本実施の形態では、半導体基板ＳＢ上に形成された多層配線構造内のいずれかの配線層に、ＭＩＭ型の容量素子（キャパシタ）ＣＰが形成されている。図１の場合は、第３配線層に容量素子ＣＰが形成されている。
容量素子ＣＰは、下部電極（第１電極）ＬＥと、上部電極（第２電極）ＵＥと、下部電極ＬＥと上部電極ＵＥとの間に介在する容量絶縁膜（誘電体膜）ＹＺとにより構成されている。
容量素子ＣＰの下部電極ＬＥは、プラグＰ３が埋め込まれた層間絶縁膜Ｌ３上に形成されている。下部電極ＬＥは、導電材料膜（但し金属伝導を示す導電材料膜）からなるが、アルミニウム（Ａｌ）の融点よりも高い融点を有する材料からなることが好ましく、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、窒化タンタル（ＴａＮ）膜、またはタンタル（Ｔａ）膜を好適に用いることができる。ここでは、下部電極ＬＥを、窒化チタン（ＴｉＮ）膜により形成している。
下部電極ＬＥの下にはプラグＰ３が配置されて、下部電極ＬＥに電気的に接続されている。プラグＰ３のうち、下部電極ＬＥの下に配置されて下部電極ＬＥに電気的に接続されたプラグＰ３を、符号Ｐ３ａを付してプラグＰ３ａと称することとする。プラグＰ３ａの上面が下部電極ＬＥの下面と接することにより、プラグＰ３ａと下部電極ＬＥとが電気的に接続されている。また、プラグＰ３のうち、配線Ｍ３の下に配置されて配線Ｍ３に電気的に接続されたプラグＰ３を、符号Ｐ３ｃを付してプラグＰ３ｃと称することとする。プラグＰ３ｃの上面が配線Ｍ３の下面と接することにより、プラグＰ３ｃと配線Ｍ３とが電気的に接続されている。
また、下部電極ＬＥの下にプラグＰ３ａ（下部電極ＬＥに接続されたプラグＰ３ａ）が配置されているが、下部電極ＬＥ上にはプラグＰ４（下部電極ＬＥに接続されたプラグＰ４）は配置されていない。
なお、配線Ｍ３と配線Ｍ２との間に配置されたプラグＰ３ｃは、その配線Ｍ３と配線Ｍ２との間を電気的に接続するように機能する。一方、下部電極ＬＥの下に配置されたプラグＰ３ａは、下部電極ＬＥとプラグＰ３ａの下に配置された配線Ｍ２との間を電気的に接続するように機能する。すなわち、プラグＰ３ａは、下部電極ＬＥと配線Ｍ２との間に配置されており、プラグＰ３ａの上面が下部電極ＬＥの下面と接することで、プラグＰ３ａと下部電極ＬＥとが電気的に接続され、また、プラグＰ３ａの下面が配線Ｍ２の上面と接することで、プラグＰ３ａと配線Ｍ２とが電気的に接続されている。このため、プラグＰ３ａは、プラグＰ３ａ上に配置された下部電極ＬＥとプラグＰ３ａの下に配置された配線Ｍ２との間を電気的に接続する。
容量絶縁膜ＹＺは、層間絶縁膜Ｌ３上に、下部電極ＬＥを覆うように形成されている。容量絶縁膜ＹＺは、例えば窒化シリコン膜からなる。図２からも分かるように、平面視において、下部電極ＬＥは容量絶縁膜ＹＺに内包されている。このため、下部電極ＬＥの上面と側面とは、容量絶縁膜ＹＺで覆われている。従って、下部電極ＬＥと上部電極ＵＥとの間には容量絶縁膜ＹＺが介在し、下部電極ＬＥと上部電極ＵＥとは接していない。下部電極ＬＥの下面（底面）は、プラグＰ３ａの上面に対向する部分以外は、層間絶縁膜Ｌ３の上面と対向している。このため、下部電極ＬＥの下面（底面）は、プラグＰ３ａの上面に接している部分以外は、層間絶縁膜Ｌ３の上面に接することになる。
上部電極ＵＥは、層間絶縁膜Ｌ３上に、容量絶縁膜ＹＺを覆うように（従って下部電極ＬＥも覆うように）、形成されている。上部電極ＵＥは、第３配線層の配線Ｍ３と同層に形成されている。すなわち、上部電極ＵＥは、第３配線層の配線Ｍ３と同層の導電膜パターンにより形成されている。つまり、上部電極ＵＥと配線Ｍ３とは、共通の導電膜（後述の導電膜ＣＤ３に対応）をパターニングすることにより形成されたものである。上部電極ＵＥと配線Ｍ３とは、繋がっておらず、互いに分離されている。なお、上部電極ＵＥの一部を層間絶縁膜Ｌ３上に延在させて、配線として機能させることもできる。
このため、上部電極ＵＥを構成する材料と、配線Ｍ３を構成する材料とは、同じである。また、上部電極ＵＥの厚みと、配線Ｍ３の厚みとは、実質的に同じである。すなわち、上部電極ＵＥの厚みと配線Ｍ３の厚みとの差は、後述の導電膜ＣＤ３の成膜時の厚みばらつきの範囲内である。また、上部電極ＵＥの積層構成は、配線Ｍ３の積層構成と同じである。
すなわち、配線Ｍ３は、バリア導体膜Ｂ３ａと、バリア導体膜Ｂ３ａ上の主導体膜Ｃ３と、主導体膜Ｃ３上のバリア導体膜Ｂ３ｂとの積層膜からなる場合、上部電極ＵＥも、バリア導体膜Ｂ３ａと、バリア導体膜Ｂ３ａ上の主導体膜Ｃ３と、主導体膜Ｃ３上のバリア導体膜Ｂ３ｂとの積層膜からなる。上部電極ＵＥを構成するバリア導体膜Ｂ３ａと、配線Ｍ３を構成するバリア導体膜Ｂ３ａとは、同じ材料からなり、実質的に同じ厚みを有している。また、上部電極ＵＥを構成する主導体膜Ｃ３と、配線Ｍ３を構成する主導体膜Ｃ３とは、同じ材料からなり、実質的に同じ厚みを有している。また、上部電極ＵＥを構成するバリア導体膜Ｂ３ｂと、配線Ｍ３を構成するバリア導体膜Ｂ３ｂとは、同じ材料からなり、実質的に同じ厚みを有している。
図２からも分かるように、平面視において、上部電極ＵＥは、容量絶縁膜ＹＺおよび下部電極ＬＥを内包している。このため、平面視において、下部電極ＬＥは容量絶縁膜ＹＺに内包され、容量絶縁膜ＹＺは上部電極ＵＥに内包された状態になっている。つまり、平面視において、容量絶縁膜ＹＺは、下部電極ＬＥと重なる部分と重ならない部分とを有しており、容量絶縁膜ＹＺの外周部は、下部電極ＬＥとは重なっておらず、また、上部電極ＵＥは、容量絶縁膜ＹＺに重なる部分と重ならない部分とを有しており、上部電極ＵＥの外周部は、容量絶縁膜ＹＺとは重なっていない。従って、容量絶縁膜ＹＺの平面寸法（平面積）は、下部電極ＬＥの平面寸法（平面積）よりも大きく、上部電極ＵＥの平面寸法（平面積）は、容量絶縁膜ＹＺの平面寸法（平面積）よりも大きい。
なお、「平面視」または「平面的に見て」などと言うときは、半導体基板ＳＢの主面に平行な平面でみた場合をいう。
上部電極ＵＥ上にはプラグＰ４が配置されて、上部電極ＵＥに電気的に接続されている。プラグＰ４のうち、上部電極ＵＥ上に配置されて上部電極ＵＥに電気的に接続されたプラグＰ４を、符号Ｐ４ａを付してプラグＰ４ａと称することとする。プラグＰ４ａの下面（底面）が上部電極ＵＥの上面と接することにより、プラグＰ４ａと上部電極ＵＥとが電気的に接続されている。また、プラグＰ４のうち、配線Ｍ３上に配置されて配線Ｍ３に電気的に接続されたプラグＰ４を、符号Ｐ４ｃを付してプラグＰ４ｃと称することとする。プラグＰ４ｃの下面（底面）が配線Ｍ３の上面と接することにより、プラグＰ４ｃと配線Ｍ３とが電気的に接続されている。
上部電極ＵＥ上に配置されて上部電極ＵＥと電気的に接続されたプラグＰ４ａは、平面視において下部電極ＬＥとは重なっていない。すなわち、平面視において、上部電極ＵＥとは重なるが、下部電極ＬＥとは重ならない位置に、プラグＰ４ａが配置されている。つまり、平面視において、上部電極ＵＥは、下部電極ＬＥに重なる部分と重ならない部分とを有しているが、下部電極ＬＥに重ならない部分の上部電極ＵＥ上にプラグＰ４ａが配置されている。
また、上部電極ＵＥ上に配置されて上部電極ＵＥと電気的に接続されたプラグＰ４ａは、平面視において容量絶縁膜ＹＺとは重なっていない。すなわち、平面視において、上部電極ＵＥとは重なるが、容量絶縁膜ＹＺとは重ならない位置に、プラグＰ４ａが配置されている。つまり、平面視において、上部電極ＵＥは、容量絶縁膜ＹＺに重なる部分と重ならない部分とを有しているが、容量絶縁膜ＹＺに重ならない部分の上部電極ＵＥ上にプラグＰ４ａが配置されている。
従って、平面視において、プラグＰ４ａは、下部電極ＬＥと容量絶縁膜ＹＺのどちらにも重なっていない。
また、平面視において、下部電極ＬＥと重ならない部分の上部電極ＵＥ上にプラグＰ４ａ（上部電極ＵＥに接続されたプラグＰ４ａ）が配置されているが、下部電極ＬＥと重なる部分の上部電極ＵＥ上には、プラグＰ４（上部電極ＵＥに接続されたプラグＰ４）は配置されていない。
なお、配線Ｍ４と配線Ｍ３との間に配置されたプラグＰ４ｃは、その配線Ｍ４と配線Ｍ３との間を電気的に接続するように機能する。一方、上部電極ＵＥ上に配置されたプラグＰ４ａは、上部電極ＵＥとプラグＰ４ａ上に配置された配線Ｍ４との間を電気的に接続するように機能する。すなわち、プラグＰ４ａは、配線Ｍ４と上部電極ＵＥとの間に配置されており、プラグＰ４ａの上面が配線Ｍ４の下面と接することで、プラグＰ４ａと配線Ｍ４とが電気的に接続され、また、プラグＰ４ａの下面が上部電極ＵＥの上面と接することで、プラグＰ４ａと上部電極ＵＥとが電気的に接続されている。このため、プラグＰ４ａは、プラグＰ４ａの下に配置された上部電極ＵＥとプラグＰ４ａ上に配置された配線Ｍ４との間を電気的に接続する。
配線Ｍ４と配線Ｍ３との間に配置されたプラグＰ４ｃの高さ（ｈ２）と、配線Ｍ４と上部電極ＵＥとの間に配置されたプラグＰ４ａの高さ（ｈ１）とは、ほぼ同じである（ｈ１＝ｈ２）。別の見方をすると、配線Ｍ３上に形成（配置）されてプラグＰ４ｃが埋め込まれるスルーホールＳ４の深さ（ｄ２）と、上部電極ＵＥ上に形成（配置）されてプラグＰ４ａが埋め込まれるスルーホールＳ４の深さ（ｄ１）とは、ほぼ同じである（ｄ１＝ｄ２）。そうなるのは、上部電極ＵＥと配線Ｍ３とが同層の導電膜パターンにより形成されているため、上部電極ＵＥの厚みと配線Ｍ３の厚みとが実質的に同じであることと、平面視において下部電極ＬＥおよび容量絶縁膜ＹＺに重ならない部分の上部電極ＵＥ上にプラグＰ４ａを形成（配置）しているためである。
なお、プラグＰ４ａの高さｈ１とプラグＰ４ｃの高さｈ２は、後述の図２４に示してあり、プラグＰ４ａが埋め込まれるスルーホールＳ４の深さｄ１とプラグＰ４ｃが埋め込まれるスルーホールＳ４の深さｄ２とは、後述の図２１に示してある。プラグＰ４ａの高さｈ１は、そのプラグＰ４ａが埋め込まれるスルーホールＳ４の深さｄ１とほぼ一致し、プラグＰ４ｃの高さｈ２は、そのプラグＰ４ｃが埋め込まれるスルーホールＳ４の深さｄ２とほぼ一致している。
また、上部電極ＵＥの一部の下に下部電極ＬＥおよび容量絶縁膜ＹＺが存在していることを反映して、上部電極ＵＥの上面には、凸部ＴＢが形成されている。なお、凸部ＴＢは、後述の図１９に符号ＴＢを付して示した領域に対応している。凸部ＴＢは、下部電極ＬＥおよび容量絶縁膜ＹＺの厚みの分だけ、下部電極ＬＥおよび容量絶縁膜ＹＺ上に位置する部分の上部電極ＵＥの上面が盛り上がることにより、形成されている。上部電極ＵＥの上面において、凸部ＴＢは凸部ＴＢの周囲の領域よりも、下部電極ＬＥおよび容量絶縁膜ＹＺの厚みの分だけ高さが高くなっている。この凸部ＴＢが形成されている領域は、平面視で下部電極ＬＥおよび容量絶縁膜ＹＺが形成されている領域と概ね一致している。本実施の形態および後述の実施の形態２〜５では、下部電極ＬＥおよび容量絶縁膜ＹＺを反映して形成された上部電極ＵＥの上面の凸部ＴＢ上には、上部電極ＵＥに接続するプラグＰ４を配置していない。
そして、本実施の形態および後述の実施の形態３では、上部電極ＵＥの上面のうち、凸部ＴＢの周囲の領域上、すなわち、凸部ＴＢよりも低くなっている領域上に、上部電極ＵＥに接続するプラグＰ４ａを配置している。上部電極ＵＥの上面のうち、凸部ＴＢの周囲の領域、すなわち、凸部ＴＢよりも低くなっている領域では、上部電極ＵＥの上面の高さ位置は、配線Ｍ３の上面の高さ位置とほぼ同じになるため、配線Ｍ３上に配置されたプラグＰ４ｃの高さ（ｈ２）と、上部電極ＵＥ上に配置されたプラグＰ４ａの高さ（ｈ１）とは、ほぼ同じになる（ｈ１＝ｈ２）。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図３〜図２４は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本実施の形態の半導体装置を製造するには、まず、図３に示されるように、半導体基板（半導体ウエハ）ＳＢを準備（用意）する。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。
次に、半導体基板ＳＢに受光素子（ここではフォトダイオードＤＩ）を含む半導体素子を形成する。
まず、図３に示されるように、半導体基板ＳＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、絶縁体（溝に埋め込まれた絶縁体）からなる素子分離領域ＳＴを形成する。他の形態として、ＬＯＣＯＳ（Local oxidation of silicon）法を用いて素子分離領域ＳＴを形成することもできる。素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定される。
次に、半導体基板ＳＢに、ｐ型ウエルＰＷ１、ｐ型ウエルＰＷ２、ｎ型半導体領域ＮＲ、ｐ＋型半導体領域ＰＲを、それぞれイオン注入により形成する。ｐ型ウエルＰＷ１とｎ型半導体領域ＮＲとｐ＋型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＤＩが形成される。
次に、半導体基板ＳＢ上に転送トランジスタＴＸ用のゲート電極ＧＴと、画素トランジスタＱ１用のゲート電極ＧＳとを、それぞれゲート絶縁膜ＧＩを介して形成する。
次に、半導体基板ＳＢに、ｎ型半導体領域ＮＲおよびソース・ドレイン領域ＳＤを、それぞれイオン注入により形成する。この際、低不純物濃度のエクステンション領域をイオン注入により形成してから、サイドウォールスペーサＳＷを形成し、その後に高不純物濃度領域をイオン注入により形成することで、ｎ型半導体領域ＮＲやソース・ドレイン領域ＳＤを、それぞれ、低不純物濃度のエクステンション領域と高不純物濃度領域とを有するＬＤＤ構造とすることもできる。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
このようにして、半導体基板ＳＢに、フォトダイオードＤＩと転送トランジスタＴＸと画素トランジスタＱ１とが形成される。
次に、半導体基板ＳＢの主面上に絶縁膜を形成してから、この絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、キャップ絶縁膜（保護膜）ＣＺを形成する。キャップ絶縁膜ＣＺは、例えば酸化シリコン膜などにより形成することができる。
次に、サリサイド技術により、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤ、ゲート電極ＧＴおよびゲート電極ＧＳの各上部などに、低抵抗の金属シリサイド層（図示せず）を形成することもできる。
ここまでの工程により、図３に示されるように、半導体基板ＳＢに受光素子（ここではフォトダイオードＤＩ）を含む半導体素子が形成される。なお、本実施の形態では、半導体基板ＳＢに受光素子を含む半導体素子を形成する場合について説明しているが、これに限定されるものではなく、半導体基板ＳＢに形成する素子は種々変更可能であり、受光素子を含まない半導体素子を半導体基板ＳＢに形成する場合もあり得る。
次に、図４に示されるように、半導体基板ＳＢの主面上に、絶縁膜として層間絶縁膜Ｌ１を形成する。層間絶縁膜Ｌ１は、ゲート電極ＧＴ，ＧＳ、サイドウォールスペーサＳＷおよびキャップ絶縁膜ＣＺを覆うように、半導体基板ＳＢ上に形成される。
層間絶縁膜Ｌ１は、例えば酸化シリコン膜からなる。この酸化シリコン膜としては、例えばＴＥＯＳを原料とした酸化シリコン膜を用いることができ、例えばＣＶＤ法などにより形成することができるが、ＨＤＰ酸化膜を用いることもできる。
層間絶縁膜Ｌ１の成膜後、層間絶縁膜Ｌ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜Ｌ１の上面を平坦化する。層間絶縁膜Ｌ１を成膜した段階で、下地段差に起因して層間絶縁膜Ｌ１の表面に凹凸形状が形成されていても、成膜後に層間絶縁膜Ｌ１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜Ｌ１を得ることができる。
次に、層間絶縁膜Ｌ１上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜Ｌ１をエッチング（好ましくはドライエッチング）することにより、層間絶縁膜Ｌ１にスルーホールＳ１を形成する。スルーホールＳ１は、層間絶縁膜Ｌ１を貫通するように形成される。
次に、スルーホールＳ１内にプラグＰ１を形成する。プラグＰ１は、例えば次のようにして形成することができる。
すなわち、まず、スルーホールＳ１の内部（底部および側壁上）を含む層間絶縁膜Ｌ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にスルーホールＳ１を埋めるように形成する。その後、スルーホールＳ１の外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜Ｌ１の上面が露出し、層間絶縁膜Ｌ１のスルーホールＳ１内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰ１が形成される。図４では、図面の簡略化のために、プラグＰ１は、主導体膜とバリア導体膜とを一体化して示してある。
次に、プラグＰ１が埋め込まれた層間絶縁膜Ｌ１上に、第１配線層の配線Ｍ１を形成する。配線Ｍ１は、例えば次のようにして形成することができる。
すなわち、まず、図５に示されるように、プラグＰ１が埋め込まれた層間絶縁膜Ｌ１上に、第１配線層用の導電膜ＣＤ１を形成する。導電膜ＣＤ１は、バリア導体膜Ｂ１ａとバリア導体膜Ｂ１ａ上の主導体膜Ｃ１と主導体膜Ｃ１上のバリア導体膜Ｂ１ｂとの積層膜からなり、スパッタリング法などを用いて形成することができる。各膜の材料については、上述した通りである。それから、導電膜ＣＤ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図６に示されるように、パターニングされた導電膜ＣＤ１からなる配線Ｍ１を形成することができる。
次に、図７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜Ｌ１上に、配線Ｍ１を覆うように、絶縁膜として層間絶縁膜Ｌ２を形成する。層間絶縁膜Ｌ２は、例えば酸化シリコン膜からなる。この酸化シリコン膜としては、例えばＴＥＯＳを原料とした酸化シリコン膜を用いることができ、例えばＣＶＤ法などにより形成することができるが、ＨＤＰ酸化膜を用いることもできる。層間絶縁膜Ｌ２の成膜後、必要に応じて、層間絶縁膜Ｌ２の上面をＣＭＰ法により研磨するなどして、層間絶縁膜Ｌ２の上面の平坦性を高めることもできる。
次に、層間絶縁膜Ｌ２上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜Ｌ２をエッチング（好ましくはドライエッチング）することにより、層間絶縁膜Ｌ２にスルーホールＳ２を形成する。スルーホールＳ２は、層間絶縁膜Ｌ２を貫通し、スルーホールＳ２の底部では、配線Ｍ１の上面が露出される。
次に、スルーホールＳ２内に導電膜を埋め込むことにより、スルーホールＳ２内にプラグＰ２を形成する。プラグＰ２は、上記プラグＰ１と同様の手法により形成することができる。
次に、プラグＰ２が埋め込まれた層間絶縁膜Ｌ２上に、第２配線層の配線Ｍ２を形成する。配線Ｍ２は、例えば次のようにして形成することができる。
すなわち、まず、図８に示されるように、プラグＰ２が埋め込まれた層間絶縁膜Ｌ２上に、第２配線層用の導電膜ＣＤ２を形成する。導電膜ＣＤ２は、バリア導体膜Ｂ２ａとバリア導体膜Ｂ２ａ上の主導体膜Ｃ２と主導体膜Ｃ２上のバリア導体膜Ｂ２ｂとの積層膜からなり、スパッタリング法などを用いて形成することができる。各膜の材料については、上述した通りである。それから、この導電膜ＣＤ２をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図９に示されるように、パターニングされた導電膜ＣＤ２からなる配線Ｍ２を形成することができる。
次に、図１０に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜Ｌ２上に、配線Ｍ２を覆うように、絶縁膜として層間絶縁膜Ｌ３を形成する。層間絶縁膜Ｌ３は、例えば酸化シリコン膜からなる。この酸化シリコン膜としては、例えばＴＥＯＳを原料とした酸化シリコン膜を用いることができ、例えばＣＶＤ法などにより形成することができるが、ＨＤＰ酸化膜を用いることもできる。層間絶縁膜Ｌ３の成膜後、必要に応じて、層間絶縁膜Ｌ３の上面をＣＭＰ法により研磨するなどして、層間絶縁膜Ｌ３の上面の平坦性を高めることもできる。このようにして、図１０の構造が得られる。
図１１は、図１０と同じ工程段階が示されているが、図１１〜図２４では、図面の簡略化のために、層間絶縁膜Ｌ２およびそれよりも下層の構造については、図示を省略している。また、図１１では、図面の簡略化のために、図１０に対して配線Ｍ２の間隔を若干変えて描いてある。
次に図１２に示されるように、層間絶縁膜Ｌ３上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜Ｌ３をエッチング（好ましくはドライエッチング）することにより、層間絶縁膜Ｌ３にスルーホールＳ３を形成する。スルーホールＳ３は、層間絶縁膜Ｌ３を貫通し、スルーホールＳ３の底部では、配線Ｍ２の上面が露出される。
次に、スルーホールＳ３内に導電膜を埋め込むことにより、スルーホールＳ３内にプラグＰ３を形成する。プラグＰ３は、上記プラグＰ１と同様の手法により形成することができる。
次に、プラグＰ３が埋め込まれた層間絶縁膜Ｌ３上に、容量素子ＣＰの下部電極ＬＥを形成する。下部電極ＬＥは、例えば次のようにして形成することができる。
すなわち、まず、図１３に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちプラグＰ３が埋め込まれた層間絶縁膜Ｌ３上に、下部電極ＬＥ形成用の導電膜ＣＤＬＥを形成する。導電膜ＣＤＬＥは、例えば窒化チタン（ＴｉＮ）膜からなり、スパッタリング法などを用いて形成することができる。それから、導電膜ＣＤＬＥ上にフォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、導電膜ＣＤＬＥをエッチングしてパターニングすることにより、図１４に示されるように、下部電極ＬＥを形成する。下部電極ＬＥは、パターニングされた導電膜ＣＤＬＥからなる。その後、フォトレジストパターンＲＰ１は除去する。図１４には、この段階が示されている。
次に、容量素子ＣＰの容量絶縁膜ＹＺを形成する。容量絶縁膜ＹＺは、例えば次のようにして形成することができる。
すなわち、まず、図１５に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜Ｌ３上に、下部電極ＬＥを覆うように、容量絶縁膜ＹＺ形成用の絶縁膜ＬＹＺを形成する。絶縁膜ＬＹＺは、例えば窒化シリコン膜からなり、プラズマＣＶＤ法などを用いて形成することができる。絶縁膜ＬＹＺとして、窒化シリコン膜は好適であるが、それ以外にも、例えば、酸化シリコン膜、酸化タンタル膜、または酸化チタン膜などを用いることもできる。それから、絶縁膜ＬＹＺ上にフォトリソグラフィ技術を用いてフォトレジストパターンＲＰ２を形成する。それから、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、絶縁膜ＬＹＺをエッチングしてパターニングすることにより、図１６に示されるように、容量絶縁膜ＹＺを形成する。容量絶縁膜ＹＺは、パターニングされた絶縁膜ＬＹＺからなる。その後、フォトレジストパターンＲＰ２は除去する。図１６には、この段階が示されている。
平面視において、下部電極ＬＥは容量絶縁膜ＹＺに内包されるため、容量絶縁膜ＹＺを形成すると、下部電極ＬＥは容量絶縁膜ＹＺで覆われた状態になり、従って、下部電極ＬＥは露出していない状態になる。
次に、層間絶縁膜Ｌ３上に、第３配線層の配線Ｍ３と上部電極ＵＥとを形成する。配線Ｍ３および上部電極ＵＥは、例えば次のようにして形成することができる。
すなわち、まず、図１７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜Ｌ３上に、容量絶縁膜ＹＺを覆うように、導電膜ＣＤ３を形成する。導電膜ＣＤ３は、配線Ｍ３形成用の導電膜と上部電極ＵＥ形成用の導電膜とを兼ねている。導電膜ＣＤ３は、バリア導体膜Ｂ３ａとバリア導体膜Ｂ３ａ上の主導体膜Ｃ３と主導体膜Ｃ３上のバリア導体膜Ｂ３ｂとの積層膜からなり、スパッタリング法などを用いて形成することができる。各膜の材料については、上述した通りである。それから、図１８に示されるように、導電膜ＣＤ３上に、反射防止用の絶縁膜ＡＲＦを形成する。絶縁膜ＡＲＦは、例えば酸窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＡＲＦは、不要であればその形成を省略することもできる。それから、絶縁膜ＡＲＦ上に（絶縁膜ＡＲＦを形成しない場合は導電膜ＣＤ３上に）、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ３を形成する。それから、フォトレジストパターンＲＰ３をエッチングマスクとして用いて、絶縁膜ＡＲＦおよび導電膜ＣＤ３を順にエッチングする。これにより、導電膜ＣＤ３と導電膜ＣＤ３上の絶縁膜ＡＲＦとの積層膜がパターニングされる。その後、フォトレジストパターンＲＰ３を除去してから、絶縁膜ＡＲＦをエッチング（好ましくはウェットエッチング）によって選択的に除去する。このようにして、図１９に示されるように、パターニングされた導電膜ＣＤ３からなる配線Ｍ３と上部電極ＵＥとを形成することができる。なお、絶縁膜ＡＲＦを除去せずに、配線Ｍ３上と上部電極ＵＥ上とに絶縁膜ＡＲＦを残存させる場合もあり得る。
このように、本実施の形態では、配線Ｍ３形成用と上部電極ＵＥ形成用とを兼ねた共通の導電膜ＣＤ３を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ３と上部電極ＵＥとを形成している。このため、配線Ｍ３と上部電極ＵＥとは、いずれも、パターニングされた導電膜ＣＤ３により形成されている。また、配線Ｍ３と上部電極ＵＥとは、同工程で形成される。
次に、図２０に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜Ｌ３上に、配線Ｍ３および上部電極ＵＥを覆うように、絶縁膜として層間絶縁膜Ｌ４を形成する。層間絶縁膜Ｌ４は、例えば酸化シリコン膜からなる。この酸化シリコン膜としては、例えばＴＥＯＳを原料とした酸化シリコン膜を用いることができ、例えばＣＶＤ法などにより形成することができるが、ＨＤＰ酸化膜を用いることもできる。層間絶縁膜Ｌ４の成膜後、必要に応じて、層間絶縁膜Ｌ４の上面をＣＭＰ法により研磨するなどして、層間絶縁膜Ｌ４の上面の平坦性を高めることもできる。
次に、図２１に示されるように、層間絶縁膜Ｌ４上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜Ｌ４をエッチング（好ましくはドライエッチング）することにより、層間絶縁膜Ｌ４にスルーホールＳ４を形成する。スルーホールＳ４は、層間絶縁膜Ｌ４を貫通し、スルーホールＳ４の底部では、配線Ｍ３または上部電極ＵＥの上面が露出される。すなわち、上部電極ＵＥに接続するプラグＰ４ａを埋め込むためのスルーホールＳ４では、上部電極ＵＥの上面が露出され、配線Ｍ３に接続するプラグＰ４ｃを埋め込むためのスルーホールＳ４では、配線Ｍ３の上面が露出される。
次に、図２２に示されるように、スルーホールＳ４内に導電膜を埋め込むことにより、スルーホールＳ４内にプラグＰ４を形成する。プラグＰ４は、上記プラグＰ１と同様の手法により形成することができる。
次に、プラグＰ４が埋め込まれた層間絶縁膜Ｌ４上に、第４配線層の配線Ｍ４を形成する。配線Ｍ４は、例えば次のようにして形成することができる。
すなわち、まず、図２３に示されるように、プラグＰ４が埋め込まれた層間絶縁膜Ｌ４上に、第４配線層用の導電膜ＣＤ４を形成する。導電膜ＣＤ４は、バリア導体膜Ｂ４ａとバリア導体膜Ｂ４ａ上の主導体膜Ｃ４と主導体膜Ｃ４上のバリア導体膜Ｂ４ｂとの積層膜からなり、スパッタリング法などを用いて形成することができる。各膜の材料については、上述した通りである。それから、この導電膜ＣＤ４をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図２４に示されるように、パターニングされた導電膜ＣＤ４からなる配線Ｍ４を形成することができる。
次に、上記図１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜Ｌ４上に、配線Ｍ４を覆うように、絶縁膜として層間絶縁膜Ｌ５を形成する。層間絶縁膜Ｌ５は、例えば酸化シリコン膜からなる。この酸化シリコン膜としては、例えばＴＥＯＳを原料とした酸化シリコン膜を用いることができ、例えばＣＶＤ法などにより形成することができるが、ＨＤＰ酸化膜を用いることもできる。層間絶縁膜Ｌ５の成膜後、必要に応じて、層間絶縁膜Ｌ５の上面をＣＭＰ法により研磨するなどして、層間絶縁膜Ｌ５の上面の平坦性を高めることもできる。
以降の製造工程については、ここではその説明は省略する。また、配線層の数は４層には限定されず、層間絶縁膜Ｌ５上に更に第５配線層の配線を形成することも可能である。
＜検討例について＞
図２５は、本発明者が検討した検討例の半導体装置の要部断面図であり、上記図２４に相当する断面図が示されている。図面の簡略化のために、図２５では、上記層間絶縁膜Ｌ２およびそれよりも下層の構造については、図示を省略し、また、上記層間絶縁膜Ｌ５についても、図示を省略している。
図２５に示される検討例の半導体装置も、ＭＩＭ型の容量素子ＣＰ１０１を有する半導体装置であり、半導体基板上に形成された多層配線構造内に容量素子ＣＰ１０１が形成されている。具体的には、容量素子ＣＰ１０１は、下部電極ＬＥ１０１と、上部電極ＵＥ１０１と、下部電極ＬＥ１０１と上部電極ＵＥ１０１との間に介在する容量絶縁膜ＹＺ１０１とにより構成されている。
図２５に示される検討例の場合、容量素子ＣＰ１０１の下部電極ＬＥ１０１が、第３配線層の配線Ｍ３と同層の導電膜パターンにより形成されている。すなわち、図２５に示される検討例の場合、下部電極ＬＥ１０１と配線Ｍ３とは、共通の導電膜（上記導電膜ＣＤ３に相当するもの）をパターニングすることにより形成されたものである。このため、図２５に示される検討例の場合、下部電極ＬＥ１０１の積層構成は、配線Ｍ３の積層構成と同じであり、下部電極ＬＥ１０１と配線Ｍ３とは、どちらも、バリア導体膜Ｂ３ａと、バリア導体膜Ｂ３ａ上のアルミニウムを主成分とする主導体膜Ｃ３と、主導体膜Ｃ３上のバリア導体膜Ｂ３ｂとの積層膜からなる。そして、下部電極ＬＥ１０１上に、容量絶縁膜ＹＺ１０１を介して上部電極ＵＥ１０１が形成されている。上部電極ＵＥ１０１は、配線Ｍ３とは別の導電膜パターンにより形成されており、例えば窒化チタン（ＴｉＮ）膜からなる。容量絶縁膜ＹＺ１０１は、例えば窒化シリコン膜からなる。
本発明者の検討によれば、図２５に示される検討例の半導体装置では、次のような課題が生じることが分かった。
すなわち、図２５に示される検討例の場合、下部電極ＬＥ１０１用と配線Ｍ３用とを兼ねた導電膜（上記導電膜ＣＤ３に相当するもの）を形成した後に、容量絶縁膜ＹＺ１０１用の絶縁膜を成膜することになる。この場合、容量絶縁膜ＹＺ１０１用の絶縁膜を成膜する際に、下地となる導電膜（下部電極ＬＥ１０１用と配線Ｍ３用とを兼ねた導電膜）に熱応力が発生し、配線Ｍ３の表面にヒロック（半球状突起物）が発生する虞がある。すなわち、アルミニウムを主体とする導電膜は、融点が比較的低いため、容量絶縁膜ＹＺ１０１用の絶縁膜を成膜する際の熱応力に起因して、アルミニウム配線である配線Ｍ３にヒロックが発生する虞がある。ヒロックの発生は、配線Ｍ３の信頼性の低下につながる。例えば、ヒロックの発生は、配線Ｍ３の平坦性の劣化（モフォロジの劣化）などを招き、配線間のリーク電流を発生させる虞がある。ヒロックの発生をできるだけ抑えるように容量絶縁膜ＹＺ１０１用の絶縁膜を成膜しようとすると、例えば、容量絶縁膜ＹＺ１０１用の絶縁膜の成膜温度を低くしようとすると、容量絶縁膜ＹＺ１０１の材料の選択の幅が少なくなり、また、容量絶縁膜ＹＺ１０１の膜質が低下する虞がある。容量絶縁膜ＹＺ１０１の膜質の低下は、容量素子ＣＰ１０１の信頼性の低下につながる。
また、図２５に示される検討例の場合、下部電極ＬＥ１０１上には容量絶縁膜ＹＺ１０１および上部電極ＵＥ１０１を形成するが、配線Ｍ３上には、容量絶縁膜ＹＺ１０１用の絶縁膜と上部電極ＵＥ１０１用の導電膜は残存させていない。このため、上部電極ＵＥ１０１用の導電膜と容量絶縁膜ＹＺ１０１用の絶縁膜とを、エッチングしてパターニングすることで上部電極ＵＥ１０１および容量絶縁膜ＹＺ１０１を形成するが、そのエッチングの際に、配線Ｍ３の上面が露出され、配線Ｍ３の上面がエッチングされることになる。このエッチングにより、配線Ｍ３にダメージが入り、配線Ｍ３の信頼性が低下する虞がある。
また、配線Ｍ３および容量素子ＣＰ１０１を覆うように層間絶縁膜Ｌ４が形成され、その層間絶縁膜Ｌ４に形成されたスルーホールＳ４内にプラグＰ４が埋め込まれている。図２５に示される検討例の場合、プラグＰ４には、配線Ｍ３上に配置されて、その配線Ｍ３に接続されたプラグＰ４（Ｐ１０４ｃ）と、上部電極ＵＥ１０１上に配置されて、その上部電極ＵＥ１０１に接続されたプラグＰ４（Ｐ１０４ａ）と、上部電極ＵＥ１０１で覆われていない部分の下部電極ＬＥ１０１上に配置されて、その下部電極ＬＥ１０１に接続されたプラグＰ４（Ｐ１０４ｂ）とがある。
ここで、図２５に示される検討例の場合において、上部電極ＵＥ１０１で覆われていない部分の下部電極ＬＥ１０１上に配置されて、その下部電極ＬＥ１０１に接続されたプラグＰ４を、プラグＰ１０４ｂと称することとする。また、図２５に示される検討例の場合において、下部電極ＬＥ１０１上に容量絶縁膜ＹＺ１０１を介して形成された上部電極ＵＥ１０１の上に配置されて、その上部電極ＵＥ１０１に接続されたプラグＰ４を、プラグＰ１０４ａと称することとする。また、図２５に示される検討例の場合において、配線Ｍ３上に配置されて、その配線Ｍ３に接続されたプラグＰ４を、プラグＰ１０４ｃと称することとする。
配線Ｍ３と下部電極ＬＥ１０１とは、共通の導電膜をパターニングすることにより形成されているため、ほぼ同じ厚みを有している。このため、配線Ｍ３上に配置されたプラグＰ１０４ｃと、上部電極ＵＥ１０１で覆われていない部分の下部電極ＬＥ１０１上に配置されたプラグＰ１０４ｂとは、ほぼ同じ高さを有している。しなしながら、上部電極ＵＥ１０１上に配置されたプラグＰ１０４ａの高さは、配線Ｍ３上に配置されたプラグＰ１０４ｃの高さよりも、容量絶縁膜ＹＺ１０１と上部電極ＵＥ１０１との合計の厚みの分だけ、小さくなる。このため、プラグＰ１０４ａを埋め込むためのスルーホールＳ４の深さは、プラグＰ１０４ｃを埋め込むためのスルーホールＳ４の深さよりも、容量絶縁膜ＹＺ１０１と上部電極ＵＥ１０１との合計の厚みの分だけ、浅くなる。従って、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程において、配線Ｍ３に到達するスルーホールＳ４（プラグＰ１０４ｃを埋め込むためのスルーホールＳ４）を形成しようとすると、上部電極ＵＥ１０１上に形成するスルーホールＳ４（プラグＰ１０４ａを埋め込むためのスルーホールＳ４）の底部で上部電極ＵＥ１０１がオーバーエッチングされることになる。スルーホールＳ４の底部で上部電極ＵＥ１０１がオーバーエッチングされることは、上部電極ＵＥ１０１を備える容量素子ＣＰ１０１の信頼性の低下につながる虞があり、ひいては、容量素子ＣＰ１０１を有する半導体装置の信頼性の低下につながる虞がある。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成された層間絶縁膜Ｌ３（第１層間絶縁膜）と、層間絶縁膜Ｌ３上に互いに離間して形成された配線Ｍ３（第１配線）および下部電極ＬＥと、層間絶縁膜Ｌ３上に下部電極ＬＥを覆うように形成された上部電極ＵＥと、下部電極ＬＥと上部電極ＵＥとの間に介在する容量絶縁膜ＹＺと、を有している。下部電極ＬＥは、容量素子ＣＰ用の下部電極であり、上部電極ＵＥは、容量素子ＣＰ用の上部電極であり、容量絶縁膜ＹＺは、容量素子ＣＰ用の容量絶縁膜である。更に、本実施の形態の半導体装置は、層間絶縁膜Ｌ３上に、配線Ｍ３、下部電極ＬＥ、容量絶縁膜ＹＺおよび上部電極ＵＥを覆うように形成された層間絶縁膜Ｌ４（第２層間絶縁膜）と、層間絶縁膜Ｌ４に埋め込まれたプラグＰ４ｃ（第３コンタクトプラグ）であって、配線Ｍ３上に配置されて配線Ｍ３に電気的に接続されたプラグＰ４ｃと、を有している。
なお、本実施の形態および後述の実施の形態２では、上部電極ＵＥは、下部電極ＬＥ全体を覆うように、層間絶縁膜Ｌ３上に形成されており、一方、後述の実施の形態３，４では、上部電極ＵＥは、下部電極ＬＥの一部を覆うように、層間絶縁膜Ｌ３上に形成されている。このため、実施の形態１〜４を包括的に捉えると、上部電極ＵＥは、下部電極ＬＥの少なくとも一部を覆うように、層間絶縁膜Ｌ３上に形成されていることになる。
本実施の形態の半導体装置の主要な特徴のうちの一つは、配線Ｍ３と上部電極ＵＥとが、同層の導電膜パターンにより形成されていることである。これを、以下では、第１の特徴と称する。この第１の特徴を、別の見方で言うと、上部電極ＵＥと配線Ｍ３とは、共通の導電膜（導電膜ＣＤ３に対応）をパターニングすることにより形成されていることになる。
本実施の形態の半導体装置の主要な特徴のうちの他の一つは、層間絶縁膜Ｌ４（第２層間絶縁膜）に埋め込まれたプラグＰ４ａ（第２コンタクトプラグ）であって、上部電極ＵＥ上に配置されて上部電極ＵＥと電気的に接続されたプラグＰ４ａを有し、プラグＰ４ａが、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥ上に配置されていることである。これを、以下では、第２の特徴と称する。この第２の特徴を、別の見方で言うと、上部電極ＵＥの上面のうち、下部電極ＬＥおよび容量絶縁膜ＹＺを反映して形成された凸部ＴＢの周囲の領域上（すなわち凸部ＴＢよりも低くなっている領域上）に、プラグＰ４ａを配置していることになる。
本実施の形態の半導体装置の主要な特徴のうちの更に他の一つは、層間絶縁膜Ｌ３に埋め込まれたプラグＰ３ａ（第１コンタクトプラグ）であって、下部電極ＬＥの下に配置されて下部電極ＬＥと電気的に接続されたプラグＰ３ａを有することである。これを、以下では、第３の特徴と称する。
本実施の形態では、第１の特徴として、配線Ｍ３と上部電極ＵＥとが、同層の導電膜パターンにより形成されている。配線Ｍ３と容量素子の電極（ここでは上部電極ＵＥ）とが同層の導電膜パターンにより形成されていることにより、容量素子ＣＰの製造工程数を抑制することができるため、半導体装置の製造コストを低減することができる。また、半導体装置の製造時間を短縮することができ、スループットを向上することができる。
しかしながら、上記図２５に示される検討例のように、配線Ｍ３と容量素子の下部電極ＬＥ１０１とが同層の導電膜パターンにより形成されている場合には、上述したように、容量絶縁膜ＹＺ１０１用の絶縁膜を成膜する際に、下地となる導電膜（下部電極ＬＥ１０１用と配線Ｍ３用とを兼ねた導電膜）に熱応力が発生し、配線Ｍ３の表面にヒロックが発生する虞がある。
それに対して、本実施の形態では、第１の特徴として、下部電極ＬＥではなく上部電極ＵＥが、配線Ｍ３と同層の導電膜パターンにより形成されている。このため、配線Ｍ３用の導電膜ＣＤ３は、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺを成膜した後に、形成することになるため、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜工程に起因して配線Ｍ３の表面にヒロック（半球状突起物）が発生する懸念を回避できる。
特に、配線Ｍ３に、アルミニウム（Ａｌ）を主成分とするアルミニウム配線を適用した場合には、アルミニウムの融点が比較的低いことから、配線Ｍ３の表面にヒロック（半球状突起物）が発生する可能性が高くなる。それに対して、本実施の形態では、配線Ｍ３として、たとえアルミニウム配線を用いたとしても、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺを成膜した後に、配線Ｍ３用の導電膜ＣＤ３を形成するため、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜工程に起因して配線Ｍ３の表面にヒロックが発生する懸念を回避できる。
本実施の形態では、配線Ｍ３の表面にヒロックが発生するのを抑制または防止できるため、配線Ｍ３の信頼性を向上させることができ、ひいては、半導体装置の信頼性を向上させることができる。例えば、配線にヒロックが発生すると、配線の平坦性の劣化（モフォロジの劣化）などを招き、配線間のリーク電流を発生させる虞があるが、本実施の形態では、配線Ｍ３にヒロックが発生するのを抑制間または防止できるため、そのような不具合を防止することができる。
従って、本実施の形態は、上部電極ＵＥと同層に形成される配線（ここでは配線Ｍ３）が、アルミニウムを主成分とするアルミニウム配線である場合に、特に効果が大きい。
また、本実施の形態では、第１の特徴を採用したことにより、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜工程に起因して配線Ｍ３にヒロックが発生するのを回避できるため、容量絶縁膜ＹＺの材料の選択の幅が広がる。このため、容量素子の容量絶縁膜として相応しい材料を、容量絶縁膜ＹＺの材料として採用することができ、また、容量素子を有する半導体装置を製造しやすくなる。また、ヒロックの発生を気にせずに、選択した材料に相応しい成膜温度で容量絶縁膜ＹＺ用の絶縁膜ＬＹＺを成膜することができるので、容量絶縁膜ＹＺの膜質を向上させることができる。このため、容量素子を有する半導体装置の信頼性を向上させることができる。
容量素子ＣＰとして要求される容量値にもよるが、容量絶縁膜ＹＺの材料（従って容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの材料）として、窒化シリコンは好適であり、それ以外にも、例えば、酸化シリコン（代表的にはＳｉＯ２）、酸化タンタル（代表的にはＴａＯ）、または酸化チタン（代表的にはＴｉＯ２）などを用いることができる。このため、容量絶縁膜として、窒化シリコン膜は好適であるが、それ以外にも、酸化シリコン膜、酸化タンタル膜、または酸化チタン膜などを用いることができる。
また、層間絶縁膜Ｌ４の成膜温度を低くすれば、層間絶縁膜Ｌ４の成膜工程に起因して配線Ｍ３にヒロックが発生するのを抑制または防止しやすくなる。容量絶縁膜ＹＺの厚みは、層間絶縁膜Ｌ４よりもかなり薄く、また、下部電極ＬＥと上部電極ＵＥとの間のリーク電流を防ぐためにも、容量絶縁膜ＹＺの膜質を向上させることが重要である。容量絶縁膜ＹＺの膜質を考慮すると、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜温度は、絶縁膜ＬＹＺとして選択した材料に相応しい成膜温度を適用することが望ましい。一方、層間絶縁膜Ｌ４は、容量絶縁膜ＹＺに比べると、膜質に対する要求水準が高くない。このため、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜温度に比べると、層間絶縁膜Ｌ４の成膜温度の方が、自由度が高い。
このため、本実施の形態は、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜温度よりも、層間絶縁膜Ｌ４の成膜温度が低い場合に適用すれば、効果が大きい。換言すれば、本実施の形態は、層間絶縁膜Ｌ４の成膜温度よりも、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜温度が高い場合に適用すれば、効果が大きい。これは、本実施の形態では、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜温度が高くとも、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜工程に起因して配線Ｍ３にヒロックが発生するのを回避できるとともに、層間絶縁膜Ｌ４の成膜温度が低ければ、層間絶縁膜Ｌ４の成膜工程に起因して配線Ｍ３にヒロックが発生するのを抑制または防止できるからである。
また、本実施の形態では、配線Ｍ３に、アルミニウム（Ａｌ）を主成分とするアルミニウム配線を適用するとともに、下部電極ＬＥが、アルミニウム（Ａｌ）の融点よりも高い融点を有する材料からなることが好ましい。これにより、容量絶縁膜ＹＺ用の絶縁膜ＬＹＺの成膜工程に起因して下部電極ＬＥにヒロックが発生するのを抑制または防止することができる。これは、融点が高い方がヒロックが発生しにくいため、下部電極ＬＥに、アルミニウム（Ａｌ）の融点よりも高い融点を有する材料を用いれば、下部電極としてアルミニウム配線を用いた場合（図２５の検討例に対応）に比べて、容量絶縁膜の成膜工程に起因した下部電極のヒロックを抑制または防止できるからである。このため、容量素子ＣＰの信頼性をより向上させることができる。また、容量素子を有する半導体装置の信頼性を、より向上させることができる。
下部電極ＬＥとしては、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、窒化タンタル（ＴａＮ）膜、またはタンタル（Ｔａ）膜を、特に好適に用いることができる。窒化チタン（ＴｉＮ）の融点（２９５０℃）と、チタン（Ｔｉ）の融点（１６６８℃）と、窒化タンタル（ＴａＮ）の融点（３３６０℃）と、タンタル（Ｔａ）の融点（３０２０℃）とは、いずれも、アルミニウム（Ａｌ）の融点（６６０℃）よりも十分に高い。このうち、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、およびタンタル（Ｔａ）は、融点が特に高いため、下部電極ＬＥの材料として最も適している。
また、アルミニウム配線（Ｍ１，Ｍ２，Ｍ３，Ｍ４）の下層側のバリア導体膜（Ｂ１ａ、Ｂ２ａ，Ｂ３ａ，Ｂ４ａ）と上層側のバリア導体膜（Ｂ１ｂ，Ｂ２ｂ，Ｂ３ｂ，Ｂ４ｂ）としては、いずれも窒化チタン（ＴｉＮ）膜が特に好適である。このため、配線Ｍ３および上部電極ＵＥを構成するバリア導体膜Ｂ３ａとバリア導体膜Ｂ３ｂとにそれぞれ窒化チタン（ＴｉＮ）膜を用い、更に、下部電極ＬＥとして窒化チタン（ＴｉＮ）膜を用いれば、特に好ましく、これにより、導電膜ＣＤＬＥとバリア導体膜Ｂ３ａとバリア導体膜Ｂ３ｂとが同種の材料により形成されることになるため、半導体装置の製造工程が行いやすくなる。また、半導体装置の製造コストの低下に有利となる。
また、上記図２５に示される検討例のように、配線Ｍ３と容量素子の下部電極ＬＥ１０１とが同層の導電膜パターンにより形成されている場合には、上述したように、上部電極ＵＥ１０１用の導電膜と容量絶縁膜ＹＺ１０１用の絶縁膜とをエッチングしてパターニングすることで上部電極ＵＥ１０１および容量絶縁膜ＹＺ１０１を形成する。このエッチングの際には、配線Ｍ３の上面が露出されて配線Ｍ３の上面がエッチングされることになる。この場合、このエッチングにより配線Ｍ３にダメージが入り、配線Ｍ３の信頼性が低下する虞がある。
それに対して、本実施の形態では、第１の特徴として、下部電極ＬＥではなく上部電極ＵＥが、配線Ｍ３と同層の導電膜パターンにより形成されている。このため、下部電極ＬＥと容量絶縁膜ＹＺとを形成した後に、配線Ｍ３を形成することになるため、下部電極ＬＥを形成するエッチング工程や容量絶縁膜ＹＺを形成するエッチング工程で、配線Ｍ３がエッチングされずに済む。これにより、エッチングにより配線Ｍ３にダメージが入るのを抑制または防止することができ、配線Ｍ３の信頼性を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
また、上記図２５に示される検討例では、上部電極ＵＥ１０１に接続するプラグＰ１０４ａの高さが、配線Ｍ３に接続するプラグＰ１０４ｃの高さよりも、容量絶縁膜ＹＺ１０１と上部電極ＵＥ１０１との合計の厚みの分だけ小さくなっている。このため、プラグＰ１０４ａを埋め込むためのスルーホールＳ４の深さは、プラグＰ１０４ｃを埋め込むためのスルーホールＳ４の深さよりも、容量絶縁膜ＹＺ１０１と上部電極ＵＥ１０１との合計の厚みの分だけ、浅くなっている。従って、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程において、配線Ｍ３に到達するスルーホールＳ４（プラグＰ１０４ｃを埋め込むためのスルーホールＳ４）を形成しようとすると、上部電極ＵＥ１０１上に形成するスルーホールＳ４（プラグＰ１０４ａを埋め込むためのスルーホールＳ４）の底部で上部電極ＵＥ１０１がオーバーエッチングされることになる。スルーホールＳ４の底部で上部電極ＵＥ１０１がオーバーエッチングされることは、上部電極ＵＥ１０１を備える容量素子ＣＰ１０１の信頼性の低下につながる虞がある。
それに対して、本実施の形態では、第２の特徴として、層間絶縁膜Ｌ４に埋め込まれたプラグＰ４ａを、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥ上に配置して、そのプラグＰ４ａを上部電極ＵＥと電気的に接続している。これにより、上部電極ＵＥ上に配置したプラグＰ４ａを通じて、上部電極ＵＥを配線Ｍ４に電気的に接続することができる。また、本実施の形態では、第３の特徴として、層間絶縁膜Ｌ３に埋め込まれたプラグＰ３ａを下部電極ＬＥの下に配置して、そのプラグＰ３ａを下部電極ＬＥと電気的に接続している。これにより、下部電極ＬＥの下に配置したプラグＰ３ａを通じて、下部電極ＬＥを配線Ｍ２に電気的に接続することができる。
本実施の形態とは異なり、層間絶縁膜Ｌ４に埋め込まれたプラグＰ４を、下部電極ＬＥと平面視で重なる部分の上部電極ＵＥ上に配置して、そのプラグＰ４を上部電極ＵＥと電気的に接続する場合を仮定する。この場合、下部電極ＬＥと平面視で重なる部分の上部電極ＵＥ上に配置されたプラグＰ４の高さは、配線Ｍ３上に配置されたプラグＰ４ｃの高さよりも、容量絶縁膜ＹＺと下部電極ＬＥとの合計の厚みの分だけ小さくなってしまう。この場合、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程において、配線Ｍ３に到達するスルーホールＳ４（プラグＰ４ｃを埋め込むためのスルーホールＳ４）を形成しようとすると、上部電極ＵＥ上に形成するスルーホールＳ４の底部で上部電極ＵＥがオーバーエッチングされることになる。
それに対して、本実施の形態では、第１の特徴として、上部電極ＵＥと配線Ｍ３とは同層の導電膜パターンにより形成されているため、上部電極ＵＥの厚みｔ１と配線Ｍ３の厚みｔ２とは、ほぼ同じである（すなわちｔ１＝ｔ２）。なお、厚みｔ１，ｔ２は、図２４に示してある。そして、第２の特徴として、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥ上にプラグＰ４ａを配置して、そのプラグＰ４ａを上部電極ＵＥと電気的に接続している。別の見方で言うと、上部電極ＵＥの上面のうち、下部電極ＬＥおよび容量絶縁膜ＹＺを反映して形成された凸部ＴＢの周囲の領域上（すなわち凸部ＴＢよりも低くなっている領域上）に、プラグＰ４ａを配置している。このため、上部電極ＵＥ上に配置したプラグＰ４ａの高さｈ１と、配線Ｍ３上に配置したプラグＰ４ｃの高さｈ２とが、実質的に同じになる（すなわちｈ１＝ｈ２）。なお、高さｈ１，ｈ２は、図２４に示してある。このため、プラグＰ４ａを埋め込むためのスルーホールＳ４の深さｄ１は、プラグＰ４ｃを埋め込むためのスルーホールＳ４の深さｄ２と、実質的に同じになる（すなわちｄ１＝ｄ２）。なお、深さｄ１，ｄ２は、図２１に示してある。
従って、本実施の形態では、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程において、配線Ｍ３に到達するスルーホールＳ４（プラグＰ４ｃを埋め込むためのスルーホールＳ４）を形成したときに、上部電極ＵＥ上に形成するスルーホールＳ４（プラグＰ４ａを埋め込むためのスルーホールＳ４）の底部で上部電極ＵＥがオーバーエッチングされるのを抑制または防止できる。また、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程において、上部電極ＵＥに到達するスルーホールＳ４（プラグＰ４ａを埋め込むためのスルーホールＳ４）を形成したときに、配線Ｍ３上に形成するスルーホールＳ４（プラグＰ４ｃを埋め込むためのスルーホールＳ４）の底部で配線Ｍ３がオーバーエッチングされるのを抑制または防止できる。これにより、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程において、配線Ｍ３および上部電極ＵＥのオーバーエッチングを抑制または防止できるため、容量素子ＣＰおよび配線Ｍ３の信頼性を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
このように、本実施の形態では、上部電極ＵＥに接続するプラグＰ４ａの高さｈ１を、配線Ｍ３に接続するプラグＰ４ｃの高さｈ２に合わせるために、上部電極ＵＥに接続するプラグＰ４ａを、下部電極ＬＥと平面視で重なる部分の上部電極ＵＥ上に配置するのではなく、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥ上に配置している。別の見方で言うと、上部電極ＵＥの上面のうち、下部電極ＬＥおよび容量絶縁膜ＹＺを反映して形成された凸部ＴＢを避け、凸部ＴＢの周囲の領域上（すなわち凸部ＴＢよりも低くなっている領域上）に、プラグＰ４ａを配置している。より特定的に言えば、平面視において、下部電極ＬＥおよび容量絶縁膜ＹＺのどちらにも重ならずに層間絶縁膜Ｌ３上に位置する部分の上部電極ＵＥであって、配線Ｍ３の上面とほぼ同じ高さ位置にある上面を有する部分の上部電極ＵＥ上に、プラグＰ４ａを配置している。このため、プラグＰ４ａは、平面視において上部電極ＵＥには重なるが、下部電極ＬＥにも容量絶縁膜ＹＺにも重なっておらず、プラグＰ４ａが配置された部分の上部電極ＵＥの上面は、プラグＰ４ｃが配置された配線Ｍ３の上面とほぼ同じ高さ位置にあり、それによって、プラグＰ４ａの高さｈ１とプラグＰ４ｃの高さｈ２とが、ほぼ同じになっている（ｈ１＝ｈ２）。
本実施の形態では、平面視において下部電極ＬＥと重ならない（より特定的には下部電極ＬＥと容量絶縁膜ＹＺのどちらにも重ならない）ことにより、配線Ｍ３の上面とほぼ同じ高さ位置にある上面を有する部分の上部電極ＵＥ上に、プラグＰ４ａを配置している。これにより、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチングの際に、配線Ｍ３と上部電極ＵＥのオーバーエッチングを抑制または防止できる。このため、容量素子ＣＰおよび配線Ｍ３の信頼性を向上させることができ、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、平面視において下部電極ＬＥ（あるいは容量絶縁膜ＹＺ）と重なる部分の上部電極ＵＥ上には、層間絶縁膜Ｌ４のスルーホール（Ｓ４）に埋め込まれたプラグＰ４（従って上部電極ＵＥに接続するプラグＰ４）が形成されていないことが好ましい。別の見方で言うと、上部電極ＵＥの上面のうち、下部電極ＬＥおよび容量絶縁膜ＹＺを反映して形成された凸部ＴＢ上には、プラグＰ４が形成されていないことが好ましい。これにより、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチングの際に、上部電極ＵＥのオーバーエッチングを抑制または防止できる効果を的確に得ることができるようになる。
また、本実施の形態とは異なり、下部電極ＬＥ上に上部電極ＵＥおよび容量絶縁膜ＹＺが形成されていない領域を設けるとともに、上部電極ＵＥおよび容量絶縁膜ＹＺが形成されていない領域における下部電極ＬＥ上に、プラグＰ４を配置してそのプラグＰ４を下部電極ＬＥに電気的に接続する場合を仮定する。この場合、下部電極ＬＥの厚みが、配線Ｍ３の厚みと相違していることなどに起因して、下部電極ＬＥ上に配置したプラグＰ４の高さは、配線Ｍ３上に配置したプラグＰ４の高さと相違したものとなる。この場合、下部電極ＬＥ上に形成するスルーホールＳ４の深さと、配線Ｍ３上に形成するスルーホールＳ４の深さとが相違したものとなることから、スルーホールＳ４の底部で、配線Ｍ３または下部電極ＬＥがオーバーエッチングされてしまうことになる。
それに対して、本実施の形態では、第３の特徴として、層間絶縁膜Ｌ３に埋め込まれたプラグＰ３ａを下部電極ＬＥの下に配置して、そのプラグＰ３ａを下部電極ＬＥと電気的に接続している。下部電極ＬＥに接続するプラグ（Ｐ３ａ）を下部電極ＬＥの下に形成しているため、下部電極ＬＥに接続するためのプラグ（Ｐ４）を下部電極ＬＥ上に形成する必要はない。このため、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程で、下部電極ＬＥに到達するスルーホールＳ４を形成しなくて済むので、下部電極ＬＥに到達するスルーホールＳ４を形成することに起因してスルーホールＳ４の底部で配線Ｍ３または下部電極ＬＥがオーバーエッチングされてしまうことを回避することができる。これにより、容量素子ＣＰおよび配線Ｍ３の信頼性を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
このように、本実施の形態では、配線Ｍ３と容量素子ＣＰの上部電極ＵＥとを同層の導電膜パターンにより形成するとともに、容量素子ＣＰの上部電極ＵＥに接続するコンタクトプラグ（ここではプラグＰ４ａ）と、容量素子ＣＰの下部電極ＬＥに接続するコンタクトプラグ（ここではプラグＰ３ａ）とを工夫している。これにより、容量素子と配線を有する半導体装置の信頼性を向上させることができる。
また、配線Ｍ３は、配線抵抗を低減する観点から、ある程度の厚みを確保することが望ましい。一方、下部電極ＬＥは、あまり厚くしてしまうと、下部電極ＬＥと容量絶縁膜ＹＺと上部電極ＵＥとの積層構造全体の厚みが厚くなってしまい、層間絶縁膜Ｌ４の厚みを厚くしなければならなくなる。また、下部電極ＬＥは、配線Ｍ３ほど抵抗値を気にしなくともよい。このため、下部電極ＬＥの厚みｔ３は、配線Ｍ３の厚みｔ２よりも小さい（ｔ３＜ｔ２）ことが好ましい。上部電極ＵＥの厚みｔ１は、配線Ｍ３の厚みｔ２とほぼ同じであるため、下部電極ＬＥの厚みｔ３は、上部電極ＵＥの厚みｔ１よりも小さい（ｔ３＜ｔ１）ことが好ましいことになる。なお、厚みｔ１，ｔ２，ｔ３は、図２４に示してある。
また、下部電極ＬＥの厚みｔ３が配線Ｍ３の厚みｔ２よりも小さいと、本実施の形態とは異なり下部電極ＬＥに接続するプラグＰ４を下部電極ＬＥ上に形成する場合には、下部電極ＬＥに到達するスルーホールＳ４を形成したときに、配線Ｍ３上に形成したスルーホールＳ４の底部で配線Ｍ３がオーバーエッチングされてしまう。それに対して、本実施の形態では、下部電極ＬＥに接続するプラグＰ４を下部電極ＬＥ上に形成するのではなく、下部電極ＬＥに接続するプラグＰ３ａを下部電極ＬＥの下に設けているので、下部電極ＬＥ上に、下部電極ＬＥに到達するスルーホールＳ４を形成する必要が無い。このため、下部電極ＬＥの厚みｔ３が配線Ｍ３の厚みｔ２よりも小さくとも、下部電極ＬＥに到達するスルーホールＳ４を形成する場合に生じる配線Ｍ３のオーバーエッチングを回避することができる。
また、本実施の形態および以下の実施の形態２〜５では、第３配線層の配線Ｍ３と同層に容量素子ＣＰの上部電極ＵＥを形成する場合（すなわち第３配線層に容量素子ＣＰを形成する場合）について説明しているが、容量素子ＣＰを形成する配線層は、第３配線層に限定されない。例えば、容量素子ＣＰを第２配線層に形成することもでき、その場合、容量素子ＣＰの上部電極ＵＥは、第２配線層の配線Ｍ２と同層に形成されることになる。
また、本実施の形態および以下の実施の形態２〜５では、半導体基板ＳＢ上に形成される多層配線構造が含む配線層の数は、４層に限定されず、種々変更可能であり、多層配線構造に含まれる任意の配線層に、容量素子ＣＰを形成することができる。
また、本実施の形態および以下の実施の形態２〜５において、上部電極ＵＥの一部を配線として用いることもできる。すなわち、下部電極ＬＥに平面視で重ならずに層間絶縁膜Ｌ３上を延在する部分の上部電極ＵＥを、配線として用いることもできる。言い換えると、下部電極ＬＥに平面視で重ならずに層間絶縁膜Ｌ３上に位置する部分の上部電極ＵＥを、配線状に層間絶縁膜Ｌ３上に延在させ、この層間絶縁膜Ｌ３上に延在する部分の上部電極ＵＥを配線として機能させることができる。
（実施の形態２）
図２６は、本実施の形態２の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。図２７は、本実施の形態２の半導体装置の要部平面図であり、上記実施の形態１の上記図２に対応するものである。
上記実施の形態１では、上部電極ＵＥに接続するコンタクトプラグは、層間絶縁膜Ｌ４のスルーホールＳ４に埋め込まれたプラグＰ４ａであり、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥ上にプラグＰ４ａを配置していた。
一方、本実施の形態２では、上部電極ＵＥに接続するコンタクトプラグは、層間絶縁膜Ｌ４のスルーホールＳ４に埋め込まれたプラグＰ４ではなく、層間絶縁膜Ｌ３のスルーホールＳ３に埋め込まれたプラグＰ３（Ｐ３ｂ）であり、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥの下にプラグＰ３（Ｐ３ｂ）を配置している。これ以外は、本実施の形態２は、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略し、上記実施の形態１との相違点を中心に説明する。
本実施の形態２では、図２６および図２７からも分かるように、層間絶縁膜Ｌ３に埋め込まれたプラグＰ３（Ｐ３ｂ）を上部電極ＵＥの下に配置して上部電極ＵＥと電気的に接続している。プラグＰ３のうち、上部電極ＵＥの下に配置されて上部電極ＵＥに電気的に接続されたプラグＰ３を、符号Ｐ３ｂを付してプラグＰ３ｂと称することとする。プラグＰ３ｂの上面が上部電極ＵＥの下面と接することにより、プラグＰ３ｂと上部電極ＵＥとが電気的に接続されている。
つまり、上記実施の形態１において、上記プラグＰ４ａの代わりにプラグＰ３ｂを設けたものが、本実施の形態２に対応している。
上部電極ＵＥの下に配置されたプラグＰ３ｂは、上部電極ＵＥとプラグＰ３ｂの下に配置された配線Ｍ２との間を電気的に接続するように機能する。すなわち、プラグＰ３ｂは、上部電極ＵＥと配線Ｍ２との間に配置されており、プラグＰ３ｂの上面が上部電極ＵＥの下面と接することで、プラグＰ３ｂと上部電極ＵＥとが電気的に接続され、また、プラグＰ３ｂの下面が配線Ｍ２の上面と接することで、プラグＰ３ｂと配線Ｍ２とが電気的に接続されている。このため、プラグＰ３ｂは、プラグＰ３ｂ上に配置された上部電極ＵＥとプラグＰ３ｂの下に配置された配線Ｍ２との間を電気的に接続する。
なお、下部電極ＬＥの下にプラグＰ３ａが配置されて、そのプラグＰ３ａと下部電極ＬＥとが電気的に接続されている点は、本実施の形態２も上記実施の形態１と同様である。下部電極ＬＥの下に配置されたプラグＰ３ａは、下部電極ＬＥとプラグＰ３ａの下に配置された配線Ｍ２との間を電気的に接続するように機能する。
プラグＰ３ｂは、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥの下に配置されている。より特定的には、平面視において下部電極ＬＥおよび容量絶縁膜ＹＺのどちらとも重ならない部分の上部電極ＵＥの下に配置されている。このため、下部電極ＬＥの形成領域を確保しながら、下部電極ＬＥが邪魔になることなく、上部電極ＵＥにプラグＰ３ｂを接続することができる。
すなわち、上部電極ＵＥの下に配置されて上部電極ＵＥと電気的に接続されたプラグＰ３ｂは、平面視において下部電極ＬＥとは重なっていない。すなわち、平面視において、上部電極ＵＥとは重なるが、下部電極ＬＥとは重ならない位置に、プラグＰ３ｂが配置されている。つまり、平面視において、上部電極ＵＥは、下部電極ＬＥに重なる部分と重ならない部分とを有しているが、下部電極ＬＥに重ならない部分の上部電極ＵＥの下にプラグＰ３ｂが配置されている。このため、平面視において、プラグＰ３ｂは、上部電極ＵＥと重なっているが、下部電極ＬＥとは重なっていない。従って、プラグＰ３ｂは、上部電極ＵＥに接してその上部電極ＵＥと電気的に接続されているが、下部電極ＬＥには接していない。
次に、本実施の形態２の半導体装置の製造工程について、上記実施の形態１と相違する箇所を説明する。図２８および図２９は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、図２８は、上記実施の形態１の上記図１２に対応し、図２９は、上記実施の形態１の上記図１９に対応するものである。
図２８に示されるように、本実施の形態２では、層間絶縁膜Ｌ３にスルーホールＳ３を形成する際に、プラグＰ３ｂを埋め込むためのスルーホールＳ３も形成し、スルーホールＳ３内にプラグＰ３を形成する際に、プラグＰ３ｂも形成している。その後、上記実施の形態１と同様の工程（上記図１３〜図１９の工程）を行うことで、図２９に示されるように、配線Ｍ３と容量素子ＣＰが形成される。この際、下部電極ＬＥに重ならない部分の上部電極ＵＥの下にプラグＰ３ｂが位置することで、プラグＰ３ｂと上部電極ＵＥとが電気的に接続されることになる。
それ以外は、本実施の形態の半導体装置の製造工程は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態２では、上記実施の形態１の第１、第２および第３の特徴のうち、上記第２の特徴が相違している。本実施の形態２の場合は、第２の特徴は、層間絶縁膜Ｌ３（第１層間絶縁膜）に埋め込まれたプラグＰ３ｂ（第２コンタクトプラグ）であって、上部電極ＵＥの下に配置されて上部電極ＵＥと電気的に接続されたプラグＰ３ｂを有し、プラグＰ３ｂが、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥの下に配置されていることである。下部電極ＬＥと重なる部分の上部電極ＵＥ上には、プラグＰ４（上部電極ＵＥに接続されたプラグＰ４）を配置していない点は、本実施の形態２も上記実施の形態１と同様である。
本実施の形態２においても、上記実施の形態１とほぼ同様の効果を得ることができる。
但し、上記実施の形態１では、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥ上に、上部電極ＵＥに接続するプラグＰ４ａを配置し、一方、本実施の形態２では、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥの下に、上部電極ＵＥに接続するプラグＰ３ｂを配置している。
これを反映して、上記実施の形態１では、上部電極ＵＥに接続するプラグＰ４ａの高さが、配線Ｍ３に接続するプラグＰ４ｃの高さとほぼ同じになることで、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程において、上部電極ＵＥがオーバーエッチングされるのを防止していた。一方、本実施の形態２では、上部電極ＵＥに接続するプラグＰ３ｂを上部電極ＵＥよりも下側に設けることで、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程において、上部電極ＵＥがオーバーエッチングされるのを防止することができる。このため、容量素子ＣＰおよび配線Ｍ３の信頼性を向上させることができ、半導体装置の信頼性を向上させることができる。
なお、上記実施の形態１の場合は、上部電極ＵＥに接続されたプラグＰ４ａと、下部電極ＬＥに接続されたプラグＰ３ａとが、異なる層に形成されており、上部電極ＵＥに接続されたプラグＰ４ａと、下部電極ＬＥに接続されたプラグＰ３ａとの間の寄生容量は、極めて小さく、ほとんど気にしないで済む。また、上部電極ＵＥにプラグＰ４ａを通じて電気的に接続された配線Ｍ４と、下部電極ＬＥにプラグＰ３ａを通じて電気的に接続された配線Ｍ２とは、異なる配線層に形成されており、それらの配線間の寄生容量は、極めて小さく、ほとんど気にしないで済む。このため、容量素子ＣＰの容量値は、下部電極ＬＥと上部電極ＵＥと容量絶縁膜ＹＺとで決めることができ、寄生容量を抑制できるため、容量素子ＣＰの容量値は、ほぼ設計値通りの値とすることができる。
一方、本実施の形態２の場合は、上部電極ＵＥに接続されたプラグＰ３ｂと、下部電極ＬＥに接続されたプラグＰ３ａとが、同じ層に形成されているため、上部電極ＵＥに接続されたプラグＰ３ｂと、下部電極ＬＥに接続されたプラグＰ３ａとの間に寄生容量が発生する場合があり得る。また、上部電極ＵＥにプラグＰ３ｂを通じて電気的に接続された配線Ｍ２と、下部電極ＬＥにプラグＰ３ａを通じて電気的に接続された配線Ｍ２とが、同じ配線層に形成されているため、それらの配線間に寄生容量が発生する場合があり得る。
このため、寄生容量を抑制して容量素子ＣＰの容量値の実効的な値を、設計値通りの値に制御するという点では、本実施の形態２よりも上記実施の形態１の方が有利である。このため、容量素子の設計しやすさという観点で、上記実施の形態１は優れている。
しかしながら、多層配線構造全体における配線レイアウトを設計する上では、上部電極ＵＥをプラグＰ４ａを介して上部電極ＵＥよりも上層の配線Ｍ４に接続するよりも、上部電極ＵＥをプラグＰ３ｂを介して上部電極ＵＥよりも下層の配線Ｍ２に接続する方が有利な場合がある。そのような場合は、本実施の形態２を適用して、下部電極ＬＥと上部電極ＵＥとをプラグＰ３ａとプラグＰ３ｂとを介して、それぞれ同じ配線層の配線に接続すればよい。
（実施の形態３）
図３０は、本実施の形態３の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。図３１は、本実施の形態３の半導体装置の要部平面図であり、上記実施の形態１の上記図２に対応するものである。
上記実施の形態１では、平面視において、下部電極ＬＥは、全体が上部電極ＵＥと重なっており、上部電極ＵＥと重ならない部分は有していなかった。すなわち、上記実施の形態１では、平面視において、下部電極ＬＥは容量絶縁膜ＹＺに内包され、容量絶縁膜ＹＺは上部電極ＵＥに内包されていた。
一方、本実施の形態３では、図３１および図３２にも示されるように、平面視において、下部電極ＬＥは、上部電極ＵＥに重なる部分と重ならない部分とを有している。すなわち、本実施の形態３では、平面視において、下部電極ＬＥは容量絶縁膜ＹＺに内包されているが、上部電極ＵＥは、下部電極ＬＥ全体ではなく、下部電極ＬＥの一部と重なっている。つまり、下部電極ＬＥ全体が容量絶縁膜ＹＺで覆われているが、上部電極ＵＥは、容量絶縁膜ＹＺ全体を覆っているのではなく、下部電極ＬＥは、容量絶縁膜ＹＺを介して上部電極ＵＥに対向する部分と、容量絶縁膜ＹＺを介して上部電極ＵＥに対向していない部分とを有している。
これ以外は、本実施の形態３は、上記実施の形態１と基本的には同じである。
なお、下部電極ＬＥの下にプラグＰ３ａが配置されて、そのプラグＰ３ａと下部電極ＬＥとが電気的に接続されている点は、本実施の形態３も上記実施の形態１と同様である。下部電極ＬＥの下に配置されたプラグＰ３ａは、下部電極ＬＥとプラグＰ３ａの下に配置された配線Ｍ２との間を電気的に接続するように機能する。
また、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥ上にプラグＰ４ａが配置されて、そのプラグＰ４ａと上部電極ＵＥとが電気的に接続されている点は、本実施の形態３も上記実施の形態１と同様である。すなわち、上部電極ＵＥの上面のうち、上記凸部ＴＢの周囲の領域上（すなわち凸部ＴＢよりも低くなっている領域上）に、プラグＰ４ａが配置されている点は、本実施の形態３も上記実施の形態１と同様である。プラグＰ４ａは、上部電極ＵＥとプラグＰ４ａ上に配置された配線Ｍ４との間を電気的に接続するように機能する。
また、下部電極ＬＥと平面視で重なる部分の上部電極ＵＥ上にプラグＰ４（上部電極ＵＥに接続されるプラグＰ４）を配置していない点は、本実施の形態３も上記実施の形態１と同様である。すなわち、上部電極ＵＥの上面のうち、上記凸部ＴＢ上にプラグＰ４（上部電極ＵＥに接続されるプラグＰ４）を配置していない点は、本実施の形態３も上記実施の形態１と同様である。
また、下部電極ＬＥ上に、プラグＰ４（下部電極ＬＥに接続するプラグＰ４）が形成されていない点は、本実施の形態３も上記実施の形態１と同様である。従って、本実施の形態３においては、平面視において上部電極ＵＥと重ならない部分の下部電極ＬＥ上には、層間絶縁膜Ｌ４に埋め込まれて下部電極ＬＥに接続されるプラグＰ４（コンタクトプラグ）は形成されていない。
次に、本実施の形態３の半導体装置の製造工程について、上記実施の形態１と相違する箇所を説明する。図３２〜図３５は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、図３２は、上記実施の形態１の上記図１７に対応し、図３３は、上記実施の形態１の上記図１８に対応し、図３４は、上記実施の形態１の上記図１９に対応し、図３５は、上記実施の形態１の上記図２２に対応するものである。
本実施の形態３では、上記実施の形態１と同様にして、上記図１７に対応する図３２の構造を得る。すなわち、導電膜ＣＤ３形成工程までは、本実施の形態３の製造工程も、上記実施の形態１と同様である。
それから、図３３に示されるように、導電膜ＣＤ３上に、反射防止用の絶縁膜ＡＲＦを形成してから、絶縁膜ＡＲＦ上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ３を形成する。絶縁膜ＡＲＦは、その形成を省略することもできる。ここで、上記実施の形態１の場合は、平面視において、下部電極ＬＥはフォトレジストパターンＲＰ３に内包されていたが、本実施の形態３の場合は、平面視において、下部電極ＬＥは、フォトレジストパターンＲＰ３に重なる部分と重ならない部分とを有している。
それから、上記実施の形態１と同様に、フォトレジストパターンＲＰ３をエッチングマスクとして用いて、絶縁膜ＡＲＦおよび導電膜ＣＤ３を順にエッチングし、その後、フォトレジストパターンＲＰ３を除去してから、絶縁膜ＡＲＦをエッチングによって選択的に除去する。絶縁膜ＡＲＦを除去せずに、配線Ｍ３上と上部電極ＵＥ上とに残存させる場合もあり得る。このようにして、図３４に示されるように、パターニングされた導電膜ＣＤ３からなる配線Ｍ３と上部電極ＵＥとを形成することができる。
ここで、上記実施の形態１の場合は、平面視において、下部電極ＬＥはフォトレジストパターンＲＰ３に内包されていたため、上部電極ＵＥを形成すると、平面視において、下部電極ＬＥは上部電極ＵＥに内包されることになる。一方、本実施の形態３の場合は、平面視において、下部電極ＬＥは、フォトレジストパターンＲＰ３に重なる部分と重ならない部分とを有しているため、上部電極ＵＥを形成すると、平面視において、下部電極ＬＥは上部電極ＵＥに重なる部分と重ならない部分とを有することになる。
以降の工程は、上記実施の形態１と基本的には同じである。すなわち、層間絶縁膜Ｌ４の形成工程、スルーホールＳ４の形成工程、及びプラグＰ４の形成工程を、上記実施の形態１と同様に行うことで、上記図２２に対応する図３５の構造が得られる。以降の工程は、上記実施の形態１と同様であるので、ここでは、その図示および説明は省略する。
上記実施の形態１で説明した第１、第２および第３の特徴は、本実施の形態３も満たしている。
本実施の形態３においても、上記実施の形態１とほぼ同様の効果を得ることができる。
但し、上記実施の形態１では、下部電極ＬＥが上部電極ＵＥに平面視で内包されているため、下部電極ＬＥ全体が、容量絶縁膜ＹＺを介して上部電極ＵＥと対向することになる。このため、下部電極ＬＥ全体を、容量素子の実効的な電極として機能させることができるため、容量素子ＣＰの容量値を大きくしやすくなる。このため、大容量の容量素子を形成する場合には、上記実施の形態１は有利である。また、上記実施の形態１の場合は、容量値の大きな容量素子を形成するのに要する面積を縮小することが可能になるため、半導体装置の小型化（小面積化）にも有利である。
一方、容量素子ＣＰの容量値をそれほど大きくする必要が無い場合には、本実施の形態３のように、平面視において、下部電極ＬＥが上部電極ＵＥに重なる部分と重ならない部分とを有するようにし、下部電極ＬＥと上部電極ＵＥとが重なる面積を調整することにより、容量素子ＣＰの容量値を制御することができる。このため、容量素子を有する半導体装置の設計が行いやすくなる。例えば、上部電極ＵＥのレイアウトのみを調整して下部電極ＬＥと上部電極ＵＥとの重なり面積を調整すれば、容量素子ＣＰの容量値を所望の値に制御することができるため、容量素子を有する半導体装置の設計変更が容易になる。
また、本実施の形態３では、下部電極ＬＥは、平面視で上部電極ＵＥに重ならない部分を有している。このため、下部電極ＬＥが、平面視で上部電極ＵＥと重ならない部分を有する場合において、上部電極ＵＥに重ならない部分の下部電極ＬＥ上にプラグＰ４を配置して、そのプラグＰ４を下部電極ＬＥに接続することも考えられる。しかしながら、その場合、下部電極ＬＥの厚みが配線Ｍ３の厚みと相違していることなどに起因して、下部電極ＬＥ上に配置したプラグＰ４の高さは、配線Ｍ３上に配置したプラグＰ４の高さと相違したものとなる。この場合、下部電極ＬＥ上に形成するスルーホールＳ４の深さと、配線Ｍ３上に形成するスルーホールＳ４の深さとが相違したものとなることから、スルーホールＳ４の底部で、配線Ｍ３または下部電極ＬＥがオーバーエッチングされてしまうことになる。
それに対して、本実施の形態３では、下部電極ＬＥが、平面視で上部電極ＵＥと重ならない部分を有する場合において、下部電極ＬＥに接続するコンタクトプラグ（ここではプラグＰ３ａ）を下部電極ＬＥ上に設けるのではなく、下部電極ＬＥの下に設けている。すなわち、本実施の形態３においても、上記第３の特徴として、層間絶縁膜Ｌ３に埋め込まれたプラグＰ３ａを下部電極ＬＥの下に配置して、そのプラグＰ３ａを下部電極ＬＥと電気的に接続している。下部電極ＬＥに接続するプラグ（Ｐ３ａ）を下部電極ＬＥの下に形成しているため、下部電極ＬＥに接続するためのプラグ（Ｐ４）を下部電極ＬＥ上に形成する必要はない。このため、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程で、下部電極ＬＥに到達するスルーホールＳ４を形成しなくて済むので、下部電極ＬＥに到達するスルーホールＳ４を形成することに起因してスルーホールＳ４の底部で配線Ｍ３または下部電極ＬＥがオーバーエッチングされてしまうことを回避することができる。これにより、容量素子ＣＰおよび配線Ｍ３の信頼性を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
また、本実施の形態３では、容量素子ＣＰの容量値を変えずに、すなわち、下部電極ＬＥと上部電極ＵＥとの重なり面積を変えずに、下部電極ＬＥの寸法や形状を変えることができるため、下部電極ＬＥに接続するプラグＰ３ａの位置を自由に設定することができ、半導体装置の回路設計のレイアウトの自由度が高くなる。
また、本実施の形態３では、下部電極ＬＥに接続するプラグＰ３ａを、平面視で上部電極ＵＥに重ならない位置に配置することもできる。そうすることにより、下部電極ＬＥに接続するプラグＰ３ａを上部電極ＵＥから遠ざけることができるため、プラグＰ３ａと上部電極ＵＥとの間に形成される寄生容量を、より低減することができる。このため、容量素子ＣＰの実効的な容量値を、設計値により近づけることができるようになる。
（実施の形態４）
図３６は、本実施の形態４の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。図３７は、本実施の形態４の半導体装置の要部平面図であり、上記実施の形態１の上記図２に対応するものである。
本実施の形態４は、上記実施の形態２と上記実施の形態３とを組み合わせたものに対応している。すなわち、本実施の形態４と上記実施の形態３との相違点は、上記実施の形態２と上記実施の形態１との相違点と同様であり、また、本実施の形態４と上記実施の形態２との相違点は、上記実施の形態３と上記実施の形態１との相違点と同様である。
すなわち、上記実施の形態３において、上記プラグＰ４ａの代わりに上記実施の形態２と同様の上記プラグＰ３ｂを設けたものが、本実施の形態４に対応している。また、上記実施の形態２において、下部電極ＬＥを平面視で内包するように上部電極ＵＥを設けるのではなく、平面視において、下部電極ＬＥが、上部電極ＵＥに重なる部分と重ならない部分とを有するようにしたものが、本実施の形態４に対応している。
従って、図３６および図３７にも示されるように、本実施の形態４では、上部電極ＵＥに接続するコンタクトプラグは、層間絶縁膜Ｌ４のスルーホールＳ４に埋め込まれたプラグＰ４ではなく、層間絶縁膜Ｌ３のスルーホールＳ３に埋め込まれたプラグＰ３ｂであり、下部電極ＬＥと平面視で重ならない部分の上部電極ＵＥの下にプラグＰ３ｂを配置している。また、本実施の形態４では、図３６および図３７にも示されるように、平面視において、下部電極ＬＥは、上部電極ＵＥに重なる部分と重ならない部分とを有している。すなわち、本実施の形態４では、平面視において、下部電極ＬＥは容量絶縁膜ＹＺに内包されているが、上部電極ＵＥは、下部電極ＬＥ全体ではなく、下部電極ＬＥの一部と重なっている。つまり、下部電極ＬＥ全体が容量絶縁膜ＹＺで覆われているが、上部電極ＵＥは、容量絶縁膜ＹＺ全体を覆っているのではなく、下部電極ＬＥは、容量絶縁膜を介して上部電極ＵＥに対向する部分と、容量絶縁膜ＹＺを介して上部電極ＵＥに対向していない部分とを有している。
これ以外は、本実施の形態４は、上記実施の形態１と基本的には同じである。
本実施の形態４においても、上記実施の形態２や上記実施の形態３とほぼ同様の効果を得ることができるが、ここではその繰り返しの説明は省略する。
（実施の形態５）
図３８〜図４５は、本実施の形態５の半導体装置の製造工程中の要部断面図である。図３８は、上記実施の形態１の上記図１２と同じ工程段階に対応し、図３９は、上記図１３と同じ工程段階に対応し、図４０は、上記図１４と同じ工程段階に対応し、図４１は、上記図１５と同じ工程段階に対応している。また、図４２は、上記実施の形態１の上記図１６と同じ工程段階に対応し、図４３は、上記図１７と同じ工程段階に対応し、図４４は、上記図１９と同じ工程段階に対応し、図４５は、上記図２４と同じ工程段階に対応している。
本実施の形態５では、下部電極と同層の導電膜パターンにより抵抗素子ＲＳＴを形成している。以下、半導体装置の製造工程を中心に具体的に説明する。
上記実施の形態１と同様にして、プラグＰ３形成工程までを行って、上記実施の形態１の上記図１２に対応する図３８の構造が得られる。なお、本実施の形態５では、図３８に示されるように、層間絶縁膜Ｌ３にスルーホールＳ３を形成する際に、プラグＰ３ｄを埋め込むためのスルーホールＳ３も形成し、スルーホールＳ３内にプラグＰ３を形成する際に、プラグＰ３ｄも形成している。
ここで、プラグＰ３のうち、後述する抵抗素子ＲＳＴの下に配置されて抵抗素子ＲＳＴに電気的に接続されるプラグＰ３を、符号Ｐ３ｄを付してプラグＰ３ｄと称することとする。
次に、上記図１３に対応する図３９に示されるように、上記実施の形態１と同様に、プラグＰ３が埋め込まれた層間絶縁膜Ｌ３上に、導電膜ＣＤＬＥを形成する。本実施の形態５の場合は、導電膜ＣＤＬＥは、下部電極ＬＥ形成用の導電膜と抵抗素子ＲＳＴ形成用の導電膜とを兼ねている。それから、導電膜ＣＤＬＥ上にフォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。本実施の形態５の場合は、フォトレジストパターンＲＰ１は、下部電極ＬＥ形成用のパターンだけでなく、抵抗素子ＲＳＴ形成用のパターンも含んでいる。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、導電膜ＣＤＬＥをエッチングしてパターニングすることにより、図４０に示されるように、下部電極ＬＥおよび抵抗素子ＲＳＴを形成する。下部電極ＬＥおよび抵抗素子ＲＳＴは、いずれもパターニングされた導電膜ＣＤＬＥからなる。このため、下部電極ＬＥと抵抗素子ＲＳＴとは、同層の導電膜パターンにより形成されている。下部電極ＬＥと抵抗素子ＲＳＴとは、互いに分離されている。下部電極ＬＥと抵抗素子ＲＳＴとは、同工程で形成される。その後、フォトレジストパターンＲＰ１は除去する。図３９には、この段階が示されている。
次に、上記図１５に対応する図４１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜Ｌ３上に、下部電極ＬＥおよび抵抗素子ＲＳＴを覆うように、容量絶縁膜ＹＺ形成用の絶縁膜ＬＹＺを形成する。それから、絶縁膜ＬＹＺ上にフォトリソグラフィ技術を用いてフォトレジストパターンＲＰ２を形成する。本実施の形態５の場合は、フォトレジストパターンＲＰ２は、容量絶縁膜ＹＺ形成用のパターンだけでなく、キャップ絶縁膜ＹＺ２形成用のパターンも含んでいる。それから、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、絶縁膜ＬＹＺをエッチングしてパターニングすることにより、図４２に示されるように、容量絶縁膜ＹＺおよびキャップ絶縁膜ＹＺ２を形成する。容量絶縁膜ＹＺおよびキャップ絶縁膜ＹＺ２は、いずれもパターニングされた絶縁膜ＬＹＺからなる。このため、容量絶縁膜ＹＺとキャップ絶縁膜ＹＺ２とは、同層の絶縁膜パターンにより形成されている。容量絶縁膜ＹＺとキャップ絶縁膜ＹＺ２とは、互いに分離されている。その後、フォトレジストパターンＲＰ２は除去する。図４２には、この段階が示されている。
平面視において、下部電極ＬＥは容量絶縁膜ＹＺに内包されるため、容量絶縁膜ＹＺを形成すると、下部電極ＬＥは容量絶縁膜ＹＺで覆われた状態になり、従って、下部電極ＬＥは露出していない状態になる。また、平面視において、抵抗素子ＲＳＴはキャップ絶縁膜ＹＺ２に内包されるため、キャップ絶縁膜ＹＺ２を形成すると、抵抗素子ＲＳＴはキャップ絶縁膜ＹＺ２で覆われた状態になり、従って、抵抗素子ＲＳＴは露出していない状態になる。
以降の工程は、本実施の形態５も、上記実施の形態１と基本的には同じである。
すなわち、上記図１７に対応する図４３に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜Ｌ３上に、容量絶縁膜ＹＺおよびキャップ絶縁膜ＹＺ２を覆うように、導電膜ＣＤ３を形成する。導電膜ＣＤ３は、バリア導体膜Ｂ３ａとバリア導体膜Ｂ３ａ上の主導体膜Ｃ３と主導体膜Ｃ３上のバリア導体膜Ｂ３ｂとの積層膜からなる。それから、上記実施の形態１と同様にして、導電膜ＣＤ３をパターニングすることにより、上記図１９に対応する図４４に示されるように、配線Ｍ３および上部電極ＵＥを形成する。配線Ｍ３と上部電極ＵＥとは、いずれもパターニングされた導電膜ＣＤ３からなる。なお、導電膜ＣＤ３をパターニングするためのエッチング工程において、キャップ絶縁膜ＹＺ２が露出されるが、抵抗素子ＲＳＴはキャップ絶縁膜ＹＺ２で覆われているため、抵抗素子ＲＳＴがエッチングされてしまうのを防止することができる。このため、キャップ絶縁膜ＹＺ２は、抵抗素子ＲＳＴのエッチング保護膜として機能することができる。
その後、上記図２４に対応する図４５に示されるように、上記実施の形態１と同様に、層間絶縁膜Ｌ４を形成し、層間絶縁膜Ｌ４にスルーホールＳ４を形成し、スルーホールＳ４内にプラグＰ４を形成し、プラグＰ４が埋め込まれた層間絶縁膜Ｌ４上に第４配線層の配線Ｍ４を形成する。以降の製造工程については、ここではその図示および説明は省略する。
図４５からも分かるように、本実施の形態５の半導体装置においては、層間絶縁膜Ｌ３上に容量素子ＣＰと抵抗素子ＲＳＴとが形成されており、容量素子ＣＰの下部電極ＬＥと抵抗素子ＲＳＴとは、同層の導電膜パターンにより形成されている。すなわち、下部電極ＬＥと抵抗素子ＲＳＴとは、共通の導電膜（ＣＤ３）をパターニングすることにより形成されたものである。下部電極ＬＥと抵抗素子ＲＳＴとは、繋がっておらず、互いに分離されている。下部電極ＬＥを構成する材料と、抵抗素子ＲＳＴを構成する材料とは、同じである。また、下部電極ＬＥの厚みと、抵抗素子ＲＳＴの厚みとは、実質的に同じである。
抵抗素子ＲＳＴとキャップ絶縁膜ＹＺ２と抵抗素子ＲＳＴに接続するプラグＰ３ｄとを設けたこと以外は、本実施の形態５の半導体装置は、上記実施の形態１〜４のいずれかと同じである。すなわち、本実施の形態５は、上記実施の形態１〜４のいずれに対しても適用することができる。ここでは、上記実施の形態１に基づいて図示および説明を行っているが、上記実施の形態２〜４において、抵抗素子ＲＳＴを形成することもでき、その場合の抵抗素子ＲＳＴ、キャップ絶縁膜ＹＺ２、および抵抗素子ＲＳＴに接続するコンタクトプラグ（プラグＰ３ｄ）の構成および製法は、本実施の形態５で説明したのと同様である。
本実施の形態５では、上記実施の形態１〜４で得られる効果に加えて、更に次のような効果を得ることができる。
本実施の形態５では、抵抗素子ＲＳＴと下部電極ＬＥとが、同層の導電膜パターンにより形成されていることにより、容量素子ＣＰを製造する工程に合わせて抵抗素子ＲＳＴも製造することができるため、製造工程数を抑制することができ、また、半導体装置の製造コストを低減することができる。また、半導体装置の製造時間を短縮することができ、スループットを向上することができる。
また、本実施の形態５では、層間絶縁膜Ｌ４に埋め込まれたプラグＰ３ｄ（コンタクトプラグ）が、抵抗素子ＲＳＴの下に配置されて抵抗素子ＲＳＴと電気的に接続されている。そして、抵抗素子ＲＳＴ上には、層間絶縁膜Ｌ４に埋め込まれて抵抗素子ＲＳＴに接続されるプラグＰ４（コンタクトプラグ）は形成されていない。
すなわち、抵抗素子ＲＳＴに接続するコンタクトプラグは、層間絶縁膜Ｌ４のスルーホールＳ４に埋め込まれたプラグＰ４ではなく、層間絶縁膜Ｌ３のスルーホールＳ３に埋め込まれたプラグＰ３（Ｐ３ｄ）である。
抵抗素子ＲＳＴの下にプラグＰ３ｄが配置され、そのプラグＰ３ｄの下に配線Ｍ２が配置されている。プラグＰ３ｄは、抵抗素子ＲＳＴと配線Ｍ２との間に配置されており、プラグＰ３ｄの上面が抵抗素子ＲＳＴの下面と接することで、プラグＰ３ｄと抵抗素子ＲＳＴとが電気的に接続され、また、プラグＰ３ｄの下面が配線Ｍ２の上面と接することで、プラグＰ３ｄと配線Ｍ２とが電気的に接続されている。このため、プラグＰ３ｄは、抵抗素子ＲＳＴとプラグＰ３ｄの下に配置された配線Ｍ２との間を電気的に接続するように機能する。
本実施の形態５とは異なり、抵抗素子ＲＳＴ上にプラグＰ４を配置してそのプラグＰ４を抵抗素子ＲＳＴに接続する場合を仮定する。しかしながら、その場合、下部電極ＬＥの厚みが配線Ｍ３の厚みと相違していることなどに起因して、抵抗素子ＲＳＴ上に配置したプラグＰ４の高さは、配線Ｍ３上に配置したプラグＰ４の高さと相違したものとなる。この場合、抵抗素子ＲＳＴ上に形成するスルーホールＳ４の深さと、配線Ｍ３上に形成するスルーホールＳ４の深さとが相違したものとなることから、スルーホールＳ４の底部で、配線Ｍ３または抵抗素子ＲＳＴがオーバーエッチングされてしまうことになる。
それに対して、本実施の形態５では、抵抗素子ＲＳＴに接続するコンタクトプラグ（ここではプラグＰ３ｄ）を抵抗素子ＲＳＴ上に設けるのではなく、抵抗素子ＲＳＴの下に設けている。このため、抵抗素子ＲＳＴに接続するためのプラグ（Ｐ４）を抵抗素子ＲＳＴ上に形成する必要はない。このため、層間絶縁膜Ｌ４にスルーホールＳ４を形成するエッチング工程で、抵抗素子ＲＳＴに到達するスルーホールＳ４を形成しなくて済むので、抵抗素子ＲＳＴに到達するスルーホールＳ４を形成することに起因してスルーホールＳ４の底部で配線Ｍ３または抵抗素子ＲＳＴがオーバーエッチングされてしまうことを回避することができる。これにより、抵抗素子ＲＳＴおよび配線Ｍ３の信頼性を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＡＲＦ 絶縁膜
Ｂ１ａ，Ｂ２ａ，Ｂ３ａ，Ｂ４ａ バリア導体膜
Ｂ１ｂ，Ｂ２ｂ，Ｂ３ｂ，Ｂ４ｂ バリア導体膜
Ｃ１，Ｃ２，Ｃ３，Ｃ４ 主導体膜
ＣＤ１，ＣＤ２，ＣＤ３，ＣＤ４，ＣＤＬＥ 導電膜
ＣＰ，ＣＰ１０１ 容量素子
ＣＺ キャップ絶縁膜
ＤＩ フォトダイオード
ＧＩ ゲート絶縁膜
ＧＳ，ＧＴ ゲート電極
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５ 絶縁膜
ＬＥ，ＬＥ１０１ 下部電極
ＬＹＺ 絶縁膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線
ＮＲ ｎ型半導体領域
ＮＷ ｎ型半導体領域
Ｐ１，Ｐ２，Ｐ３，Ｐ４ プラグ
Ｐ３ａ，３ｂ，Ｐ３ｃ，Ｐ３ｄ，Ｐ４ａ，Ｐ４ｃ プラグ
Ｐ１０４ａ，Ｐ１０４ｂ，Ｐ１０４ｃ プラグ
ＰＲ ｐ＋型半導体領域
ＰＷ１，ＰＷ２ ｐ型ウエル
Ｑ１ 画素トランジスタ
ＲＰ１，ＲＰ２，ＲＰ３ フォトレジストパターン
ＲＳＴ 抵抗素子
Ｓ１，Ｓ２，Ｓ３，Ｓ４ スルーホール
ＳＢ 半導体基板
ＳＤ ソース・ドレイン領域
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＴＢ 凸部
ＴＸ 転送トランジスタ
ＵＥ，ＵＥ１０１ 上部電極
ＹＺ，ＹＺ１０１ 容量絶縁膜
ＹＺ２ キャップ絶縁膜

Claims (14)

  1. 半導体基板と、
    前記半導体基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に、互いに離間して形成された抵抗素子、第１配線および容量素子用の下部電極と、
    前記第１層間絶縁膜上に、前記下部電極の少なくとも一部を覆うように形成された、前記容量素子用の上部電極と、
    前記下部電極を覆い、かつ、前記下部電極と前記上部電極との間に介在する、前記容量素子用の容量絶縁膜と、
    前記第１層間絶縁膜上に、前記容量絶縁膜とは離間し、かつ、前記抵抗素子を覆うように形成されたキャップ絶縁膜と、
    前記第１層間絶縁膜上に、前記抵抗素子、前記キャップ絶縁膜、前記第１配線、前記下部電極、前記容量絶縁膜および前記上部電極を覆うように形成された第２層間絶縁膜と、
    前記第１層間絶縁膜に埋め込まれた第１コンタクトプラグであって、前記下部電極の下に配置されて前記下部電極と電気的に接続された前記第１コンタクトプラグと、
    前記第２層間絶縁膜に埋め込まれた第２コンタクトプラグであって、前記上部電極上に配置されて前記上部電極と電気的に接続された前記第２コンタクトプラグと、
    前記第２層間絶縁膜に埋め込まれた第３コンタクトプラグであって、前記第１配線上に配置されて前記第１配線に電気的に接続された前記第３コンタクトプラグと、
    前記第１層間絶縁膜に埋め込まれた第４コンタクトプラグであって、前記抵抗素子の下に配置されて前記抵抗素子と電気的に接続された前記第４コンタクトプラグと、
    を有し、
    前記第１配線と前記上部電極とは、同層の導電膜パターンにより形成されており、
    前記抵抗素子と前記下部電極とは、同層の導電膜パターンにより形成されており、
    前記キャップ絶縁膜と前記容量絶縁膜とは、同層の絶縁膜パターンにより形成されており、
    平面視において、前記下部電極は、前記容量絶縁膜に内包され、
    平面視において、前記抵抗素子は、前記キャップ絶縁膜に内包され、
    前記第２コンタクトプラグは、前記下部電極と平面視で重ならない部分の前記上部電極上に配置されており、
    平面視において、前記下部電極と重なる部分の前記上部電極上には、前記第２層間絶縁膜に埋め込まれて前記上部電極に接続されるコンタクトプラグは形成されておらず、
    前記抵抗素子上には、前記第２層間絶縁膜に埋め込まれて前記抵抗素子に接続されるコンタクトプラグは形成されていない、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１配線は、アルミニウムを主成分とするアルミニウム配線であり、
    前記下部電極は、アルミニウムの融点よりも高い融点を有する材料からなる、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記下部電極は、窒化チタン膜、チタン膜、窒化タンタル膜、またはタンタル膜からなる、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１配線および前記上部電極は、それぞれ、第１窒化チタン膜と、前記第１窒化チタン膜上のアルミニウムを主成分とする主導体膜と、前記主導体膜上の第２窒化チタン膜との積層膜からなり、
    前記下部電極は、窒化チタン膜からなる、半導体装置。
  5. 請求項１に記載の半導体装置において、
    平面視において、前記容量絶縁膜は前記上部電極に内包されている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    平面視において、前記下部電極は、前記上部電極に重なる部分と重ならない部分とを有し、
    平面視において、前記上部電極と重ならない部分の前記下部電極上には、前記第２層間絶縁膜に埋め込まれて前記下部電極に接続されるコンタクトプラグは形成されていない、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記下部電極の厚みは、前記第１配線の厚みよりも小さい、半導体装置。
  8. 半導体基板と、
    前記半導体基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に、互いに離間して形成された抵抗素子、第１配線および容量素子用の下部電極と、
    前記第１層間絶縁膜上に、前記下部電極の少なくとも一部を覆うように形成された、前記容量素子用の上部電極と、
    前記下部電極を覆い、かつ、前記下部電極と前記上部電極との間に介在する、前記容量素子用の容量絶縁膜と、
    前記第１層間絶縁膜上に、前記容量絶縁膜とは離間し、かつ、前記抵抗素子を覆うように形成されたキャップ絶縁膜と、
    前記第１層間絶縁膜上に、前記抵抗素子、前記キャップ絶縁膜、前記第１配線、前記下部電極、前記容量絶縁膜および前記上部電極を覆うように形成された第２層間絶縁膜と、
    前記第１層間絶縁膜に埋め込まれた第１コンタクトプラグであって、前記下部電極の下に配置されて前記下部電極と電気的に接続された前記第１コンタクトプラグと、
    前記第１層間絶縁膜に埋め込まれた第２コンタクトプラグであって、前記上部電極の下に配置されて前記上部電極と電気的に接続された前記第２コンタクトプラグと、
    前記第２層間絶縁膜に埋め込まれた第３コンタクトプラグであって、前記第１配線上に配置されて前記第１配線に電気的に接続された前記第３コンタクトプラグと、
    前記第１層間絶縁膜に埋め込まれた第４コンタクトプラグであって、前記抵抗素子の下に配置されて前記抵抗素子と電気的に接続された前記第４コンタクトプラグと、
    を有し、
    前記第１配線と前記上部電極とは、同層の導電膜パターンにより形成されており、
    前記抵抗素子と前記下部電極とは、同層の導電膜パターンにより形成されており、
    前記キャップ絶縁膜と前記容量絶縁膜とは、同層の絶縁膜パターンにより形成されており、
    平面視において、前記下部電極は、前記容量絶縁膜に内包され、
    平面視において、前記抵抗素子は、前記キャップ絶縁膜に内包され、
    前記第２コンタクトプラグは、前記下部電極と平面視で重ならない部分の前記上部電極の下に配置されており、
    平面視において、前記下部電極と重なる部分の前記上部電極上には、前記第２層間絶縁膜に埋め込まれて前記上部電極に接続されるコンタクトプラグは形成されておらず、
    前記抵抗素子上には、前記第２層間絶縁膜に埋め込まれて前記抵抗素子に接続されるコンタクトプラグは形成されていない、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１配線は、アルミニウムを主成分とするアルミニウム配線であり、
    前記下部電極は、アルミニウムの融点よりも高い融点を有する材料からなる、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記下部電極は、窒化チタン膜、チタン膜、窒化タンタル膜、またはタンタル膜からなる、半導体装置。
  11. 請求項８に記載の半導体装置において、
    前記第１配線および前記上部電極は、それぞれ、第１窒化チタン膜と、前記第１窒化チタン膜上のアルミニウムを主成分とする主導体膜と、前記主導体膜上の第２窒化チタン膜との積層膜からなり、
    前記下部電極は、窒化チタン膜からなる、半導体装置。
  12. 請求項８に記載の半導体装置において、
    平面視において、前記容量絶縁膜は前記上部電極に内包されている、半導体装置。
  13. 請求項８に記載の半導体装置において、
    平面視において、前記下部電極は、前記上部電極に重なる部分と重ならない部分とを有し、
    平面視において、前記上部電極と重ならない部分の前記下部電極上には、前記第２層間絶縁膜に埋め込まれて前記下部電極に接続されるコンタクトプラグは形成されていない、半導体装置。
  14. 請求項８に記載の半導体装置において、
    前記下部電極の厚みは、前記第１配線の厚みよりも小さい、半導体装置。
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