JP2004303908A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、基板上に形成された絶縁膜2の上に下側から順に積層されたバリアメタル膜6及びAlCu膜8及びTiN膜9よりなる配線10b,10cと、バリアメタル膜6よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜としてのSiO2 膜7と、SiO2 膜7の上に形成されたAlCu膜8及びTiN膜9よりなる容量上部電極とからなる容量素子10aとを備えている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、MIM(Metal−Insulator−Metal)型容量素子及びアナログ回路等に用いられる抵抗体を有する半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
アナログ系回路を含む半導体集積回路装置には、一般に、容量上部電極と容量下部電極との間に容量絶縁膜を有するMIM型容量素子又は受動素子である抵抗体が搭載されている。
【0003】
図9は、アナログ回路に用いられる従来のMIM型容量素子の構造を示す断面図である。
【0004】
図9に示すように、半導体基板100上に第1の導電膜101よりなる容量下部電極101a及び第1の導電膜101よりなる第1の配線101bが形成されている。容量下部電極101a及び第1の配線101bを覆うように形成された層間絶縁膜102に開口されて、且つ容量下部電極101aの上面と連通する開口面積が大きい開口部102aの少なくとも底面及び側面を覆うように、容量絶縁膜103及び第2の導電膜104よりなる容量上部電極104aが順に形成されている。また、容量下部電極101a及び第1の配線101bを覆うように形成された層間絶縁膜102及び該層間絶縁膜102の上に形成された容量絶縁膜103に開口されて且つ第1の配線101bの上面と連通するコンタクトホール102bを埋め込むように、第2の導電膜104よりなるコンタクト102c及び第2の導電膜104よりなる第2の配線104bが形成されている。尚、第1の配線101bとコンタクトホール102bを介して接続された第2の配線104bとからなる構造は、通常のコンタクト構造である。
【0005】
図10は、前記図9に示した構造とは異なる構造を有するMIM型容量素子の構造を示す断面図であり、半導体集積回路上のコンタクトとして平坦化により形成されたWプラグが採用される一般的なMIM型容量素子の断面図を示している。特に、微細素子パターンを有する高密度半導体デバイスにおいては、図10に示すような構造が適用されている。
【0006】
図10に示すように、半導体基板200上に第1の配線201が形成されている。容量下部電極としての第1の配線201の上に、容量絶縁膜202及び容量上部電極203が下から順に形成されている。容量上部電極203及び第1の配線201を覆うように形成された層間絶縁膜204に開口されて且つ容量上部電極203の上面と連通するコンタクトホールにW膜が埋め込まれてなるコンタクト205aが形成されている。層間絶縁膜204及びコンタクト205aの上にコンタクト205aを介して容量上部電極203と接続される第2の導電膜206よりなる第2の配線206aが形成されている。また、第1の配線201の上の層間絶縁膜204に開口されて且つ第1の配線201の上面と連通するコンタクトホールにW膜が埋め込まれてなるコンタクト205bが形成されている。尚、第1の配線201とコンタクト205bを介して接続された第2の配線206bとからなる構造は、通常の2層の配線構造である。
【0007】
図11は、一般の半導体集積回路におけるアナログ回路に通常用いられる抵抗体を示す断面図である。
【0008】
図11に示すように、Si基板300上に素子分離のための絶縁膜301が形成されており、該絶縁膜301の上に高濃度の不純物を含むポリシリコン抵抗体302が形成されている。ポリシリコン抵抗体302を覆うように形成された層間絶縁膜303に開口されて且つポリシリコン抵抗体302の上面と連通するコンタクトホールにW膜が埋め込まれてなるコンタクト304が形成されている。層間絶縁膜303の上にコンタクト304を介してポリシリコン抵抗体302と接続される第2の配線305が形成されている(以上、例えば特許文献1〜3参照)。
【0009】
【特許文献1】
特開昭62−42553
【特許文献2】
特開平01−223757
【特許文献3】
特開2001−203329
【0010】
【発明が解決しようとする課題】
前記図9に示したMIM型容量素子を形成するためには、半導体集積回路の上層を構成する第1の導電膜101よりなる容量下部電極101a及び第1の導電膜101よりなる第1の配線101bを形成する工程と、半導体集積回路の上層を構成する第2の導電膜104よりなる容量上部電極104a及び第2の導電膜104よりなる第2の配線104bとを形成する工程とに加えて、層間絶縁膜102に容量素子を形成するための開口部102aを設ける工程と容量絶縁膜103を堆積する工程とを行なえばよい。この場合、第1の配線101bの上の第2の導電膜104よりなるコンタクト102c及び第2の導電膜104よりなる第2の配線104bは、前記図9から明らかなように、開口部102a及び層間絶縁膜102の上に容量絶縁膜103を堆積した後に、コンタクトホール102bを形成する。次に、コンタクトホール102b及び容量絶縁膜103の上に第2の配線層104を堆積した後に、該第2の配線層104をパターニングすることにより、第1の配線101bの上にコンタクト102cを介して第2の配線102bが形成される。
【0011】
このため、コンタクトホール102bを含む素子パターンが微細化されている場合に、コンタクトホール102bにW膜を埋め込んで平坦化することによりコンタクト102cを形成するプロセスを行なうと、まず、開口面積が大きい開口部102aにはW膜が十分に埋め込まれない。さらに、コンタクトホール102bに埋め込まれたW膜を平坦化するために、CMP(化学機械研磨)法又はエッチバック法を行なうと、開口面積が大きい開口部102aにはW膜が十分に埋め込まれない。
【0012】
従って、近年の平坦化プロセスは、一般的に、前記図10に示したような構造を有するMIM型容量素子の形成の際に用いられている。しかしながら、このような構造のMIM型容量素子を形成するためには、容量絶縁膜202を堆積する工程、容量上部電極203を構成する金属層を堆積する工程及び該金属層をパターニングして容量上部電極203を形成する工程が必要になる。また、容量絶縁膜202及び容量上部電極203をパターニングした後に、容量下部電極としての第1の配線201をパターニングするので、容量上部電極203の膜厚分の段差を考慮すると、容量下部電極としての第1の配線201をパターニングする際に用いるレジスト膜の膜厚が制限される。さらに、層間絶縁膜204における容量上部電極203の上側部分の膜厚と層間絶縁膜204における第1の配線201の上側部分の膜厚とが異なるので、第1の配線201の上に形成されたコンタクト205bと第2の配線206bとの接触抵抗の信頼性が劣化するという問題がある。
【0013】
また、前記図11に示した抵抗は、例えばゲート電極を形成する工程で用いるポリシリコン膜より形成されているので、抵抗値がアナログ回路を構成するために必要な値以上に大きくなると共に、抵抗値のバラツキが大きい。従って、抵抗と回路とが直接接続される構造又は多層配線構造のデバイスにおいて、回路から抵抗までの配線長が長くならざるを得ない場合は寄生抵抗が大きくなるので、抵抗値に対する寄生抵抗の影響が問題になる。
【0014】
本発明は、前記に鑑み、微細素子を有する高集積半導体装置において、少ない工程数でMIM型容量素子を形成できると共に、抵抗値のバラツキ又は寄生抵抗が少ない抵抗体を有する半導体装置及びその製造方法を提供することである。
【0015】
【課題を解決するための手段】
前記の目的を達成するために、本発明の第1の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第1の導電膜及び第2の導電膜よりなる配線と、第1の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第2の導電膜よりなる容量上部電極とからなる容量素子とを備えている。
【0016】
本発明の第1の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第1の導電膜及び第2の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。
【0017】
本発明の第2の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第1の導電膜及び第2の導電膜よりなる配線と、第1の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第2の導電膜よりなる容量上部電極とからなる容量素子と、第1の導電膜及び第2の導電膜よりなると共に容量下部電極と第1の導電膜を介して接続されており、電気的な中継を行なう中継電極とを備えている。
【0018】
本発明の第2の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第1の導電膜及び第2の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。さらに、容量下部電極を構成する第1の導電膜を容量下部電極用の配線として用いることにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。
【0019】
本発明の第3の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第1の導電膜及び第2の導電膜よりなる配線と、絶縁膜上に形成された第1の導電膜よりなる抵抗体とを備えている。
【0020】
本発明の第3の半導体装置によると、抵抗体は配線を構成する第1の導電膜を利用して形成されているので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。
【0021】
本発明の第4の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第1の導電膜及び第2の導電膜よりなる配線と、第1の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第2の導電膜よりなる容量上部電極とからなる容量素子と、絶縁膜上に形成された第1の導電膜よりなる抵抗体とを備えている。
【0022】
本発明の第4の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第1の導電膜及び第2の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。また、容量下部電極を構成する第1の導電膜を容量下部電極用の配線として用いることにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。さらに、抵抗体は配線を構成する第1の導電膜を利用して形成されているので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。
【0023】
本発明の半導体装置において、第1の導電膜が金属窒化物よりなる場合は、所望のシート抵抗を得ることができる。
【0024】
本発明の半導体装置において、第2の導電膜として配線の主材料であるアルミニウム合金を使用することができる。
【0025】
本発明の第1の半導体装置の製造方法は、基板上に形成された絶縁膜の上に、第1の導電膜及び容量絶縁膜を順に堆積する工程と、容量絶縁膜に対して選択的エッチングを行なって、容量素子を形成する第1の領域に容量絶縁膜を残存させる工程と、第1の導電膜の上に、容量絶縁膜を覆うように第2の導電膜を堆積する工程と、第1の導電膜及び第2の導電膜に対して選択的エッチングを行なって、第1の領域と異なる第2の領域において、第1の導電膜及び第2の導電膜よりなる配線を形成すると共に、第1の領域において、第1の導電膜よりなる容量下部電極、容量絶縁膜及び第2の導電膜よりなる容量上部電極とからなる容量素子を形成する工程とを備える。
【0026】
本発明の第1の半導体装置の製造方法によると、容量素子を構成する容量上部電極は、配線を構成する第1の導電膜及び第2の導電膜を利用して形成するので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。
【0027】
本発明の第2の半導体装置の製造方法は、基板上に形成された絶縁膜の上に、第1の導電膜及び容量絶縁膜を順に堆積する工程と、容量絶縁膜に対して選択的エッチングを行なって、容量素子及び容量素子を構成する容量下部電極用の配線を形成する第3の領域に容量絶縁膜を残存させる工程と、第1の導電膜の上に、容量絶縁膜を覆うように第2の導電膜を堆積する工程と、第1の導電膜及び第2の導電膜に対して選択的エッチングを行なって、第3の領域と異なる第4の領域において、第1の導電膜及び第2の導電膜よりなる配線を形成すると共に、第3の領域において、第1の導電膜よりなる容量下部電極、容量絶縁膜及び第2の導電膜よりなる容量上部電極とからなる容量素子と容量下部電極用の配線とを形成する工程とを備える。
【0028】
本発明の第2の半導体装置の製造方法によると、容量素子を構成する容量上部電極は、配線を構成する第1の導電膜及び第2の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。さらに、容量下部電極を構成する第1の導電膜を容量下部電極用の配線として用いて形成することにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。
【0029】
本発明の第3の半導体装置の製造方法は、基板上に形成された第1の絶縁膜の上に、第1の導電膜及び第2の絶縁膜を順に堆積する工程と、第2の絶縁膜に対して選択的エッチングを行なって、抵抗体を形成する第5の領域に第2の絶縁膜を残存させる工程と、第1の導電膜の上に、第2の絶縁膜を覆うように第2の導電膜を形成する工程と、第2の絶縁膜をマスクの一部として用いて、第1の導電膜及び第2の導電膜に対して選択的エッチングを行なって、第5の領域と異なる第6の領域において、第1の導電膜及び第2の導電膜よりなる配線を形成すると共に、第5の領域において、第1の導電膜よりなる抵抗体を形成する工程とを備える。
【0030】
本発明の第3の半導体装置の製造方法によると、抵抗体は配線を構成する第1の導電膜を利用して形成するので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。また、第2の絶縁膜がエッチングの際のマスクの一部になるので、所望の抵抗体を形成することができる。
【0031】
本発明の半導体装置の製造方法において、第1の導電膜が金属窒化物よりなる場合は、所望のシート抵抗を得ることができる。
【0032】
本発明の半導体装置の製造方法において、第2の導電膜として配線の主材料であるアルミニウム合金を使用することができる。
【0033】
【発明の実施の形態】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【0034】
(第1の実施形態)
図1は本発明の第1の実施形態に係る半導体装置の断面図であり、MIM型容量素子と一般の配線部分を示している。
【0035】
図1に示すように、半導体基板1上に形成された絶縁膜2の上に同一の膜層よりなる第1の配線3a及び3bが形成されている。該第1の配線層3a及び3bを覆うように表面が平坦化された第1の層間絶縁膜4が形成されており、該第1の層間絶縁膜4にはW膜が埋め込まれたコンタクト5a、5b及び5cが形成されている。第1の層間絶縁膜4及びコンタクト5aの上に、バリアメタル膜6(第1の導電膜)よりなる容量下部電極、SiO2 膜7よりなる容量絶縁膜、及びAlCu膜8(第2の導電膜)並びにTiN膜9が順に積層されてなる容量上部電極から構成されるMIM型容量素子10aが形成されている。
【0036】
また、第1の層間絶縁膜4及びコンタクト5bの上に、バリアメタル膜6、AlCu膜8及びTiN膜9が順に積層されてなる電気的に寄与する第2の配線10b及び10cが形成されている。尚、コンタクト5aは第1の配線3aとMIM型容量素子10aとを接続しており、コンタクト5bは第1の配線3aと第2の配線10bとを接続しており、コンタクト5cは第1の配線3bと第2の配線10cとを接続している。
【0037】
MIM型容量素子10a、第2の配線10b及び10cを覆うように表面が平坦化された第2の層間絶縁膜11が形成されており、該第2の層間絶縁膜11にW膜が埋め込まれたコンタクト12a及び12bが形成されている。第2の層間絶縁膜11の上にコンタクト12aを介してMIM型容量素子10aと接続される第3の配線13aが形成されている。また、第2の層間絶縁膜11の上にコンタクト12bを介して第2の配線10bと接続される第3の配線13bが形成されている。
【0038】
以上のように、本実施形態によると、MIM型容量素子10aの容量上部電極は、チップ内部の集積回路における第2の層間絶縁膜11で被覆された層内で用いられる配線層を利用して形成されているので、前記図10に示した従来例のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数でMIM型容量素子を形成することができる。
【0039】
(第2の実施形態)
図2は、本発明の第2の実施形態に係る半導体装置の断面図であり、MIM型容量素子とその近辺の一般の配線部分を示している。尚、図2においては、前記図1で示したような半導体基板、該半導体基板上に形成された絶縁膜及び該絶縁膜上に形成された第1の配線の図示は省略している。
【0040】
図2に示すように、絶縁膜上に形成された配線(図示せず)を覆うように表面が平坦化された第1の層間絶縁膜21が形成されている。該第1の層間絶縁膜21の上に、バリアメタル膜22(第1の導電膜)よりなる容量下部電極、SiO2 膜23よりなる容量絶縁膜、及びAlCu膜24(第2の導電膜)並びにTiN膜25が順に積層されてなる容量上部電極からなるMIM型容量素子26aが形成されている。また、第1の層間絶縁膜21の上に、バリアメタル膜22、AlCu膜24及びTiN膜25が順に積層されてなる電気的に中継の役割を果たす中継電極26bが形成されている。さらに、第1の層間絶縁膜21の上に、バリアメタル膜22、AlCu膜24及びTiN膜25が積層されてなる電気的に寄与する第2の配線26cが形成されている。
【0041】
また、MIM型容量素子26aの容量下部電極としてのバリアメタル膜22と中継電極26bを積層する下層としてのバリアメタル膜22とは、図2に示すように繋がっている。尚、MIM型容量素子26aと中継電極26bとの間のバリアメタル膜22の部分を容量下部電極用配線22aと呼ぶことにする。
【0042】
また、第1の層間絶縁膜21の上に、MIM型容量素子26a、中継電極26b、第2の配線26c及び下部電極用配線22aを覆うように、表面が平坦化された第2の層間絶縁膜27が形成されている。該第2の層間絶縁膜27に、MIM型容量素子26aと接続されるW膜よりなるコンタクト28aと、中継電極26bと接続されるW膜よりなるコンタクト28bとが形成されている。さらに、第2の層間絶縁膜27の上に同一の導電膜よりなる第3の配線29a及び第3の配線層29bが形成されている。第3の配線29aはコンタクト28aを介してMIM型容量素子26aと接続され、第3の配線29bはコンタクト28bを介して中継電極26bと接続される。
【0043】
このように、MIM型容量素子26aを構成する容量下部電極及び容量上部電極は、前記第1の実施形態と同様に、チップ内部の集積回路における第2の層間絶縁膜27で被覆された層内で用いられる配線層を利用して形成されているので、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。また、前記第1の実施形態では、MIM型容量素子の容量上部電極への電圧は第3の配線から与えると共に容量下部電極への電圧は第1の配線から与えていたが、本実施形態では、MIM型容量素子26aの容量上部電極及び容量下部電極への電圧は共に第3の導電膜29よりなる第3の配線29a及び29bから与えることができる。尚、MIM型容量素子と電圧印加配線層の占める面積は本実施形態に比べると前記第1の実施形態の方が有利である。
【0044】
また、本実施形態の半導体装置の構造において、バリアメタル膜22をTiNとTiとからなる積層構造とし、且つそれぞれの膜厚を等しく20nmとすると、バリアメタル膜22のシート抵抗は30Ω/□となるので、バリアメタル膜22は容量下部用電極配線22aに用いるために十分に低い抵抗を有する。
【0045】
以上のように、本実施形態によると、容量下部電極及び容量下部電極用配線22aを構成するバリアメタル膜22を容量下部電極用配線22aとして用いることにより、従来例(図10)のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。また、第1の実施形態と同様に、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数でMIM型容量素子を形成することができる。
【0046】
(第3の実施形態)
図3は、本発明の第3の実施形態に係る半導体装置の断面図を示しており、抵抗部分を示している。
【0047】
図3に示すように、半導体基板30上に形成された絶縁膜31の上に第1の配線32が形成されている。絶縁膜31の上に、該第1の配線32を覆うように表面が平坦化された第1の層間絶縁膜33が形成されており、該第1の層間絶縁膜33にW膜が埋め込まれたコンタクト34が形成されている。
【0048】
第1の層間絶縁膜33及びコンタクト34の上に、バリアメタル膜35(第1の導電膜)よりなる抵抗体35aが形成されている。抵抗体35aの左右両端部分に、バリアメタル膜35、AlCu膜36(第2の導電膜)及びTiN膜37が積層されてなる抵抗用電極35b及び35cが形成されている。尚、抵抗体35a及び抵抗用電極35b並びに35cにより抵抗素子を構成している。第1の層間絶縁膜33の上に、抵抗体35a及び抵抗用電極35b並びに35cを覆うように表面が平坦化された第2の層間絶縁膜38が形成されている。第2の層間絶縁膜38にW膜が埋め込まれてなるコンタクト38aが形成されている。第2の層間絶縁膜38の上に第3の配線39が形成されている。
【0049】
抵抗用電極35b及び35cは、チップ内部の集積回路における第2の層間絶縁膜38で被覆された層内で用いられる配線層を利用して形成され、配線の形成と同時に形成することができる。また、抵抗体35aは、第2の層間絶縁膜38で被覆された層内で用いられる配線層を構成するバリアメタル膜35を利用して形成される。コンタクト34は第1の配線32と抵抗用電極35bとを電気的に接続しており、コンタクト38aは第3の配線39と抵抗用電極35cとを電気的に接続している。
【0050】
また、本実施形態の半導体装置の構造において、バリアメタル膜35をTiN膜とTi膜とからなる積層構造とし、且つそれぞれの膜厚を等しく20nmとすると、バリアメタル膜35よりなる抵抗体35aのシート抵抗は30Ω/□と低い値を得ることができる。
【0051】
以上のように、本実施形態によると、アナログ回路用の抵抗体35aは、チップ内部の集積回路における第2の層間絶縁膜38で被覆された層内で用いられる配線層を構成するバリアメタル膜35を利用して形成されているので、従来例のように、ポリシリコン膜よりなる抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。しかも、高融点金属又はそのナイトライドのような金属化合物からなるバリアメタル膜35を抵抗体35aに用いているので、従来例のポリシリコン膜よりなる抵抗体とは異なり、抵抗値のバラツキを低減することができる。
【0052】
(第4の実施形態)
図4は、本発明の第4の実施形態に係る半導体装置の断面図であり、前記図2に示した構造と同様のMIM型容量素子と前記図3に示した構造と同様の抵抗体とが同時に形成された場合の半導体装置の断面図を示している。
【0053】
図4に示すように、半導体基板41上に形成された絶縁膜42の上に第1の配線43が形成されている。絶縁膜42の上に、第1の配線43を覆うように表面が平坦化された第1の層間絶縁膜44が形成されており、該第1の層間絶縁膜44にはW膜が埋め込まれてなるコンタクト45が形成されている。第1の層間絶縁膜44及びコンタクト45の上に、前記第2の実施形態と同様にして、前記図2に示した対応する各部分と同一の膜層を用いてなるMIM型容量素子46a、容量下部電極用配線46b、中継電極46c及び第2の配線46dが形成されている。さらに、第1の層間絶縁膜44及びコンタクト45の上に、前記第3の実施形態と同様にして、前記図3に示した対応する各部分と同一の膜層を用いてなる抵抗体46e及び抵抗用電極46f並びに46gが形成されている。
【0054】
尚、前記第2及び第3の実施形態と同様に、MIM型容量素子46a、容量下部電極用配線46b、抵抗体46e、中継電極46c、第2の配線46d及び抵抗用電極46f並びに46gを覆うように、表面が平坦化された第2の層間絶縁膜47が形成されており、該第2の層間絶縁膜47にはW膜が埋め込まれてなるコンタクト48a〜48cが形成されている。さらに、第2の層間絶縁膜47及びコンタクト48a〜48cの上に、第3の配線49a〜49cが形成されている。
【0055】
以上のように、本実施形態によると、チップ内部の集積回路における第2の層間絶縁膜47で被覆された層内で用いられる配線層を構成する膜を利用して、MIM型容量素子46a、容量下部電極用配線46b、抵抗体46e、中継電極46c、第2の配線46d及び抵抗用電極46f並びに46gが形成されているので、前記第2及び第3の実施形態の両方の効果を実現することができる。また、本実施形態において、MIM型容量素子46aと抵抗体46eとはチップ内部の集積回路における第2の層間絶縁膜47で被覆された層内で用いられる配線層を構成する膜を利用して形成されているが、MIM型容量素子46aと抵抗体46eとを互いに異なる配線層(例えば第1の配線43又は第3の配線49a〜49c等の配線層)を構成する膜を利用して形成することができる。また、本実施形態の半導体装置の構造において、バリアメタル膜22として30nmの膜厚を有するTiN膜を用いると、バリアメタル膜22よりなる抵抗体46e及び容量下部電極用配線46bのシート抵抗は約40Ω/□となるので、抵抗値を低くできると共に抵抗値のバラツキを抑えることができる。
【0056】
(第5の実施形態)
図5(a)〜(c)及び図6(a)〜(c)は、本発明の第5の実施形態に係る半導体装置の製造方法を示す断面図であり、特に、前記図1に示したようなMIM型容量素子を含む半導体装置の製造方法を示している。
【0057】
まず、図5(a)に示すように、半導体基板51上に形成された絶縁膜52の上に第1の配線53を形成した後、該第1の配線53を覆うように表面が平坦化された第1の層間絶縁膜54を形成する。次に、該第1の層間絶縁膜54に第1の配線53の上面と連通するコンタクトホールを形成した後、該コンタクトホールにW膜を埋め込んでコンタクト55a及び55bを形成する。次に、スパッタ法により、第1の層間絶縁膜54及びコンタクトホール55a並びに55bの上にバリアメタル膜56(第1の導電膜)として膜厚が30nmであるTiN膜を堆積する。次に、370℃であって且つモノシラン及びN2O ガスからなる雰囲気下で、CVD法によりバリアメタル膜56の上に膜厚が50nmであるSiO2 膜57(容量絶縁膜)を堆積する。
【0058】
次に、図5(b)に示すように、SiO2 膜57の上であって且つMIM型容量素子を形成する領域(第1の領域)にレジストパターン58を形成した後、レジストパターン58をマスクにしてCF4 とCHF3 とからなる混合ガスを用いてSiO2 膜57を選択的にドライエッチングする。
【0059】
次に、図5(c)に示すように、アッシングと洗浄技術とによりレジストパターン58を除去した後、スパッタ法によりバリアメタル膜56及びSiO2 膜57の上に膜厚が450nmであるAlCu膜59(第2の導電膜)を堆積する。その後、AlCu膜59の上に膜厚が30nmであるTiN膜60を堆積する。
【0060】
次に、図6(a)に示すように、TiN膜60の上であって且つ配線を形成する領域(第2の領域)とTiN膜60の上であって且つMIM型容量素子を形成する領域であって下方にSiO2 膜57が存在する領域とにレジストパターン61を形成する。
【0061】
次に、図6(b)に示すように、レジストパターン61をマスクにしてTiN膜60、AlCu合金膜59、SiO2 膜57及びバリアメタル膜(TiN膜)56を選択的にドライエッチングすることにより、MIM型容量素子62a及び第2の配線62bを形成する。
【0062】
次に、図6(c)に示すように、第1の層間絶縁膜54の上に、MIM型容量素子62a及び第2の配線62bを覆うように表面が平坦化された第2の層間絶縁膜63を形成する。次に、第2の層間絶縁膜63にコンタクトホールを形成した後、該コンタクトホールにW膜を埋め込んでコンタクト64a及び64bを形成する。その後、第2の層間絶縁膜63及びコンタクト64a並びに64bの上に第3の配線65a及び65bを形成する。
【0063】
このようにして完成したMIM型容量素子62aを構成する容量下部電極はバリアメタル膜(TiN膜)56よりなり、容量上部電極はAlCu膜59とTiN膜60との積層膜よりなる。また、容量下部電極はコンタクト55aを介して第1の配線53に接続されると共に、容量上部電極は第3の配線65aに接続される。このため、容量上部電極及び容量下部電極へ電圧を印加することができる。
【0064】
以上のように、本実施形態によると、チップ内部の集積回路における第2の層間絶縁膜63で被覆された層内で用いられる配線を製造する工程を利用してバリアメタル膜(TiN膜)56、AlCu膜59及びTiN膜60を形成する工程に加えて、容量絶縁膜としてのSiO2 膜57を形成する工程を追加するだけでMIM型容量素子62aを形成することができる。このため、本実施形態によると、前記図10に示した従来例のMIM型容量素子を製造する場合のように、容量上部電極を形成する工程を別途追加する必要がない。従って、コンタクトホールにW膜を埋め込んでコンタクトを形成する必要がある高密度微細素子に対応した半導体装置を製造する工程数を削減することができると共に製造コストを低減することができる。
【0065】
(第6の実施形態)
図7(a)〜(c)及び図8(a)及び(c)は、本発明の第6の実施形態に係る半導体装置の製造方法を示す断面図であり、前記図4に示したような半導体装置を製造する方法を示す断面図である。
【0066】
まず、図7(a)に示すように、半導体基板71上に形成された絶縁膜72(第1の絶縁膜)の上に、第1の配線73を形成する。次に、絶縁膜72の上に、該第1の配線73を覆うように表面が平坦化された第1の層間絶縁膜74を形成する。次に、第1の層間絶縁膜74に第1の配線73の上面と連通するコンタクトホールを形成した後、該コンタクトホールにW膜を埋め込んでコンタクト75を形成する。次に、スパッタ法により、第1の層間絶縁膜74及びコンタクト75の上にバリアメタル膜77(第1の導電膜)として膜厚が30nmであるTiN膜を堆積した後、370℃であって且つモノシラン及びN2O ガスからなる雰囲気下で、CVD法によりバリアメタル膜76の上に膜厚が50nmであるSiO2 膜77を堆積する。
【0067】
次に、図7(b)に示すように、SiO2 膜77の上であって且つ少なくともMIM型容量素子及び容量下部電極用配線を形成する領域(第3の領域)と抵抗体を形成する領域(第5の領域)に第1のレジストパターン78を形成した後、該第1のレジストパターン78をマスクにしてCF4 とCHF3 とからなる混合ガスを用いてSiO2 膜77(第2の絶縁膜)を選択的にドライエッチングすることにより、MIM型容量素子、容量下部電極用配線及び抵抗体を形成する領域に対応する部分にあるSiO2 膜77を残存させる。
【0068】
次に、図7(c)に示すように、アッシングと洗浄技術とにより第1のレジストパターン78を除去する。次に、スパッタ法により、バリアメタル膜76及び残存しているSiO2 膜77の上に膜厚が450nmであるAlCu膜79(第2の導電膜)を堆積した後、該AlCu膜79の上に膜厚が30nmであるTiN膜80を堆積する。次に、第2の配線を形成する領域(第4又は第6の領域に含まれる)、MIM型容量素子及び容量下部電極用配線を形成する領域、抵抗体を形成する領域、中継電極及び抵抗用電極を形成する領域(第4又は第6の領域に含まれる)に第2のレジストパターン81を形成する。
【0069】
次に、図8(a)に示すように、SiO2 膜77に対して選択比が高いドライエッチ技術を用いて、第2のレジストパターン81をマスクにしてバリアメタル膜(TiN膜)76、AlCu膜79、SiO2 膜77及びTiN膜80をドライエッチングする。この場合、SiO2 膜77はほとんどエッチングされないので、MIM型容量素子82aの下部電極用配線82bと抵抗体82fとが形成されると共に、MIM型容量素子82a、中継電極82c、第2の配線82d及び抵抗用電極82e並びに82gが形成される。
【0070】
次に、図8(b)に示すように、第1の層間絶縁膜74の上に、MIM型容量素子82a、容量下部電極用配線82b、中継電極82c、第2の配線82d、抵抗体82f及び抵抗体82fの両端部分の抵抗用電極82e並びに82gを覆うように第2の層間絶縁膜83を形成する。次に、該第2の層間絶縁膜83にコンタクトホールを形成した後、該コンタクトホールにW膜を埋め込むことにより、MIM型容量素子82aに接続されるコンタクト84a、中継電極82cに接続されるコンタクト84b、及び抵抗用電極82eと接続されるコンタクト84cを形成する。次に、第2の層間絶縁膜83の上に、コンタクトホール84aと接続される第3の配線85a、コンタクトホール84bと接続される第3の配線85b、及びコンタクトホール84cと接続される第3の配線85cを形成する。
【0071】
以上のように、本実施形態によると、チップ内部の集積回路における第2の層間絶縁膜83で被覆された層内で用いられる配線を製造する工程を利用してバリアメタル膜(TiN膜)76、AlCu膜79及びTiN膜80を形成する工程に加えて、容量絶縁膜としてのSiO2 膜77を形成する工程を追加するだけでMIM型容量素子82aを形成することができる。このため、本実施形態によると、前記図10に示した従来例のMIM型容量素子を製造する場合のように、容量上部電極を形成する工程を別途追加する必要がない。従って、コンタクトホールにW膜を埋め込んでコンタクトを形成する必要がある高密度微細素子に対応した半導体装置を製造する工程数を削減することができると共に製造コストを低減することができる。
【0072】
また、本実施形態においては、第2の層間絶縁膜83で被覆された層内で用いられる配線層を構成する膜を利用することによりMIM型容量素子82aと抵抗体82fとを形成する方法を示した。しかしながら、必要に応じて、例えば第1の配線73のようにTiN膜/AlCu膜/TiN膜の積層構造よりなる配線層を構成する膜を利用してMIM型容量素子82aを形成する一方、例えば第2の配線82dを構成する膜を利用して抵抗体82fを形成するというように、MIM型容量素子82aと抵抗体82fとをそれぞれ互いに異なる配線層を構成する膜を利用して製造することもできる。この場合、MIM型容量素子82aについては前記7及び図8で説明したMIM型容量素子の部分と同じ製造工程を用いることができ、また、抵抗についても前記図7及び図8で説明した抵抗体の部分と同じ製造工程を用いればよい。
【0073】
尚、前記第1〜第6の各実施形態においては、バリアメタル膜の材料としてTiN膜又はTiN膜及びTi膜よりなる積層膜を用いたが、これ以外にTi膜、W膜、Ta膜等の高融点金属膜、高融点金属シリサイド膜、高融点金属ナイトライド膜又は高融点金属炭化物膜等も比抵抗が低いため、バリアメタル膜を構成する主要材料として好適であるので、これらの材料を単体として又は層間絶縁膜に対する密着層であるTi膜等と組み合わせて使用することもできる。その他、所望のシート抵抗が得られるのであればどのような材料からなる膜を用いることによりバリアメタル膜を構成しても構わない。また、容量絶縁膜又は第2の絶縁膜としてSiO2 膜を用いたが、この他にSiO膜、SiON膜、SiN膜、酸化タンタル又はこれらの積層膜等のように、容量絶縁膜となるもの又は第2の絶縁膜となるものであればどのような材料からなる膜を用いても構わない。
【0074】
【発明の効果】
以上のように、本発明によると、容量素子を構成する容量上部電極は、配線を構成する第1の導電膜及び第2の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。その結果、半導体装置の製造コストの削減、歩留まりの向上及び性能の向上に大きく寄与することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の断面図である。
【図2】本発明の第2の実施形態に係る半導体装置の断面図である。
【図3】本発明の第3の実施形態に係る半導体装置の断面図である。
【図4】本発明の第4の実施形態に係る半導体装置の断面図である。
【図5】(a)〜(c)は本発明の第5の実施形態に係る半導体装置の製造工程を示す断面図である。
【図6】(a)〜(c)は本発明の第5の実施形態に係る半導体装置の製造工程を示す断面図である。
【図7】(a)〜(c)は本発明の第6の実施形態に係る半導体装置の製造工程を示す断面図である。
【図8】(a)及び(b)は本発明の第6の実施形態に係る半導体装置の製造工程を示す断面図である。
【図9】従来のMIM型容量素子を示す断面図である。
【図10】従来のMIM型容量素子を示す断面図である。
【図11】従来のアナログ回路用の抵抗体を示す断面図である。
【符号の説明】
1、30、41、51、71 基板
2、21、31、42、52、72 絶縁膜
3a及び3b、32、43、53、73 第1の配線
4、33、44、54、74 第1の層間絶縁膜
6、22、35、56、76 バリアメタル膜(第1の導電膜)
7、23、57、77 SiO2 膜(容量絶縁膜)
8、24、36、59、79 AlCu膜(第2の導電膜)
9、25、37、60、80 TiN膜
10a、26a、46a、62a、82a 容量素子
10b、10c、26c、46d、62b、82d 第2の配線
11、38、47、63、83 第2の層間絶縁膜
5a、5b、5c、12a、12b、28a、28b、34、48a、48b、48c、55a、55b、64a、64b、75、84a、84b、84c コンタクト
13a、13b、29a、29b、39、49a、49b、49c、65a、65b、85a、85b、85c 第3の配線
22a、82b 容量下部電極用配線
26b、46c、82c 中継電極
27 層間絶縁膜
35a 抵抗体
35b、35c、46f、46g、82e、82g 抵抗用電極
58、61、78、81 レジストパターン
Claims (11)
- 基板上に形成された絶縁膜の上に下側から順に積層された第1の導電膜及び第2の導電膜よりなる配線と、
前記第1の導電膜よりなる容量下部電極と、前記容量下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された前記第2の導電膜よりなる容量上部電極とからなる容量素子とを備えていることを特徴とする半導体装置。 - 基板上に形成された絶縁膜の上に下側から順に積層された第1の導電膜及び第2の導電膜よりなる配線と、
前記第1の導電膜よりなる容量下部電極と、前記容量下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された前記第2の導電膜よりなる容量上部電極とからなる容量素子と、
前記第1の導電膜及び前記第2の導電膜よりなると共に前記容量下部電極と前記第1の導電膜を介して接続されており、電気的な中継を行なう中継電極とを備えていることを特徴とする半導体装置。 - 基板上に形成された絶縁膜の上に下側から順に積層された第1の導電膜及び第2の導電膜よりなる配線と、
前記絶縁膜上に形成された前記第1の導電膜よりなる抵抗体とを備えていることを特徴とする半導体装置。 - 基板上に形成された絶縁膜の上に下側から順に積層された第1の導電膜及び第2の導電膜よりなる配線と、
前記第1の導電膜よりなる容量下部電極と、前記容量下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された前記第2の導電膜よりなる容量上部電極とからなる容量素子と、
前記絶縁膜上に形成された前記第1の導電膜よりなる抵抗体とを備えていることを特徴とする半導体装置。 - 前記第1の導電膜は金属窒化物よりなることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第2の導電膜はアルミニウム合金よりなることを特徴とする請求項5に記載の半導体装置。
- 基板上に形成された絶縁膜の上に、第1の導電膜及び容量絶縁膜を順に堆積する工程と、
前記容量絶縁膜に対して選択的エッチングを行なって、容量素子を形成する第1の領域に前記容量絶縁膜を残存させる工程と、
前記第1の導電膜の上に、前記容量絶縁膜を覆うように第2の導電膜を堆積する工程と、
前記第1の導電膜及び前記第2の導電膜に対して選択的エッチングを行なって、前記第1の領域と異なる第2の領域において、前記第1の導電膜及び前記第2の導電膜よりなる配線を形成すると共に、前記第1の領域において、前記第1の導電膜よりなる容量下部電極、前記容量絶縁膜及び前記第2の導電膜よりなる容量上部電極とからなる容量素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 基板上に形成された絶縁膜の上に、第1の導電膜及び容量絶縁膜を順に堆積する工程と、
前記容量絶縁膜に対して選択的エッチングを行なって、容量素子及び前記容量素子を構成する容量下部電極用の配線を形成する第3の領域に前記容量絶縁膜を残存させる工程と、
前記第1の導電膜の上に、前記容量絶縁膜を覆うように第2の導電膜を堆積する工程と、
前記第1の導電膜及び前記第2の導電膜に対して選択的エッチングを行なって、前記第3の領域と異なる第4の領域において、前記第1の導電膜及び前記第2の導電膜よりなる配線を形成すると共に、前記第3の領域において、前記第1の導電膜よりなる容量下部電極、前記容量絶縁膜及び前記第2の導電膜よりなる容量上部電極とからなる容量素子と前記容量下部電極用の配線とを形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 基板上に形成された第1の絶縁膜の上に、第1の導電膜及び第2の絶縁膜を順に堆積する工程と、
前記第2の絶縁膜に対して選択的エッチングを行なって、抵抗体を形成する第5の領域に前記第2の絶縁膜を残存させる工程と、
前記第1の導電膜の上に、前記第2の絶縁膜を覆うように第2の導電膜を形成する工程と、
前記第2の絶縁膜をマスクの一部として用いて、前記第1の導電膜及び前記第2の導電膜に対して選択的エッチングを行なって、前記第5の領域と異なる第6の領域において、前記第1の導電膜及び前記第2の導電膜よりなる配線を形成すると共に、前記第5の領域において、前記第1の導電膜よりなる抵抗体を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第1の導電膜は金属窒化物よりなることを特徴とする請求項7〜9のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の導電膜はアルミニウム合金よりなることを特徴とする請求項10に記載の半導体装置の製造方法。
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