JPS6242553A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6242553A JPS6242553A JP18228685A JP18228685A JPS6242553A JP S6242553 A JPS6242553 A JP S6242553A JP 18228685 A JP18228685 A JP 18228685A JP 18228685 A JP18228685 A JP 18228685A JP S6242553 A JPS6242553 A JP S6242553A
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- JP
- Japan
- Prior art keywords
- wiring
- year
- pad
- circuit
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔欄要〕
集積回路（ＩＣ）が形成された半導体チップにおいて、
パッドから保護すべき入力ゲートまでの配線を折り返し
た配置のものとすることによって長くし、ＣＲ時定数お
よびインダクタンス（Ｌ）の効果によってインパルス波
形をなまらせることによって入力ゲートを保護する回路
である。
パッドから保護すべき入力ゲートまでの配線を折り返し
た配置のものとすることによって長くし、ＣＲ時定数お
よびインダクタンス（Ｌ）の効果によってインパルス波
形をなまらせることによって入力ゲートを保護する回路
である。
本発明は半導体集積回路装置に関するもので、さらに詳
しく言えばＭＯＳ ＬＳＩのための保護回路の改良に関
するものである。
しく言えばＭＯＳ ＬＳＩのための保護回路の改良に関
するものである。
ＩＣが完成されると、それの表面にマーキングが自動捺
印器を用いて印刷される。それにはゴムローラを用い、
ゴムローラをマーキングがぬれたインクで用意しである
金属板の上に転がし、金属板のマーキングをゴムローラ
に転写し、次いでゴムローラをＩＣ上に転がしてゴムロ
ーラの上のマーキングをＩＣに転写する。そのとき、ゴ
ムローラの表面は電荷を帯びている。
印器を用いて印刷される。それにはゴムローラを用い、
ゴムローラをマーキングがぬれたインクで用意しである
金属板の上に転がし、金属板のマーキングをゴムローラ
に転写し、次いでゴムローラをＩＣ上に転がしてゴムロ
ーラの上のマーキングをＩＣに転写する。そのとき、ゴ
ムローラの表面は電荷を帯びている。
かかるＩＣのハンドリングにおいて、ＩＣはレールをま
たがって移送されるが、このときＩＣ同志がぶつかり合
うと、端ビンがレールにショートしてそれがＩＣの入力
ゲート（ＭＯＳ Ｉ−ランジスタ）に流れ込み入力ゲー
トを破壊することがある。
たがって移送されるが、このときＩＣ同志がぶつかり合
うと、端ビンがレールにショートしてそれがＩＣの入力
ゲート（ＭＯＳ Ｉ−ランジスタ）に流れ込み入力ゲー
トを破壊することがある。
または帯電している物もしくは人がＩＣに触れるとき、
場合によっては１００ＯＶ程度の瞬間的電圧が端ピンを
通して入力ゲートに加えられることがある。
場合によっては１００ＯＶ程度の瞬間的電圧が端ピンを
通して入力ゲートに加えられることがある。
このような外部からの瞬間的な高い電圧に対して入力ゲ
ートを保護するための保護回路が開発されている。従来
の保護回路が形成された半導体集積回路チップ（ＩＣチ
ップ）は第４図の部分的平面図に示され、同図において
１，２，３．４．、、、。
ートを保護するための保護回路が開発されている。従来
の保護回路が形成された半導体集積回路チップ（ＩＣチ
ップ）は第４図の部分的平面図に示され、同図において
１，２，３．４．、、、。
の番号を付した四角部分はバンドを表示し、１を付した
パッド１１が端ピンである。Ａｏを付した四角部分は保
護回路１２で、Ａｌ、 Ａ２＋ Ａ３を付した四角
部分はその他の回路である。
パッド１１が端ピンである。Ａｏを付した四角部分は保
護回路１２で、Ａｌ、 Ａ２＋ Ａ３を付した四角
部分はその他の回路である。
第５図は第４図の保護回路の等価回路図で、同図におい
て、Ｑｌは保護さるべきＭＯＳトランジスタ（入力ゲー
ト）で、その酸化膜耐圧は４０〜５０Ｖ程度のものであ
る。この回路においては、パッド１１とトランジスタＱ
１との間にアルミフィールドトランジスタ（これはラテ
ラルトランジスタとなる）Ｑ２を配置し、場合によって
はトランジスタＱ２と並列にＭＯＳトランジスタＱ３を
配置する。
て、Ｑｌは保護さるべきＭＯＳトランジスタ（入力ゲー
ト）で、その酸化膜耐圧は４０〜５０Ｖ程度のものであ
る。この回路においては、パッド１１とトランジスタＱ
１との間にアルミフィールドトランジスタ（これはラテ
ラルトランジスタとなる）Ｑ２を配置し、場合によって
はトランジスタＱ２と並列にＭＯＳトランジスタＱ３を
配置する。
例えば３００Ｖのパルスが第５図に示す如くに入ったと
き、それは大なる抵抗ＲによりラテラルトランジスタＱ
２に達するときは３０Ｖのパルスとなり、トランジスタ
Ｑｌに入る。ＩＣチップの配線を形成するときには一般
にパッドと回路とは最短距離で結線するので、バンド１
１と保護回路の間の配線１３の長さについては特に規定
されていない。
き、それは大なる抵抗ＲによりラテラルトランジスタＱ
２に達するときは３０Ｖのパルスとなり、トランジスタ
Ｑｌに入る。ＩＣチップの配線を形成するときには一般
にパッドと回路とは最短距離で結線するので、バンド１
１と保護回路の間の配線１３の長さについては特に規定
されていない。
バンドに加えられるインパクトが瞬間的な１０００Ｖ程
度の電圧であるとき（例えば人体力月Ｃに触れたとき）
、第５図にｖｌ ｒ Ｖ ２を付した部分の電圧Ｖｌ
、Ｖ２の時間的変化は第６図の線図に示される如きもの
で、同図で縦軸は電圧（Ｖ）、横軸は時間（ｔ（ｎｓ）
）を示す。１＝０でν１は０から急激に１００ＯＶに達
し、以後τ＝Ｃ（Ｒ＋γ）の時定数のため図に示す如く
減少する（γはラテラルトランジスタＱ２のＯＮ抵抗）
。ｖ２のブレークダウン電圧ＢＶｂまでの瞬間的なパル
スは、例えば４０Ｖに達して後に３０Ｖに落ち、次にｖ
ｌに乗ることが確認された。
度の電圧であるとき（例えば人体力月Ｃに触れたとき）
、第５図にｖｌ ｒ Ｖ ２を付した部分の電圧Ｖｌ
、Ｖ２の時間的変化は第６図の線図に示される如きもの
で、同図で縦軸は電圧（Ｖ）、横軸は時間（ｔ（ｎｓ）
）を示す。１＝０でν１は０から急激に１００ＯＶに達
し、以後τ＝Ｃ（Ｒ＋γ）の時定数のため図に示す如く
減少する（γはラテラルトランジスタＱ２のＯＮ抵抗）
。ｖ２のブレークダウン電圧ＢＶｂまでの瞬間的なパル
スは、例えば４０Ｖに達して後に３０Ｖに落ち、次にｖ
ｌに乗ることが確認された。
従来の保護回路では、１００ＯＶ程度のきわめて高い電
圧が瞬間的に加えられた場合、保護回路内には短い間で
はあるがやはり高電圧がかかるので、その衝撃をまとも
に受けることのない保護回路を提供することが本発明の
目的である。
圧が瞬間的に加えられた場合、保護回路内には短い間で
はあるがやはり高電圧がかかるので、その衝撃をまとも
に受けることのない保護回路を提供することが本発明の
目的である。
第１図は本発明にかかるＩＣチップの部分的平面図、第
２図は第１図の保護回路の等価回路図である。
２図は第１図の保護回路の等価回路図である。
第１図において、パッドと保護回路１２を結ぶ例えばア
ルミニウム（ＡＡ）配線１３は、パッドから集積回路が
形成された半導体チップ（ＩＣチ・ノブ）の端ピンから
最も遠いところまで延び、次いで折り返して保護回路１
２に入るよう配線されている。
ルミニウム（ＡＡ）配線１３は、パッドから集積回路が
形成された半導体チップ（ＩＣチ・ノブ）の端ピンから
最も遠いところまで延び、次いで折り返して保護回路１
２に入るよう配線されている。
この配線１３を上記の如く長くすることによって、ＣＲ
時定数と長い配線のインダクタンス（Ｌ）によるωＬ＝
Ｚなる抵抗のために、１００ＯＶ程度の高圧パルスはＯ
から１ｏｏｏｖよりかなり低い電圧まで達してｖｌにの
り、それによって保護回路は高い瞬間的なインパクトを
そのまま受けることがなくなり、保護回路としての機能
を保持するものである。
時定数と長い配線のインダクタンス（Ｌ）によるωＬ＝
Ｚなる抵抗のために、１００ＯＶ程度の高圧パルスはＯ
から１ｏｏｏｖよりかなり低い電圧まで達してｖｌにの
り、それによって保護回路は高い瞬間的なインパクトを
そのまま受けることがなくなり、保護回路としての機能
を保持するものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明実施例の部分的平面図で、この実施例は
Ａｆｆ配線１３の形状を除くと第４図に示した従来例Ｉ
Ｃチップと同じものである。パッド１１と保護回路１２
とは、従来例の如く最短距離で結ぶということをしない
で、図示の如く、先ずパッド１１からＩＣチップの外縁
と他のパッドとの間の障害物のない部分をパッド１１か
ら最も遠いところまで延び、次いで折り返して保護回路
１２に入る。一実施例では、このようにしてＡＩ！配線
１３を４〜５ｍｍの長さのものにすることができた。
Ａｆｆ配線１３の形状を除くと第４図に示した従来例Ｉ
Ｃチップと同じものである。パッド１１と保護回路１２
とは、従来例の如く最短距離で結ぶということをしない
で、図示の如く、先ずパッド１１からＩＣチップの外縁
と他のパッドとの間の障害物のない部分をパッド１１か
ら最も遠いところまで延び、次いで折り返して保護回路
１２に入る。一実施例では、このようにしてＡＩ！配線
１３を４〜５ｍｍの長さのものにすることができた。
第２図は第１図の保護回路の等価回路図で、従来例のト
ランジスタＱ３は用いていない。同図にＶｌ、Ｖ２．Ｖ
３を付した部分の電圧ν１＋ ｖ２ｒｖ３を観測したと
ころ、第３図に示される線図が得られた。■】は従来例
の場合と同様であるが、ｖ３は長い４〜５１ＩＩＩ１１
程度のＡＮ配線の前記したＣＲ時定数とＬの効果によっ
て図示の如＜Ｖｌに比べやや緩やかに上昇し、Δｔ
（１，０ｎｓよりも小）の時間が経過したところでｖｌ
にのることが確認された。従ってｖ２もｖ３に追従して
緩和された波形となる。その結果、トランジスタＱ２に
入る電圧は従来例の場合よりも緩和され、保護回路それ
自体へのインパクトが弱められることになる。
ランジスタＱ３は用いていない。同図にＶｌ、Ｖ２．Ｖ
３を付した部分の電圧ν１＋ ｖ２ｒｖ３を観測したと
ころ、第３図に示される線図が得られた。■】は従来例
の場合と同様であるが、ｖ３は長い４〜５１ＩＩＩ１１
程度のＡＮ配線の前記したＣＲ時定数とＬの効果によっ
て図示の如＜Ｖｌに比べやや緩やかに上昇し、Δｔ
（１，０ｎｓよりも小）の時間が経過したところでｖｌ
にのることが確認された。従ってｖ２もｖ３に追従して
緩和された波形となる。その結果、トランジスタＱ２に
入る電圧は従来例の場合よりも緩和され、保護回路それ
自体へのインパクトが弱められることになる。
本発明者が確認したところによると１１本発明の保護回
路を用いることにより、従来の不良品発生率が半分程度
に減少した。
路を用いることにより、従来の不良品発生率が半分程度
に減少した。
以上述べてきたように、本発明によると、ＭＯＳＬＳＩ
の保護回路が従来に比べ５０％程度改善され、ｉ配線１
３を図示の如く形成することは通常の技術を用いて容易
になされるので、半導体集積回路の歩留り向上に効果大
である。
の保護回路が従来に比べ５０％程度改善され、ｉ配線１
３を図示の如く形成することは通常の技術を用いて容易
になされるので、半導体集積回路の歩留り向上に効果大
である。
第１図は本発明実施例の部分的平面図、第２図は第１図
のＩＣチップの保護回路の等価回路図、 第３図は第２図の保護回路におけるインパクト電圧の変
化を示す線図、 第４図は従来例ＩＣチップの部分的平面図、第５図は第
４図の保護回路の等価回路図、第６図は第５図の保護回
路におけるインパクト電圧の時間的変化を示す線図であ
る。 第１図ないし第６図において、 １１はパッド、 １２は保護回路、 １３はへβ配線、 Ｑｌは入力ゲート（ＭＯＳトランジスタ）、Ｑ２．Ｑ３
は保護回路を構成するトランジスター゛− 参亮ａ′Ａ更党例帥発的モ命囚 第１図 第１ ［！ｌのイ果蝮田桐トｎ博イｂ巨しミレ囚第２囚 才２図のイｆｔｔり唾のインパクトを辰の受イＢ本Ｊシ
図第３図 （え＆９Ｐ３１Ｃナツプ／１部分的平命図第４図
のＩＣチップの保護回路の等価回路図、 第３図は第２図の保護回路におけるインパクト電圧の変
化を示す線図、 第４図は従来例ＩＣチップの部分的平面図、第５図は第
４図の保護回路の等価回路図、第６図は第５図の保護回
路におけるインパクト電圧の時間的変化を示す線図であ
る。 第１図ないし第６図において、 １１はパッド、 １２は保護回路、 １３はへβ配線、 Ｑｌは入力ゲート（ＭＯＳトランジスタ）、Ｑ２．Ｑ３
は保護回路を構成するトランジスター゛− 参亮ａ′Ａ更党例帥発的モ命囚 第１図 第１ ［！ｌのイ果蝮田桐トｎ博イｂ巨しミレ囚第２囚 才２図のイｆｔｔり唾のインパクトを辰の受イＢ本Ｊシ
図第３図 （え＆９Ｐ３１Ｃナツプ／１部分的平命図第４図
Claims (1)
- 集積回路が形成された半導体チップ上のパッド（１１）
と保護回路（１２）とを結ぶ配線（１３）を、該パッド
から前記半導体チップの外縁近くまで延在させ、該外縁
で該配線（１３）を折り返して保護回路（１２）に入れ
る構成としたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18228685A JPS6242553A (ja) | 1985-08-20 | 1985-08-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18228685A JPS6242553A (ja) | 1985-08-20 | 1985-08-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242553A true JPS6242553A (ja) | 1987-02-24 |
Family
ID=16115620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18228685A Pending JPS6242553A (ja) | 1985-08-20 | 1985-08-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717359A (en) * | 1995-04-14 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having elongated fixed potential lines to reduce noise on the lines |
| US7190045B2 (en) | 2003-03-31 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1985
- 1985-08-20 JP JP18228685A patent/JPS6242553A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717359A (en) * | 1995-04-14 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having elongated fixed potential lines to reduce noise on the lines |
| US7190045B2 (en) | 2003-03-31 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7538005B2 (en) | 2003-03-31 | 2009-05-26 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| US7808077B2 (en) | 2003-03-31 | 2010-10-05 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
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