JPH01305576A - Ｍｉｓ型電界効果トランジスタ - Google Patents
Ｍｉｓ型電界効果トランジスタInfo
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- JPH01305576A JPH01305576A JP13682388A JP13682388A JPH01305576A JP H01305576 A JPH01305576 A JP H01305576A JP 13682388 A JP13682388 A JP 13682388A JP 13682388 A JP13682388 A JP 13682388A JP H01305576 A JPH01305576 A JP H01305576A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＩＳ型電界効果トランジスタに関し。
回路実装の高密度化及び回路設計の簡略化を実現するこ
とを目的とし。
とを目的とし。
ソース電極と、ドレイン電極と、ゲート電極と。
ゲート引き出し電極と、ゲート・ボンディング・パッド
電極とからなるＭＩＳ型電界効果ｌ・ランジスタにおい
て、ゲート引き出し電極とゲート・ボンディング・パッ
ド電極との間にゲート電極材料と同一で、かつ比抵抗の
異なる材料からなるゲート直列抵抗を設けるように構成
する。
電極とからなるＭＩＳ型電界効果ｌ・ランジスタにおい
て、ゲート引き出し電極とゲート・ボンディング・パッ
ド電極との間にゲート電極材料と同一で、かつ比抵抗の
異なる材料からなるゲート直列抵抗を設けるように構成
する。
本発明は、Ｍｉｓ型電界効果トランジスタに関する。
近年の電子機器の小型化の要求に伴い、電子部品の高密
度実装及び高集積化が要求されている。
度実装及び高集積化が要求されている。
ＭＩＳ型電界効果トランジスタの一種であるパワーＭＯ
３ＦＥＴは、駆動用ＩＣとゲート電極との間にゲート直
列抵抗を挿入して用いられる。
３ＦＥＴは、駆動用ＩＣとゲート電極との間にゲート直
列抵抗を挿入して用いられる。
ゲート直列抵抗は１■ＭＯ５ＦＥＴの入力容量を充・放
電するときに流れる充・放電電流により駆動用ＩＣが破
壊されるのを防止する。■ＭＯ３ＦＥＴがスイッチング
するときに発生するスパイク電圧又はリンギング電圧に
起因する雑音を防止する。などの目的で使用される。
電するときに流れる充・放電電流により駆動用ＩＣが破
壊されるのを防止する。■ＭＯ３ＦＥＴがスイッチング
するときに発生するスパイク電圧又はリンギング電圧に
起因する雑音を防止する。などの目的で使用される。
このゲート抵抗の抵抗値は、パワーＭＯ３ＦＥＴの入力
容量と駆動用ＩＣのサージ電流耐量及びスパイク電圧に
より、最適な値に定められる。
容量と駆動用ＩＣのサージ電流耐量及びスパイク電圧に
より、最適な値に定められる。
ＲＲ−Ｃ，、Ｓ
ここで。
■・駆動電圧
Ｒ：ゲート直列抵抗
Ｃ７５ｓ’人力容量
ｔ：時間
である。
第（１）式より、充電電流■をサージ電流値よりも低く
設定するためのゲート直列抵抗Ｒの抵抗値の下限値が決
定される。
設定するためのゲート直列抵抗Ｒの抵抗値の下限値が決
定される。
また、ケート直列抵抗Ｒの抵抗値により１発生ずるスパ
イク電圧の値と入力波形に対する出力波形の時間遅れの
値が変化する。この双方の値により、ゲート直列抵抗Ｒ
の最適値が決定される。
イク電圧の値と入力波形に対する出力波形の時間遅れの
値が変化する。この双方の値により、ゲート直列抵抗Ｒ
の最適値が決定される。
従来、パワーＭ ＯＳ Ｆ Ｅ Ｔのゲート直列抵抗は
。
。
個別の部品を用いて、パワーＭ ＯＳ ＦＦＬ Ｔのゲ
ート電極と駆動用１ｃとの間に取り付けられていた。
ート電極と駆動用１ｃとの間に取り付けられていた。
ゲート直列抵抗としては、その素子自身をサージ電圧か
ら防止するために、ポリシリコンなどを材木−１として
、１チツプに形成し７ていた。
ら防止するために、ポリシリコンなどを材木−１として
、１チツプに形成し７ていた。
従来の、パワーＭＯ３ＦＥＴのケート直列１エを個別の
部品を用いて外付ｉＪする方法では９部品の搭載スペー
スを小さくすることが困難である。
部品を用いて外付ｉＪする方法では９部品の搭載スペー
スを小さくすることが困難である。
という問題があった。
また１上述のように１回路設計を行う場合に。
ゲート直列抵抗の抵抗値を種々選択する必要があるとい
う問題もあった。
う問題もあった。
本発明は５回路実装の高密度化及び回路設計の簡略化を
実現したＭＩＳ型電界効果１−ランジスタを提供するこ
とを目的とする。
実現したＭＩＳ型電界効果１−ランジスタを提供するこ
とを目的とする。
上記の目的を達成するために２本発明は，ソース電極と
，ドレイン電極と，ゲート電極と，ゲート引き出し電極
と，ゲート・ボンディング・パッド電極とからなるＭＩ
Ｓ型電界効果トランジスタにおいて，ゲート引き出し電
極とゲート・ボンディング・パッド電極との間にゲート
電極材料と同一で，かつ比抵抗の異なる材料からなるゲ
ート直列抵抗を設けるように構成する。
，ドレイン電極と，ゲート電極と，ゲート引き出し電極
と，ゲート・ボンディング・パッド電極とからなるＭＩ
Ｓ型電界効果トランジスタにおいて，ゲート引き出し電
極とゲート・ボンディング・パッド電極との間にゲート
電極材料と同一で，かつ比抵抗の異なる材料からなるゲ
ート直列抵抗を設けるように構成する。
第１図は２本発明の原理説明図である。
第１図において，１はＭＩＳ型電界効果トランジスタ・
チップ、２は能動領域，３はソース電極。
チップ、２は能動領域，３はソース電極。
４はソース・ボンディング・パッド電極，５はドレイン
電極，６はゲート引き出し電極，７はゲート・ボンディ
ング・パッド電極，８はゲート直列抵抗である。
電極，６はゲート引き出し電極，７はゲート・ボンディ
ング・パッド電極，８はゲート直列抵抗である。
能動領域２は，電界効果トランジスタの動作を行う領域
である。
である。
−４ ＝
ソース電極３は，ＭＩＳ型電界効果トランジスタ・チッ
プ１のソース領域上に設けられている。
プ１のソース領域上に設けられている。
ソース・ボンディング・バンド電極４は，ソース電極３
上の一部分に形成されており，ソース電極３をボンディ
ング・ワイヤにより外部に接続するためのものである。
上の一部分に形成されており，ソース電極３をボンディ
ング・ワイヤにより外部に接続するためのものである。
ドレイン電極５は．ＭＩＳ型電界効果トランジスタ・チ
ップ１の背面に設けられたドレイン領域の全面に形成さ
れており，Ｍｉｓ型電界効果トランジスタ・チップ１は
，このドレイン電極５により基板上に搭載される。
ップ１の背面に設けられたドレイン領域の全面に形成さ
れており，Ｍｉｓ型電界効果トランジスタ・チップ１は
，このドレイン電極５により基板上に搭載される。
ゲート引き出し電極６は，ＭＩＳ型電界効果１〜ランジ
スタ・チップ１の層間絶縁膜中に形成されたゲート電極
を外部に引き出すためのものである。
スタ・チップ１の層間絶縁膜中に形成されたゲート電極
を外部に引き出すためのものである。
ゲート・ボンディング・パッド電極７ば，デー１〜引き
出し電極６の一部分に形成されており，ゲート引き出し
電極６を外部に接続するためのものである。
出し電極６の一部分に形成されており，ゲート引き出し
電極６を外部に接続するためのものである。
ゲート直列抵抗８は，ゲーＩ・引き出し電極６とゲート
・ボンディング・パッド電極７との間に設ｉ−１られた
抵抗体であり、グー１−電極と同一で、かつ比抵抗の異
なる材料からなる。
・ボンディング・パッド電極７との間に設ｉ−１られた
抵抗体であり、グー１−電極と同一で、かつ比抵抗の異
なる材料からなる。
本発明のＭＩＳ型電界効果トランジスタは、ゲート引き
出し電極６とゲー１−・ボンディング・バット電極７と
の間に、駆動用ｌＣの保護とスパイク電圧の防止とを行
うゲート直列抵抗８が形成されている。すなわち、ゲー
ト直列抵抗８がＭＩＳ型電界効果トランジスタ・チップ
１内に設けられているので、駆動用Ｉ Ｃ，！：Ｍ Ｉ
Ｓ型電界効果トランジスタとを直結することができる
。
出し電極６とゲー１−・ボンディング・バット電極７と
の間に、駆動用ｌＣの保護とスパイク電圧の防止とを行
うゲート直列抵抗８が形成されている。すなわち、ゲー
ト直列抵抗８がＭＩＳ型電界効果トランジスタ・チップ
１内に設けられているので、駆動用Ｉ Ｃ，！：Ｍ Ｉ
Ｓ型電界効果トランジスタとを直結することができる
。
また、ゲート直列抵抗８は、能動領域２七の層間絶縁膜
中に設けられたゲート電極と同一で、かつ比抵抗の異な
る材料で形成されているので、特別な抵抗体用の材料を
別に用いる必要がない。
中に設けられたゲート電極と同一で、かつ比抵抗の異な
る材料で形成されているので、特別な抵抗体用の材料を
別に用いる必要がない。
第２図は２第１図に示したＭＩＳ型電界効果トランジス
タの等価回路図である。
タの等価回路図である。
第３図は１本発明の１実施例構成図である。
本実施例は２本発明をパワーＭＯ３ＦＥＴに適用した例
である。
である。
第３図において、３０１はｎ−領域、３０２は能動領域
、３０３はソース領域、３０４はチャネル領域、３０５
はソース電極、３０６はドレイン領域、３０７は［゛レ
イン電極、３０８は層間絶縁膜、３０９はゲート電極、
３１０ばゲート絶縁膜。
、３０３はソース領域、３０４はチャネル領域、３０５
はソース電極、３０６はドレイン領域、３０７は［゛レ
イン電極、３０８は層間絶縁膜、３０９はゲート電極、
３１０ばゲート絶縁膜。
３１１はゲート引き出し電極、３１２はゲート直列抵抗
、３１３はゲート・ボンディング・バット電極である。
、３１３はゲート・ボンディング・バット電極である。
ｎ−領域３０１は、 Ｓｉなどの半導体基板からなり、
低濃度にドープされたｎ型領域である。
低濃度にドープされたｎ型領域である。
能動領域３０２は、電界効果Ｉ・ランシスタの動作を行
う領域である。
う領域である。
ソース領域３０３は、ｐ型のチャネル領域３０４内に形
成されたｎ型の領域である。
成されたｎ型の領域である。
チャネル領域３０４ば、ｎ−領域３０１の表面に形成さ
れたｐ型の領域であり、ｎ−型の能動領域３０２とｎ型
のソース領域３０３との間の表面にチャネルが形成され
る。
れたｐ型の領域であり、ｎ−型の能動領域３０２とｎ型
のソース領域３０３との間の表面にチャネルが形成され
る。
ソース電極３０５は、ソース領域３０３に接続されてお
り、ソース領域３０３を外部に引き出すためのものであ
る。
り、ソース領域３０３を外部に引き出すためのものであ
る。
ドレイン領域３０６は、ｎ−領域３０１の背面全面に形
成されたｎ“型の領域である。
成されたｎ“型の領域である。
トレイン電極３０７は、ｎ＋型のドレイン領域３０６の
背面全面に形成されており、ドレイン領域３０６を外部
に引き出すためのものである。
背面全面に形成されており、ドレイン領域３０６を外部
に引き出すためのものである。
層間絶縁膜３０８は、 ５ｉ０２などからなり、ゲート
電極３０９及びゲート直列抵抗３１２を絶縁するための
ものである。
電極３０９及びゲート直列抵抗３１２を絶縁するための
ものである。
ゲート電極３０９は２層間絶縁膜３０８中に形成されて
いる。
いる。
デー１−絶縁ＩｆｔＪ３１０は、所定の厚さの５ｉｆｔ
などからなり、ゲート電極３０９の直下に形成されてい
る。
などからなり、ゲート電極３０９の直下に形成されてい
る。
ゲート引き出し電極３１１は、ゲート電極３０９を外部
に引き出すためのものである。
に引き出すためのものである。
デー１〜直列抵抗３１２は、ゲート電極３０９と同一で
、かつ比抵抗の異なる材料からなり、ゲート引き出し電
極３１１とゲート・ボンディング・バット電極３１３と
の間の眉間絶縁膜３０８中に形成されている。
、かつ比抵抗の異なる材料からなり、ゲート引き出し電
極３１１とゲート・ボンディング・バット電極３１３と
の間の眉間絶縁膜３０８中に形成されている。
ゲート・ボンディング・バット電極３１３は。
ゲート直列抵抗３１２の上に設けられており、ゲート電
極３０９をゲート引き出し電極３１１及びゲート直列抵
抗３１２を介して外部へ接続するためのものである。
極３０９をゲート引き出し電極３１１及びゲート直列抵
抗３１２を介して外部へ接続するためのものである。
以下１本実施例を説明する。
ゲート電極３０９は高濃度にトープしたポリシリコンに
より形成されており、ゲーＩ・直列抵抗３１２は低濃度
にドープしたポリシリコンにより形成されている。この
ように、ゲート電極３０９とゲート直列抵抗３１２とは
ポリシリコンという同一の材料で形成されているので２
本実施例のパワーＭＯ５ＦＥＴを製造するに当たって、
製造工程の増加を招かないで済む。
より形成されており、ゲーＩ・直列抵抗３１２は低濃度
にドープしたポリシリコンにより形成されている。この
ように、ゲート電極３０９とゲート直列抵抗３１２とは
ポリシリコンという同一の材料で形成されているので２
本実施例のパワーＭＯ５ＦＥＴを製造するに当たって、
製造工程の増加を招かないで済む。
ゲート直列抵抗３１２の抵抗値は、電力損失が■Ｗ以上
（Ｄパ”）−ＭＯＳＦＥＴの場合、５０Ω〜５にΩの範
囲に設定される。具体的には、ゲート直列抵抗３１２を
挿入することにより発生するスパイク電圧の値と入力波
形に対する出力波形の時間遅れの値との双方から最適な
値を決定する。
（Ｄパ”）−ＭＯＳＦＥＴの場合、５０Ω〜５にΩの範
囲に設定される。具体的には、ゲート直列抵抗３１２を
挿入することにより発生するスパイク電圧の値と入力波
形に対する出力波形の時間遅れの値との双方から最適な
値を決定する。
ケート直列抵抗３１２は、電力損失力月Ｗ以下のパワー
の小さいＭＯＳＦＥＴの場合、入力容量が小さいために
充・放電電流が小さく２それほど必要とはならない。
の小さいＭＯＳＦＥＴの場合、入力容量が小さいために
充・放電電流が小さく２それほど必要とはならない。
また、電力損失がＩＷ以上のパワーＭＯ３ＦＥＴでも、
ゲート直列抵抗３１２の抵抗値を４０Ω以下又は６にΩ
以上にした場合には、あまり大きな効果を期待すること
はできない。
ゲート直列抵抗３１２の抵抗値を４０Ω以下又は６にΩ
以上にした場合には、あまり大きな効果を期待すること
はできない。
本実施例では、縦型ＭＯ３ＦＥＴを例にしたが。
本発明は、横型ＭＯ５ＦＥＴはもちろん、ＭＩＳ型電界
効果トランジスタ一般に適用することかで゛きる。
効果トランジスタ一般に適用することかで゛きる。
また２本実施例では、ゲート電極３０９及びゲート直列
抵抗３１２の材料としてポリシリコンを用いた場合を示
したが、ゲート電極３０９及びゲート直列抵抗３１２の
材料としてＷＳｉ、 ＭｏＳｉなどを用いることもでき
る。
抵抗３１２の材料としてポリシリコンを用いた場合を示
したが、ゲート電極３０９及びゲート直列抵抗３１２の
材料としてＷＳｉ、 ＭｏＳｉなどを用いることもでき
る。
第４図は、スイッチング動作波形図である。
第４図は、ゲート電極に方形波を入力した場合のドレイ
ン電流の波形を示している。
ン電流の波形を示している。
第４図において、（ａ）はゲート直列抵抗の抵抗値が０
Ωの場合、（ｂ）はゲート直列抵抗の抵抗値が１００Ω
の場合、（Ｃ）はゲート直列抵抗の抵抗値が１にΩの場
合、（ｄ）はゲート直列抵抗の抵抗値力月ＯｋΩの場合
、（ｅ）はゲート直列抵抗の抵抗値が１５にΩの場合を
それぞれ示している。
Ωの場合、（ｂ）はゲート直列抵抗の抵抗値が１００Ω
の場合、（Ｃ）はゲート直列抵抗の抵抗値が１にΩの場
合、（ｄ）はゲート直列抵抗の抵抗値力月ＯｋΩの場合
、（ｅ）はゲート直列抵抗の抵抗値が１５にΩの場合を
それぞれ示している。
＋１１１に示すように、ゲート直列抵抗の抵抗値が０Ω
の場合には、入力波形と出力波形との間に時間遅れはな
いが、スイッチング・オン時とスイッチング・オフ時に
スパイク状の波形による雑音が観測される。
の場合には、入力波形と出力波形との間に時間遅れはな
いが、スイッチング・オン時とスイッチング・オフ時に
スパイク状の波形による雑音が観測される。
また、（ｄ）又は（ｅｌに示すように、ゲート直列抵抗
の抵抗値が１０にΩ以上の場合には、入力波形に対する
出力波形の時間遅れが非常に長くなり、スイッチング素
子として使用できない。
の抵抗値が１０にΩ以上の場合には、入力波形に対する
出力波形の時間遅れが非常に長くなり、スイッチング素
子として使用できない。
（ｂ）又は（ｃ＋に示すように、ゲート直列抵抗の抵抗
値が５０Ω〜５にΩの場合は、多少の時間遅れはあるも
のの、雑音は少なく、スイッチング素子として最適であ
る。
値が５０Ω〜５にΩの場合は、多少の時間遅れはあるも
のの、雑音は少なく、スイッチング素子として最適であ
る。
本発明に係るＭＩＳ型電界効果トランジスタによれば、
ゲート電極材料と同一の材料でゲート直列抵抗を形成す
ることができるので、特別な工程と材料とを用いなくて
もゲート抵抗を形成することができる。
ゲート電極材料と同一の材料でゲート直列抵抗を形成す
ることができるので、特別な工程と材料とを用いなくて
もゲート抵抗を形成することができる。
また９本発明に係るＭＴＳ型電界効果トランジスタは、
ゲート抵抗を内蔵しているので１回路部品点数の削減と
実装密度の向上が可能となり、装置の小型・軽量化を図
ることができる。
ゲート抵抗を内蔵しているので１回路部品点数の削減と
実装密度の向上が可能となり、装置の小型・軽量化を図
ることができる。
第１図は本発明の原理説明図。
第２図は等価回路図。
第３図は本発明の１実施例構成図。
第４図はスイッチング動作波形図である。
第１図において
１ ：ＭＩＳ型電界効果トランジスタ・チップ２：能動
領域 ３２ソース電極 ４：ソース・ボンディング・パッド電極５；ドレイン電
極 ６：ゲート引き出し電極 ７：ゲート・ボンディング・パッド電極８：ゲート直列
抵抗
領域 ３２ソース電極 ４：ソース・ボンディング・パッド電極５；ドレイン電
極 ６：ゲート引き出し電極 ７：ゲート・ボンディング・パッド電極８：ゲート直列
抵抗
Claims (1)
- 【特許請求の範囲】 ソース電極（３）と、ドレイン電極（５）と、ゲート
電極と、ゲート引き出し電極（６）と、ゲート・ボンデ
ィング・パッド電極（７）とからなるＭＩＳ型電界効果
トランジスタにおいて、ゲート引き出し電極（６）とゲ
ート・ボンディング・パッド電極（７）との間にゲート
電極材料と同一で、かつ比抵抗の異なる材料からなるゲ
ート直列抵抗（８）を設けた ことを特徴とするＭＩＳ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13682388A JPH01305576A (ja) | 1988-06-03 | 1988-06-03 | Ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13682388A JPH01305576A (ja) | 1988-06-03 | 1988-06-03 | Ｍｉｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305576A true JPH01305576A (ja) | 1989-12-08 |
Family
ID=15184342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13682388A Pending JPH01305576A (ja) | 1988-06-03 | 1988-06-03 | Ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305576A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015073122A (ja) * | 2014-12-08 | 2015-04-16 | 株式会社東芝 | 半導体素子 |
| US9048116B2 (en) | 2011-12-07 | 2015-06-02 | Nxp B.V. | Semiconductor device having isolation trenches |
| US9437728B2 (en) | 2011-01-26 | 2016-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN106415837A (zh) * | 2013-11-28 | 2017-02-15 | 罗姆股份有限公司 | 半导体装置 |
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