JPH0478022B2 - - Google Patents
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- JPH0478022B2 JPH0478022B2 JP55164543A JP16454380A JPH0478022B2 JP H0478022 B2 JPH0478022 B2 JP H0478022B2 JP 55164543 A JP55164543 A JP 55164543A JP 16454380 A JP16454380 A JP 16454380A JP H0478022 B2 JPH0478022 B2 JP H0478022B2
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- JP
- Japan
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- gate
- drain
- capacitance
- mos structure
- mosfet
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- 230000006378 damage Effects 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000002265 prevention Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 208000002352 blister Diseases 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は出力段にMOS構造を有する半導体装
置の静電破壊防止構造に関する。
置の静電破壊防止構造に関する。
出力段に使用される単チヤネルMOSFETにお
ける静電破壊不良はゲート酸化膜下のドレイン・
ソース間の短絡の形であらわれることが多い。
ける静電破壊不良はゲート酸化膜下のドレイン・
ソース間の短絡の形であらわれることが多い。
これは第１図に示すMOSFETにおいて、ドレ
イン耐圧がゲートＧ下で最も低くなつており、そ
こでブレークダウンした電流ｉが基板Sub側に流
れるが、基板抵抗ＲのためゲートＧ下の基板電位
が持ち上げられ、ソースＳ基板間が順方向とな
り、ソース・基板・ドレインＤのラテラルPNP
トランジスタが活性領域で動作しながら連続的に
電流増加が起り、ドレインＤ・ソースＳ間に電流
集中が起るためと考えられる。
イン耐圧がゲートＧ下で最も低くなつており、そ
こでブレークダウンした電流ｉが基板Sub側に流
れるが、基板抵抗ＲのためゲートＧ下の基板電位
が持ち上げられ、ソースＳ基板間が順方向とな
り、ソース・基板・ドレインＤのラテラルPNP
トランジスタが活性領域で動作しながら連続的に
電流増加が起り、ドレインＤ・ソースＳ間に電流
集中が起るためと考えられる。
このような破壊を防止する手段として、第２図
に示すように出力段回路Ａと出力端Ｂとの間に容
量Ｃ及び抵抗Ｒを付加し、破壊入力のエネルギー
ＥをＲで消費するとともにCRのより入力の立上
がり時間を遅延させることにより破壊レベルの向
上を図ることが行われている。
に示すように出力段回路Ａと出力端Ｂとの間に容
量Ｃ及び抵抗Ｒを付加し、破壊入力のエネルギー
ＥをＲで消費するとともにCRのより入力の立上
がり時間を遅延させることにより破壊レベルの向
上を図ることが行われている。
しかしかかる破壊防止手段によれば、出力端に
抵抗Ｒを付加することで出力レベルが劣化し、
又、容量Ｃを半導体装置内に形成する場合、Ｃの
チツプ占有面積が大きくなるという問題がある。
抵抗Ｒを付加することで出力レベルが劣化し、
又、容量Ｃを半導体装置内に形成する場合、Ｃの
チツプ占有面積が大きくなるという問題がある。
本発明は上記した点にかんがみてなされたもの
で、従来技術が出力端子から出力段の間で印加エ
ネルギーの処理を試みているのに対して、本発明
では出力段自体を保護回路として利用することに
着目したものである。したがつて本発明の目的は
出力レベルを低下することなく、又容量のチツプ
占有面積を増加することない有効な破壊防止回路
を提供することにある。
で、従来技術が出力端子から出力段の間で印加エ
ネルギーの処理を試みているのに対して、本発明
では出力段自体を保護回路として利用することに
着目したものである。したがつて本発明の目的は
出力レベルを低下することなく、又容量のチツプ
占有面積を増加することない有効な破壊防止回路
を提供することにある。
本発明の望ましい実施形態の一つは、多層配線
の層間容量を利用してドレイン・ゲート間に容量
を付加することである。すなわち、第３図で示す
ＰチヤネルMOSFETにおいて、Si基板１上にゲ
ート酸化膜２を介して形成されたポリSiゲート部
３Ｇの上を介して層間絶縁膜４を介してドレイン
電極５Ｄで覆うことによつて容量C1を形成する
ものである。このような構造において、ドレイン
に静電入力Ｅが印加されたとき、基板−ゲート間
容量C2と容量C1の容量分割でゲート電位を持ち
上げることにより、特に第４図で示すようなＥ／
DMOSFETにおける出力バツフアの場合、ブレ
バツフアのＤ（デプリーシヨン）MOSFETを通
してゲートのチヤージを逃すため時定数はゲート
電位を持ち上げるだけの値を得られる。しかし、
第５図に示すようなＣ−MOS（コンプリメンタリ
型MOS）FETの場合、プレバツフアのPN接合
が順方向であることによりチヤージが逃げるため
充分な時定数が得られない。したがつてＣ−
MOSの場合、C1の付加と同時にプレバツフアと
ゲートとの間に例えばポリSi層によれば適当な値
の抵抗Ｒを付加しなければならない。
の層間容量を利用してドレイン・ゲート間に容量
を付加することである。すなわち、第３図で示す
ＰチヤネルMOSFETにおいて、Si基板１上にゲ
ート酸化膜２を介して形成されたポリSiゲート部
３Ｇの上を介して層間絶縁膜４を介してドレイン
電極５Ｄで覆うことによつて容量C1を形成する
ものである。このような構造において、ドレイン
に静電入力Ｅが印加されたとき、基板−ゲート間
容量C2と容量C1の容量分割でゲート電位を持ち
上げることにより、特に第４図で示すようなＥ／
DMOSFETにおける出力バツフアの場合、ブレ
バツフアのＤ（デプリーシヨン）MOSFETを通
してゲートのチヤージを逃すため時定数はゲート
電位を持ち上げるだけの値を得られる。しかし、
第５図に示すようなＣ−MOS（コンプリメンタリ
型MOS）FETの場合、プレバツフアのPN接合
が順方向であることによりチヤージが逃げるため
充分な時定数が得られない。したがつてＣ−
MOSの場合、C1の付加と同時にプレバツフアと
ゲートとの間に例えばポリSi層によれば適当な値
の抵抗Ｒを付加しなければならない。
上記したような本発明の構成によれば容量C1，
2によりドレインに印加された静電入力によりゲ
ート電位を持ち上げることから下記のように発明
の目的を達成できる。
2によりドレインに印加された静電入力によりゲ
ート電位を持ち上げることから下記のように発明
の目的を達成できる。
(1) ドレイン・ゲート間にかかる電位差を従来の
場合よりも小さくすることができ、ゲート・ド
レインの絶縁膜破壊を防止できる。
場合よりも小さくすることができ、ゲート・ド
レインの絶縁膜破壊を防止できる。
(2) 従来、ゲート下で起きていたドレインのブレ
ークダウンをゲート電位を高くすることでドレ
インの空乏層（第３図に破線で示す）を拡げる
ため電界集中を防ぎ、ゲート下のブレークダウ
ンを防止し、ソース・基板・ドレインのラテラ
ルトランジスタ動作による破壊を防止する。
ークダウンをゲート電位を高くすることでドレ
インの空乏層（第３図に破線で示す）を拡げる
ため電界集中を防ぎ、ゲート下のブレークダウ
ンを防止し、ソース・基板・ドレインのラテラ
ルトランジスタ動作による破壊を防止する。
(3) バツフアMOSFETをONしてドレインに印
加されたチヤージの一部をソースに逃がすこと
ができ、印加エネルギーを減少させることがで
きる。
加されたチヤージの一部をソースに逃がすこと
ができ、印加エネルギーを減少させることがで
きる。
まず、本発明を検討する段階で発明されたエン
ハンスメント・デイプリーシヨン（Ｅ／Ｄ）型
MOSFET装置の出力バツフアに適用した場合の
実施例について詳細に説明する。
ハンスメント・デイプリーシヨン（Ｅ／Ｄ）型
MOSFET装置の出力バツフアに適用した場合の
実施例について詳細に説明する。
従来のＥ／DMOS装置における出力バツフア
の駆動MOSFETの構造は第６図に示すとおりで
ある。ドレインＤに静電入力が印加されるとドレ
イン電位EDは第９図に示すように立上がり、ゲ
ート・ドレイン間の電位差dDGが大きくなり絶縁
膜破壊を生ずる。又、絶縁膜破壊を生じなくて
も、ドレインのゲート下のブレークダウンが第６
図で示すように基板抵抗Ｒにブレークダウン電流
iBの電圧降下のためゲートＧ下の電位が持ち上
り、ソースＳ・基板Subが順方向になり、ソース
からベースに正孔Ｈの注入があり、逆バイアスで
あるドレインに流れ込む、いわゆるラテラル型ト
ランジスタ動作を行なうことになり、過大な電流
がソース・ドレイン間に流れて熱破壊する。
の駆動MOSFETの構造は第６図に示すとおりで
ある。ドレインＤに静電入力が印加されるとドレ
イン電位EDは第９図に示すように立上がり、ゲ
ート・ドレイン間の電位差dDGが大きくなり絶縁
膜破壊を生ずる。又、絶縁膜破壊を生じなくて
も、ドレインのゲート下のブレークダウンが第６
図で示すように基板抵抗Ｒにブレークダウン電流
iBの電圧降下のためゲートＧ下の電位が持ち上
り、ソースＳ・基板Subが順方向になり、ソース
からベースに正孔Ｈの注入があり、逆バイアスで
あるドレインに流れ込む、いわゆるラテラル型ト
ランジスタ動作を行なうことになり、過大な電流
がソース・ドレイン間に流れて熱破壊する。
しかし本発明においては、第７図に示すように
ドレイン電極を絶縁膜４を通してゲートにオーバ
ラツプさせることにより、第８図で等価的に示す
ように、容量C1がドレイン・ゲート間に付加す
ることになる。第９図に示すようにドレイン電位
EDが立ち上がるとゲート電位EGも追従して立ち
上がり、ドレインはブレークダウンするとゲート
電位C2Ｒ、デイプリーシヨンＤ，MOSFETで決
定される時定数で減少する。同図のＲはプレバツ
フア・トランジスタの保護抵抗として挿入された
ものである。このようにC1を付加することによ
り、ドレイン・ゲート電位差を縮めることがで
き、絶縁膜破壊を防止することになる。又、上記
構成によりゲート下のブレーク・ダウンを防ぎ。
ラテラル型トランジスタ動作を防ぎ、MOSFET
が飽和領域になり印加エネルギーの一部を
MOSFETを通して逃がしてやることが可能とな
つた。
ドレイン電極を絶縁膜４を通してゲートにオーバ
ラツプさせることにより、第８図で等価的に示す
ように、容量C1がドレイン・ゲート間に付加す
ることになる。第９図に示すようにドレイン電位
EDが立ち上がるとゲート電位EGも追従して立ち
上がり、ドレインはブレークダウンするとゲート
電位C2Ｒ、デイプリーシヨンＤ，MOSFETで決
定される時定数で減少する。同図のＲはプレバツ
フア・トランジスタの保護抵抗として挿入された
ものである。このようにC1を付加することによ
り、ドレイン・ゲート電位差を縮めることがで
き、絶縁膜破壊を防止することになる。又、上記
構成によりゲート下のブレーク・ダウンを防ぎ。
ラテラル型トランジスタ動作を防ぎ、MOSFET
が飽和領域になり印加エネルギーの一部を
MOSFETを通して逃がしてやることが可能とな
つた。
次に本発明をコンプリメンタリＣ，MOSFET
装置の出力用バツフアーに適用した場合の実施例
について述べる。
装置の出力用バツフアーに適用した場合の実施例
について述べる。
Ｅ／DMOSと同様に第１０図を参照し、Ｐチ
ヤネルMOSFETとＮチヤネルMOSFETの双方
とも出力電極をゲートにかぶせることにより、第
１０図に示す容量C1を付加することができる。
ヤネルMOSFETとＮチヤネルMOSFETの双方
とも出力電極をゲートにかぶせることにより、第
１０図に示す容量C1を付加することができる。
ここでC2はＰチヤネルMOSFETのゲート容
量、C3はＮチヤネルMOSFETのゲート容量を示
す。Ｒはゲート電極の必要な時定数を得るための
抵抗及びプレバツフアーの保護抵抗であり、前記
したようにＣ−MOSFET装置における本発明の
不可欠な構成要素となつている。
量、C3はＮチヤネルMOSFETのゲート容量を示
す。Ｒはゲート電極の必要な時定数を得るための
抵抗及びプレバツフアーの保護抵抗であり、前記
したようにＣ−MOSFET装置における本発明の
不可欠な構成要素となつている。
このような実施例で示した本発明によれば、正
負どちらの静電入力が印加されてもＥ／DMOS
装置で述べたと同様の動作により静電破壊防止に
効果をもたらすものである。
負どちらの静電入力が印加されてもＥ／DMOS
装置で述べたと同様の動作により静電破壊防止に
効果をもたらすものである。
本発明は前記実施例に限定されずに下記のよう
な変形例を有する。
な変形例を有する。
多層配線の線間容量を利用してドレイン・ゲー
ト間に容量を付加する手段としては、第３図に示
すようにゲート上をドレイン電極で覆う構造以外
に同一素子内に容量を他の箇所で形成し、それを
配線等を利用してゲート・ドレイン間に挿入する
ことが可能である。
ト間に容量を付加する手段としては、第３図に示
すようにゲート上をドレイン電極で覆う構造以外
に同一素子内に容量を他の箇所で形成し、それを
配線等を利用してゲート・ドレイン間に挿入する
ことが可能である。
単に容量をゲート・ドレイン間に付加するとい
う考え方からすれば、同一素子内で形成し得るあ
らゆる容量を利用して付加することができ、又、
独立回路として独立の容量をゲート・ドレイン間
に付加してもよい。
う考え方からすれば、同一素子内で形成し得るあ
らゆる容量を利用して付加することができ、又、
独立回路として独立の容量をゲート・ドレイン間
に付加してもよい。
第１図はMOSFETにおけるブレークダウンの
態様を説明するための断面図、第２図は従来の破
壊防止対策の例を示すブロツク線図、第３図は本
発明によるMOSFETの原理的構造を示す断面
図、第４図及び第５図は本発明を説明するための
回路図、第６図はＥ／Ｄ型MOS装置の出力用バ
ツフアーの一般構造を示す断面図、第７図は本発
明によるＥ／Ｄ型MOS装置の出力バツフアーの
構造を示す断面図、第８図は第７図に対応する等
価回路図、第９図はブレークダウン時のドレイン
電位及びゲート電位の経時変化を示す曲線図、第
１０図は本発明をＣ−MOS装置の出力用バツフ
アーに適用する場合の回路図である。 １……Si基板、２……ゲート絶縁膜、３……ゲ
ート電極、４……層間絶縁膜、５……ドレイン電
極。
態様を説明するための断面図、第２図は従来の破
壊防止対策の例を示すブロツク線図、第３図は本
発明によるMOSFETの原理的構造を示す断面
図、第４図及び第５図は本発明を説明するための
回路図、第６図はＥ／Ｄ型MOS装置の出力用バ
ツフアーの一般構造を示す断面図、第７図は本発
明によるＥ／Ｄ型MOS装置の出力バツフアーの
構造を示す断面図、第８図は第７図に対応する等
価回路図、第９図はブレークダウン時のドレイン
電位及びゲート電位の経時変化を示す曲線図、第
１０図は本発明をＣ−MOS装置の出力用バツフ
アーに適用する場合の回路図である。 １……Si基板、２……ゲート絶縁膜、３……ゲ
ート電極、４……層間絶縁膜、５……ドレイン電
極。
Claims (1)
- １ 出力段にMOS構造を有し、かつ、その前段
にコンプリメンタリMOS構造を有する半導体装
置において、前記出力段MOS構造のゲート上に
絶縁膜を介してそのドレイン電極を延在せしめる
ことによつて前記出力段MOS構造のゲートと出
力部間に容量を接続するとともに、前記前段コン
プリメンタリMOS構造の出力部と前記出力段
MOS構造のゲート入力部との間に抵抗を挿入す
ることによつて、それら容量と抵抗を出力段
MOS構造の破壊防止用として使用することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55164543A JPS5788774A (en) | 1980-11-25 | 1980-11-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55164543A JPS5788774A (en) | 1980-11-25 | 1980-11-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5788774A JPS5788774A (en) | 1982-06-02 |
| JPH0478022B2 true JPH0478022B2 (ja) | 1992-12-10 |
Family
ID=15795149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55164543A Granted JPS5788774A (en) | 1980-11-25 | 1980-11-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5788774A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| JPH0793408B2 (ja) * | 1986-03-20 | 1995-10-09 | 富士通株式会社 | 集積回路装置 |
| US4786881A (en) * | 1987-08-27 | 1988-11-22 | General Electric Company | Amplifier with integrated feedback network |
| JPH08298292A (ja) * | 1996-06-14 | 1996-11-12 | Matsushita Electron Corp | 半導体集積回路 |
| JP2007273689A (ja) * | 2006-03-31 | 2007-10-18 | Denso Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5369589A (en) * | 1976-12-03 | 1978-06-21 | Mitsubishi Electric Corp | Insulating gate type field effect transistor with protective device |
-
1980
- 1980-11-25 JP JP55164543A patent/JPS5788774A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5369589A (en) * | 1976-12-03 | 1978-06-21 | Mitsubishi Electric Corp | Insulating gate type field effect transistor with protective device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5788774A (en) | 1982-06-02 |
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