JP2007273689A - 半導体装置 - Google Patents
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Abstract
【課題】サージに対して高い耐性を有すると共に、小型で安価な半導体装置を提供する。
【解決手段】半導体基板1に形成された各トランジスタセルTCのゲート電極に接続するゲート配線が、第1層間絶縁膜Z1を介して、各トランジスタセルTCを覆う2次元的に連結した面状のゲート配線層GHとして形成され、各トランジスタセルTCのドレインに接続するドレイン配線が、第2層間絶縁膜Z2を介して、ゲート配線層GHに対向する2次元的に連結した面状のドレイン配線層DHとして形成されてなる半導体装置100とする。
【選択図】図1
【解決手段】半導体基板1に形成された各トランジスタセルTCのゲート電極に接続するゲート配線が、第1層間絶縁膜Z1を介して、各トランジスタセルTCを覆う2次元的に連結した面状のゲート配線層GHとして形成され、各トランジスタセルTCのドレインに接続するドレイン配線が、第2層間絶縁膜Z2を介して、ゲート配線層GHに対向する2次元的に連結した面状のドレイン配線層DHとして形成されてなる半導体装置100とする。
【選択図】図1
Description
本発明は、半導体基板にトランジスタセルが形成されてなる半導体装置に関するもので、特に、ESD(Electro Static Discharge)等のサージに対して高い耐性を有する半導体装置に関する。
半導体基板にトランジスタセルが形成されてなる半導体装置が、例えば、特開2005−347483号公報(特許文献1)に開示されている。
図5(a)は、特許文献1に開示された横型MOSトランジスタ(LDMOS、Lateral Diffused Metal Oxide Semiconductor)からなる半導体装置90の平面構造を模式的に示す図である。図5(b)は、図5(a)に示す半導体装置90のセルレイアウトを示す図である。
図5(b)に示すように、半導体装置90は半導体基板にトランジスタセルが形成されてなる半導体装置で、素子領域EAが格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルSCとドレイン拡散層が形成されるドレインセルDCとが割り当てられている。半導体装置90は、半導体基板中の素子領域EAに交互に形成されたソース拡散層とドレイン拡散層との間にそれぞれ形成された各ゲートに駆動電圧が印加されることによって、それらソース拡散層とドレイン拡散層との間に流れる電流を制御するものである。尚、半導体装置90では、素子領域EAの内側に、ソース拡散層およびドレイン拡散層のいずれも形成されない領域CAを、ゲート電極層とゲート配線とのコンタクト領域として設けている。
図6(a),(b)と図7(a),(b)は、半導体装置90を構成する各レイヤー(層)の平面構造を模式的に示す図であり、図5(a)中に2点鎖線で示す領域A1を拡大して示した図である。
図6(a)は、先の図5(b)に示したレイアウトの素子領域EAが形成される半導体基板のレイヤー(層)を拡大して示すもので、図中の符号CTd1とCTs1は、それぞれソースセルSCとドレインセルDCへのコンタクト領域を示している。
図6(b)は、図6(a)のレイヤー(層)の上に積層される多結晶シリコンからなるレイヤー(層)で、ゲート電極層PGを示している。すなわち、図6(a)のレイヤー(層)上には、上記ソースセルSCおよびドレインセルDCにそれぞれ形成されたソース拡散層とドレイン拡散層との間にそれぞれチャネルが形成されるとともに、それらチャネルの上に、ゲート絶縁層を介して、図6(b)のゲート電極層PGが形成されて、各々ゲートを構成している。
図6(b)に示すゲート電極層PGには、例えばフォトリソグラフィにより、開口部OPsおよびOPdがパターン形成されている。さらに、当該ゲート電極層PGにおいて、上記素子領域EAの内側に設けられたコンタクト領域CAに相当する部位には、上層のゲート配線とのコンタクトCTgを形成するための領域が確保されている。
図7(a)は、図6(b)のレイヤー(層)の上に積層される例えばアルミニウムからなるレイヤー(層)で、交互に並設されたストライプ形状の第1のソース配線ES1および第1のドレイン配線ED1と、素子領域EAの外周およびコンタクト領域CAに相当する部位上に配置されたゲート配線EGからなる。
交互に並設されたストライプ形状の第1のソース配線ES1と第1のドレイン配線ED1は、図6(a)のソースセルSCおよびドレインセルDCにそれぞれ形成されたソース拡散層およびドレイン拡散層の上に位置し、それら2種の拡散層について、それぞれ素子領域EA内に斜めに並ぶ同種の拡散層を電気的に並列接続している。
第1のソース配線ES1および第1のドレイン配線ED1は、それぞれ図6(b)のゲート電極層PGに形成された開口部OPsおよびOPdを通じて上記ソース拡散層およびドレイン拡散層とのコンタクトCTs1およびCTd1を形成している。ゲート配線EGは、素子領域EAの外周およびコンタクト領域CAにてゲート電極層PGとのコンタクトCTgを形成している。
図7(b)は、図7(a)のレイヤー(層)の上に積層されるレイヤー(層)で、櫛歯形状の第2のソース配線ES2および第2のドレイン配線ED2からなる。
櫛歯形状の第2のソース配線ES2および第2のドレイン配線ED2は、図7(a)の交互に並設される第1のソース配線ES1および第1のドレイン配線ED1のそれぞれを束ねている。詳しくは、櫛歯形状の第2のソース配線ES2が、第1のソース配線ES1のそれぞれとコンタクトCTs2を形成している。櫛歯形状の第2のドレイン配線ED2が、第1のドレイン配線ED1のそれぞれとコンタクトCTd2を形成している。
特開2005−347483号公報
図8(a),(b)は、図5〜図7に示した半導体装置90の適用回路例である。
図8(a)に示す回路K91では、半導体装置90のゲート保護の目的で、ゲート電極がツェナーダイオードTDと抵抗Rによりソース電極にクランプされている。この回路K91では、半導体装置90のドレイン電極にサージが流入した場合、半導体装置90を構成しているMOSトランジスタがオフしているため、トランジスタが降伏するまでサージ電流の流れる経路がない。このため、図8(a)の回路K91では、半導体装置90のサージに対する耐量を上げることは困難である。
図8(b)に示す回路K92は、特許文献1に開示されている回路で、半導体装置90は、ゲート端子とドレイン端子との間に、ツェナーダイオードTD1,TD2およびバイポーラトランジスタTRからなるサージ用保護素子を有している。これによって、ドレイン端子に印加されたサージ電流の一部が、当該サージ用保護素子を経由してゲート端子に流れるようになる。すなわち、サージ印加時に半導体装置90をMOS動作させることができるようになり、ひいては半導体装置90のサージ耐性が高められることとなる。一方、図8(a)の回路K91では、ツェナーダイオードTD1,TD2およびバイポーラトランジスタTRを新たに形成する必要があり、これらの占有面積で装置が大型化するとともに、製造コストも増大してしまう。
そこで本発明は、半導体基板にトランジスタセルが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置を提供することを目的としている。
請求項1に記載の半導体装置は、半導体基板に形成された各トランジスタセルのゲート電極に接続するゲート配線が、第1層間絶縁膜を介して、前記各トランジスタセルを覆う2次元的に連結した面状のゲート配線層として形成され、前記各トランジスタセルのドレインに接続するドレイン配線が、第2層間絶縁膜を介して、前記ゲート配線層に対向する2次元的に連結した面状のドレイン配線層として形成されてなることを特徴としている。
上記半導体装置においては、第2層間絶縁膜を挟んで対向する2次元的に連結した面状のゲート配線層とドレイン配線層で、寄生容量が形成されることとなる。このゲート配線層とドレイン配線層間の容量は、当該半導体装置を構成するトランジスタのドレイン−ゲート間に付加されるため、この容量を介して、ドレイン端子に印加されたサージ電流の一部を、トランジスタのゲート端子に流すことができる。これによって、サージ印加時にトランジスタを自律的にMOS動作させることができ、ドレイン端子から接地されたソース端子へサージ電流を逃がすことができる。これによって、当該半導体装置のサージ耐性が高められることとなる。
上記ゲート配線層とドレイン配線層の容量は、各トランジスタセルの上方に形成されるため、この容量形成で当該半導体装置の占有面積が増大することもない。また、当該半導体装置においては、ツェナーダイオードやバイポーラトランジスタといったサージ用保護素子を必要とせず、上記容量形成のための特別な工程も必要としない。このため、当該半導体装置の製造コストが増大することもない。
以上のようにして、上記半導体装置は、半導体基板にトランジスタセルが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置とすることができる。
前記各トランジスタセルは、例えば請求項2に記載のように、半導体基板にメッシュ状に形成されていてもよいし、請求項3に記載のように、半導体基板にストライプ状に形成されていてもよい。
請求項4に記載のように、上記寄生容量の誘電体材料となる前記第2層間絶縁膜は、酸化シリコン膜とすることができる。また、請求項5に記載のように、酸化シリコン膜より誘電率の大きい窒化シリコン膜としてもよい。さらに、請求項6に記載のように、前記第2層間絶縁膜は、窒化シリコン膜と酸化シリコン膜の積層膜としてもよい。酸化シリコン膜や窒化シリコン膜は、半導体装置の製造において一般的に用いられている材料であり、これによって上記半導体装置の製造コストを抑制し、安価な半導体装置とすることができる。
請求項7に記載の半導体装置は、半導体基板に形成された各トランジスタセルのゲート電極が、前記各トランジスタセルを覆う2次元的に連結した面状のゲート電極層として形成され、前記各トランジスタセルのドレインに接続するドレイン配線が、層間絶縁膜を介して、前記ゲート電極層に対向する2次元的に連結した面状のドレイン配線層として形成されてなることを特徴としている。
上記半導体装置においては、層間絶縁膜を挟んで対向する2次元的に連結した面状のゲート電極層とドレイン配線層で、寄生容量が形成されることとなる。このゲート電極層とドレイン配線層間の寄生容量も、前述した半導体装置におけるゲート配線層とドレイン配線層間の寄生容量と同様に、当該半導体装置を構成するトランジスタのドレイン−ゲート間に付加されるため、この容量を介して、ドレイン端子に印加されたサージ電流の一部を、前記トランジスタのゲート端子に流すことができる。これによって、サージ印加時に前記トランジスタを自律的にMOS動作させることができ、ドレイン端子から接地されたソース端子へサージ電流を逃がすことができる。これによって、当該半導体装置のサージ耐性が高められることとなる。
上記ゲート電極層とドレイン配線層の容量も、前述した半導体装置におけるゲート配線層とドレイン配線層の容量と同様に、各トランジスタセルの上方に形成されるため、この容量形成で当該半導体装置の占有面積が増大することもなく、上記容量形成のための特別な工程も必要としない。このため、当該半導体装置の製造コストが増大することもない。
以上のようにして、上記半導体装置についても、半導体基板にトランジスタセルが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置とすることができる。
前記各トランジスタセルは、例えば請求項8に記載のように、半導体基板にメッシュ状に形成されていてもよいし、請求項9に記載のように、半導体基板にストライプ状に形成されていてもよい。
請求項10に記載のように、前記ゲート電極層は、半導体装置の製造において一般的に用いられている、安価なポリシリコンとすることができる。
またこの場合には、請求項11に記載のように、前記ポリシリコンからなるゲート電極層上に、金属層もしくは珪化物層が積層形成されてなることが好ましい。これにより、ポリシリコンからなるゲート電極層の抵抗を低減することができ、各トランジスタセルをより均一に動作させることができる。
請求項12〜14に記載の半導体装置における前記層間絶縁膜によって得られる効果は、前述した請求項4〜6に記載の半導体装置における前記第2層間絶縁膜によって得られる効果と同様であり、その説明は省略する。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
(第1の実施形態)
図1(a),(b)は本実施形態における半導体装置の一例で、図1(a)は、半導体装置100の断面を模式的に示した図であり、図1(b)は、半導体装置100の各層(レイヤー)PG,GH,DH,SHを分離して示した斜視図である。また、図2(a)は、図1(a)に示す半導体装置100の適用回路例である回路K101の回路図であり、図2(b)は、半導体装置100においてサージ電流が流れる経路を示す図である。尚、図1(a),(b)に示す半導体装置100において、図5〜図7に示した従来の半導体装置90と同様の部分については、同じ符号を付した。また、図2に示す回路K101において、図8(a)に示した回路K91と同様の部分については、同じ符号を付した。
図1(a),(b)は本実施形態における半導体装置の一例で、図1(a)は、半導体装置100の断面を模式的に示した図であり、図1(b)は、半導体装置100の各層(レイヤー)PG,GH,DH,SHを分離して示した斜視図である。また、図2(a)は、図1(a)に示す半導体装置100の適用回路例である回路K101の回路図であり、図2(b)は、半導体装置100においてサージ電流が流れる経路を示す図である。尚、図1(a),(b)に示す半導体装置100において、図5〜図7に示した従来の半導体装置90と同様の部分については、同じ符号を付した。また、図2に示す回路K101において、図8(a)に示した回路K91と同様の部分については、同じ符号を付した。
図1(a)の半導体装置100は、半導体基板1にトランジスタセルTCが形成されてなる半導体装置である。半導体装置100では、ソース拡散層が形成されるソースセルSCとドレイン拡散層が形成されるドレインセルDCとが、半導体基板1に交互に配置されている。トランジスタセルTCは、隣り合ったソースセルSCとドレインセルDCで、図のように構成される。尚、図1(a)の半導体装置100における各トランジスタセルTCは、図5(b)に示したように半導体基板1にメッシュ状に形成されていてもよいし、半導体基板1にストライプ状に形成されていてもよい。また、メッシュ状やストライプ状に限らず、それ以外の形状であってもよい。
一方、図1(a)の半導体装置100は、図5(b)の従来の半導体装置90と異なり、半導体基板1上にゲート電極層PG,ゲート配線層GH,ドレイン配線層DH,ソース配線層SHからなる4つの層(レイヤー)が形成されている。ゲート電極層PGは、半導体装置の製造において一般的に用いられている安価なポリシリコンからなる。ゲート電極層PGは、半導体装置の製造において一般的に用いられている、安価なポリシリコンからなる。ゲート配線層GH,ドレイン配線層DHおよびソース配線層SHは、例えばアルミニウム等の金属材料からなる。尚、ゲート電極層PGは、ポリシリコン層に限らず、任意の金属層であってもよく、ポリシリコンからなるゲート電極層PG上に金属層もしくは珪化物層が積層形成されていてもよい。ゲート配線層GH,ドレイン配線層DH,ソース配線層SHは、層間接続材MSにより、それぞれ所定位置において下層構造に接続されている。
図1(a)に示す半導体装置100の特徴は、特に、ゲート配線層GH,ドレイン配線層DHにある。すなわち、図1(b)に示すように、各トランジスタセルTCのゲート電極(ゲート電極層PG)に接続するゲート配線が、酸化シリコン膜からなる第1層間絶縁膜Z1を介して、各トランジスタセルTCを覆うように、特定の方向に対して長さと幅を識別できない2次元的に連結した面状のゲート配線層GHとして形成されている。また、各トランジスタセルTCのドレインに接続するドレイン配線が、酸化シリコン膜からなる第2層間絶縁膜Z2を介して、ゲート配線層GHに対向する2次元的に連結した面状のドレイン配線層DHとして形成されている。これに対して、従来の半導体装置90では、図7(a),(b)に示すように、ゲート配線EGとドレイン配線ED1,ED2が特定の方向性を持つ1次元的なストライプ形状を有しており、これらが各層に混在配置されている。
上記半導体装置100においては、第2層間絶縁膜Z2を挟んで対向する2次元的に連結した面状のゲート配線層GHとドレイン配線層DHで、図1(a)中に太線の回路記号で示した寄生容量C1が形成されることとなる。当該構造を用いた寄生容量C1の容量値は、十〜数十pF程度の比較的大きな値とすることができる。図2(a)の回路K101に示すように、上記ゲート配線層GHとドレイン配線層DH間の容量C1は、図中に一点鎖線で囲った半導体装置100を構成するトランジスタ(TC)のドレイン−ゲート(DH−GH)間に付加される。このため、ESDサージ等がドレインに印加されると、容量C1を介して、ドレイン端子(DH)に印加されたサージ電流Isの一部をトランジスタ(TC)のゲート端子(PG)に流すことができ、これによって、サージ印加時にトランジスタ(TC)を自律的にMOS動作させることができる。言い換えれば、サージ流入時に容量C1が充電されることによってトランジスタ(TC)のゲート電位が持ち上がるため、トランジスタ(TC)がON状態となり、ドレイン端子(DH)から接地されたソース端子(SH)へ至るサージ電流Isの電流経路が確保される。これによって、図2(a),(b)に太線矢印で示すように、ドレイン端子(DH)から接地されたソース端子(SH)へサージ電流Isを逃がすことができる。このように、半導体装置100は、図8(b)に示した回路K92において従来の半導体装置90に対してツェナーダイオードTD1,TD2およびバイポーラトランジスタTRからなるサージ用保護素子を付加した状態に相当しており、高いサージ耐性を有する半導体装置とすることができる。
尚、半導体装置100では図1(b)に示すように、ゲート配線層GHとドレイン配線層DHだけでなく、ゲート電極とソース配線についても、それぞれ2次元的に連結した面状のゲート電極層PGおよびソース配線層SHとして形成されている。しかしながら、ゲート電極とソース配線については、特定の方向性を持つ1次元的なストライプ形状を有していてもよい。上記説明からもわかるように、この場合にも同様の作用効果を得ることができ、高いサージ耐性を有する半導体装置とすることができる。
上記ゲート配線層GHとドレイン配線層DHの容量C1は、各トランジスタセルTCの上方に形成されるため、この容量C1形成で半導体装置100の占有面積が増大することもない。また、図2(a)に示す回路K101の半導体装置100においては、図8(b)に示す回路K92における従来の半導体装置90のように、ツェナーダイオードTD1,TD2やバイポーラトランジスタTRといったサージ用保護素子を必要とせず、上記容量C1形成のための特別な工程も必要としない。このため、半導体装置10の製造コストが増大することもない。
図3(a),(b)は、本実施形態における別の半導体装置の例で、それぞれ、半導体装置110,120の断面を模式的に示した図である。尚、図3(a),(b)の半導体装置110,120において、図1(a)の半導体装置100と同様の部分については、同じ符号を付した。
図1(a)の半導体装置100では、寄生容量C1の誘電体材料となる第2層間絶縁膜Z2は酸化シリコン膜であったが、図3(a)の半導体装置110では、寄生容量C2の誘電体材料となる第2層間絶縁膜Z3が、窒化シリコン膜からなる。また、図3(b)の半導体装置120では、寄生容量C3の誘電体材料となる第2層間絶縁膜Z4が、窒化シリコン膜Z4aと酸化シリコン膜Z4aの積層膜からなる。酸化シリコン膜や窒化シリコン膜は、半導体装置の製造において一般的に用いられている材料であり、これによって上記半導体装置100,110,120の製造コストを抑制し、安価な半導体装置とすることができる。
以上のようにして、図1〜図3に示す半導体装置100,110,120は、半導体基板1にトランジスタセルTCが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置とすることができる。
(第2の実施形態)
第1実施形態の半導体装置は、いずれも、第2層間絶縁膜を挟んで対向する2次元的に連結した面状のゲート配線層とドレイン配線層で寄生容量が形成されてなる半導体装置であった。本実施形態は、層間絶縁膜を挟んで対向する2次元的に連結した面状のゲート電極層とドレイン配線層で寄生容量が形成されてなる半導体装置に関する。
第1実施形態の半導体装置は、いずれも、第2層間絶縁膜を挟んで対向する2次元的に連結した面状のゲート配線層とドレイン配線層で寄生容量が形成されてなる半導体装置であった。本実施形態は、層間絶縁膜を挟んで対向する2次元的に連結した面状のゲート電極層とドレイン配線層で寄生容量が形成されてなる半導体装置に関する。
図4(a),(b)は、本実施形態における半導体装置の例で、それぞれ、半導体装置200,210の断面を模式的に示した図である。尚、図4(a),(b)の半導体装置200,210において、図1(a)の半導体装置100と同様の部分については、同じ符号を付した。また、図4(a)の半導体装置200では一層のドレイン配線層DHが形成されているのに対して、図4(b)の半導体装置210では二層のドレイン配線層DHa,DHbが形成されている点のみが異なっている。
図4(a),(b)に示す半導体装置200,210も、図1(a)の半導体装置100と同様に、半導体基板1にトランジスタセルTCが形成されてなる半導体装置である。
半導体装置200,210における各トランジスタセルTCも、半導体基板1にメッシュ状に形成されていてもよいし、半導体基板1にストライプ状に形成されていてもよい。また、メッシュ状やストライプ状に限らず、それ以外の形状であってもよい。
半導体装置200,210における各トランジスタセルTCも、半導体基板1にメッシュ状に形成されていてもよいし、半導体基板1にストライプ状に形成されていてもよい。また、メッシュ状やストライプ状に限らず、それ以外の形状であってもよい。
一方、図1(a)の半導体装置100では、半導体基板1上にゲート電極層PG,ゲート配線層GH,ドレイン配線層DH,ソース配線層SHからなる4つの層(レイヤー)が形成されていた。これに対して、図4(a),(b)の半導体装置200,210では、ゲート配線層GHが形成されていない。すなわち、図4(a)の半導体装置200では、半導体基板1上にゲート電極層PG,ドレイン配線層DH,ソース配線層SHからなる3つの層(レイヤー)が形成されており、図4(b)の半導体装置210では、半導体基板1上にゲート電極層PG,2つのドレイン配線層DHa,DHbおよびソース配線層SHからなる4つの層(レイヤー)が形成されている。図4(a),(b)の半導体装置200,210においても、ゲート電極層PGは、一般的にポリシリコンからなり、ドレイン配線層DH,DHa,DHbおよびソース配線層SHは、例えばアルミニウム等の金属材料からなる。
図4(a),(b)に示す半導体装置200,210の特徴は、特に、ゲート電極層PGとそれに対向するドレイン配線層DH,DHaにある。すなわち、半導体装置200,210は、半導体基板1に形成された各トランジスタセルTCのゲート電極が、各トランジスタセルTCを覆う2次元的に連結した面状のゲート電極層PGとして形成され、各トランジスタセルTCのドレインに接続するドレイン配線が、酸化シリコン膜からなる層間絶縁膜Zを介して、ゲート電極層PGに対向する2次元的に連結した面状のドレイン配線層DH,DHaとして形成されている。
図4(a),(b)の半導体装置200,210においては、層間絶縁膜Zを挟んで対向する2次元的に連結した面状のゲート電極層PGとドレイン配線層DH,DHaで、図中に太線の回路記号で示した寄生容量C4が形成されることとなる。このゲート電極層PGとドレイン配線層DH,DHa間の容量C4も、第1実施形態の半導体装置100,110,120におけるゲート配線層GHとドレイン配線層DH間の容量C1〜C3と同様に、半導体装置200,210を構成するトランジスタのドレイン−ゲート間に付加される。このため、容量C4を介して、ドレイン端子に印加されたサージ電流の一部を、前記トランジスタのゲート端子に流すことができる。これによって、サージ印加時に前記トランジスタを自律的にMOS動作させることができ、ドレイン端子から接地されたソース端子へサージ電流を逃がすことができる。これによって、半導体装置200,210のサージ耐性が高められることとなる。
また、図4(a),(b)の半導体装置200,210におけるゲート電極層PGとドレイン配線層DH,DHa間の容量C4も、第1実施形態の半導体装置100,110,120におけるゲート配線層GHとドレイン配線層DH間の容量C1〜C3と同様に、各トランジスタセルTCの上方に形成されるため、容量C4形成で半導体装置200,210の占有面積が増大することもなく、上記容量C4形成のための特別な工程も必要としない。このため、半導体装置200,210の製造コストが増大することもない。
尚、図4(a),(b)の半導体装置200,210における層間絶縁膜Zについても、酸化シリコン膜に限らず、窒化シリコン膜や窒化シリコン膜と酸化シリコン膜の積層膜を用いることができる。
また、図4(a),(b)の半導体装置200,210におけるゲート電極層PGも、半導体装置の製造において一般的に用いられている安価なポリシリコンとすることができるが、ポリシリコンからなるゲート電極層PG上に金属層もしくは珪化物層が積層形成されていることがより好ましい。これにより、ポリシリコンからなるゲート電極層PGの抵抗を低減することができ、各トランジスタセルTCをより均一に動作させることができる。すなわち、ポリシリコンからなるゲート電極層PG上に金属層もしくは珪化物層を積層形成することによってゲート抵抗を小さくし、ESDなどの速い信号に対して各トランジスタセルTCの動作を均一にして、局所的な電流分布の偏りを抑制することができる。従って、これにより、ESDなどのサージが流入した場合のサージ耐量の低下を抑制することができる。
以上のようにして、図4(a),(b)の半導体装置200,210についても、半導体基板1にトランジスタセルTCが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置とすることができる。
90,100,110,120,200,210 半導体装置
1 半導体基板
TC トランジスタセル
SC ソースセル
DC ドレインセル
PG ゲート電極層
GH ゲート配線層
DH,DHa,DHb ドレイン配線層
MS 層間接続材
SH ソース配線層
Z1 第1層間絶縁膜
Z2 第2層間絶縁膜
Z 層間絶縁膜
C1〜C4 (寄生)容量
1 半導体基板
TC トランジスタセル
SC ソースセル
DC ドレインセル
PG ゲート電極層
GH ゲート配線層
DH,DHa,DHb ドレイン配線層
MS 層間接続材
SH ソース配線層
Z1 第1層間絶縁膜
Z2 第2層間絶縁膜
Z 層間絶縁膜
C1〜C4 (寄生)容量
Claims (14)
- 半導体基板に形成された各トランジスタセルのゲート電極に接続するゲート配線が、第1層間絶縁膜を介して、前記各トランジスタセルを覆う2次元的に連結した面状のゲート配線層として形成され、
前記各トランジスタセルのドレインに接続するドレイン配線が、第2層間絶縁膜を介して、前記ゲート配線層に対向する2次元的に連結した面状のドレイン配線層として形成されてなることを特徴とする半導体装置。 - 前記各トランジスタセルが、半導体基板にメッシュ状に形成されてなることを特徴とする請求項1に記載の半導体装置。
- 前記各トランジスタセルが、半導体基板にストライプ状に形成されてなることを特徴とする請求項1に記載の半導体装置。
- 前記第2層間絶縁膜が、酸化シリコン膜からなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記第2層間絶縁膜が、窒化シリコン膜からなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記第2層間絶縁膜が、窒化シリコン膜と酸化シリコン膜の積層膜からなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 半導体基板に形成された各トランジスタセルのゲート電極が、
前記各トランジスタセルを覆う2次元的に連結した面状のゲート電極層として形成され、
前記各トランジスタセルのドレインに接続するドレイン配線が、層間絶縁膜を介して、前記ゲート電極層に対向する2次元的に連結した面状のドレイン配線層として形成されてなることを特徴とする半導体装置。 - 前記各トランジスタセルが、半導体基板にメッシュ状に形成されてなることを特徴とする請求項7に記載の半導体装置。
- 前記各トランジスタセルが、半導体基板にストライプ状に形成されてなることを特徴とする請求項7に記載の半導体装置。
- 前記ゲート電極層が、ポリシリコンからなることを特徴とする請求項7乃至9のいずれか一項に記載の半導体装置。
- 前記ポリシリコンからなるゲート電極層上に、金属層もしくは珪化物層が積層形成されてなることを特徴とする請求項10に記載の半導体装置。
- 前記層間絶縁膜が、酸化シリコン膜からなることを特徴とする請求項7乃至11のいずれか一項に記載の半導体装置。
- 前記層間絶縁膜が、窒化シリコン膜からなることを特徴とする請求項7乃至11のいずれか一項に記載の半導体装置。
- 前記層間絶縁膜が、窒化シリコン膜と酸化シリコン膜の積層膜からなることを特徴とする請求項7乃至11のいずれか一項に記載の半導体装置。
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- 2006-03-31 JP JP2006096851A patent/JP2007273689A/ja active Pending
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