JP5864216B2 - 半導体装置 - Google Patents
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Description
前記保護素子に接続するバラスト抵抗と、
を備え、
前記バラスト抵抗を構成する複数の抵抗の少なくとも一つは、
前記保護素子内で電流が流れる方向である第1の方向に延伸している複数の第1抵抗素子と、
前記第1抵抗素子に並列に接続され、前記第1の方向に延伸している第2抵抗素子と、
を有し、
前記第2抵抗素子は、前記第1抵抗素子と同一直線上を延伸している半導体装置が提供される。
図1は、第1の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図2は、図1のA−A´断面図である。図3は、本実施形態に係る半導体装置の回路図である。この半導体装置は、保護素子100及びバラスト抵抗200を有している。バラスト抵抗200を構成する抵抗210の少なくとも一つは、第1抵抗212及び第2抵抗214を有している。第1抵抗212は、保護素子100内で電流が流れる方向である第1の方向(図1ではX方向)に延伸している。第2抵抗214は、第1抵抗212に並列に接続され、第1の方向に延伸している。そして第2抵抗214は、第1抵抗212と同一直線上に位置している。以下、詳細に説明する。
図4は、第2の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。本実施形態に係るバラスト抵抗200は、第1抵抗212及び第2抵抗214の平面形状及びこれらのレイアウトを除いて、第1の実施形態にかかるバラスト抵抗200と同様である。
図5は、第3の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図6は、図5のA−A´断面図である。本実施形態に係るバラスト抵抗200は、抵抗210がそれぞれ第3抵抗216を有している点を除いて、第1または第2の実施形態に係るバラスト抵抗200と同様である。なお、図5では第1の実施形態と同様の場合を図示している。
図7は、第4の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図8は、図7のA−A´断面図である。本実施形態に係るバラスト抵抗200は、第1抵抗212及び第2抵抗214と第1配線14の接続構造、並びに第1抵抗212及び第2抵抗214と配線30の接続構造を除いて、第1〜第3の実施形態のいずれかに係るバラスト抵抗200と同様である。本図は、第1の実施形態と同様の場合を示している。
図9は、第5の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図10は、図9のA−A´断面図である。本実施形態に係るバラスト抵抗200は、以下の点を除いて、第4の実施形態に係るバラスト抵抗200と同様の構成である。
図11は、第6の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図12は、図11のA−A´断面図である。図13は、図11のB−B´断面図である。本実施形態に係る半導体装置は、第1配線14からバラスト抵抗200に接続するまでの配線構造を除いて、第5の実施形態に係る半導体装置と同様の構成である。
図14は、第7の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。本実施形態に係る半導体装置は、配線30の平面形状を除いて、第6の実施形態に係る半導体装置と同様の構成である。
図15は、第8の実施形態に係る半導体装置が有するバラスト抵抗200の構成を示す平面図である。図16は、図15のA−A´断面図である。図17は、図15のB−B´断面図である。本実施形態に係る半導体装置は、第1配線14からバラスト抵抗200に接続するまでの配線構造を除いて、第6の実施形態に係る半導体装置と同様の構成である。
図18は、第9の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図19は、図18のA−A´断面図である。図20は、本実施形態に係る半導体装置の回路図である。この半導体装置は、保護素子100と第2配線24の間にもバラスト抵抗200を有している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。なお、バラスト抵抗200は、第2〜第8の実施形態に示した構造を有していてもよい。また2つのバラスト抵抗200が互いに異なる構造を有していても良い。
図21は、第10の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図22は、図21のA−A´断面図である。本実施形態に係る半導体装置は、保護素子100の代わりに保護素子120を有している点を除いて、第1または第9の実施形態に係る半導体装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。なお、バラスト抵抗200は、第2〜第8の実施形態に示した構造を有していてもよい。
図23は、第11の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図24は、図23のA−A´断面図である。本実施形態に係る半導体装置は、保護素子100の代わりに保護素子130を有している点を除いて、第1または第9の実施形態に係る半導体装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。なお、バラスト抵抗200は、第2〜第8の実施形態に示した構造を有していてもよい。
図25は、第12の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図26は、図25のA−A´断面図である。本実施形態に係る半導体装置は、保護素子100の代わりに保護素子140を有している点を除いて、第1または第9の実施形態に係る半導体装置と同様の構成である。本図は、第1の実施形態と同様の場合を示している。なお、バラスト抵抗200は、第2〜第8の実施形態に示した構造を有していてもよい。
図27は、第13の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図28は、図27のC−C´断面図である。本実施形態に係る保護回路は、保護素子130及び保護素子100を有している。そして保護素子130と第1配線14の間、及び保護素子100と第1配線14の間それぞれに、バラスト抵抗200が設けられている。本図では、バラスト抵抗200は、図9及び図10に示した構造を有している。ただしバラスト抵抗200は、上記したいずれの構造を有していても良い。
2 素子分離領域
10 第1端子
12 配線
14 第1配線
20 第2端子
22 配線
24 第2配線
26 配線
30 配線
38 導体パターン
42 コンタクト
44 コンタクト
46 コンタクト
52 ビア
56 ビア
60 配線
100 保護素子
102 コレクタ領域
104 ベース領域
106 エミッタ領域
112 第1ウェル
114 第2ウェル
120 保護素子
122 第2導電型層
124 第1導電型層
126 第2導電型層
128 第1導電型層
130 保護素子
132 ドレイン層
134 ソース層
136 ゲート電極
140 保護素子
142 第1導電型層
144 第2導電型層
152 第2導電型層
154 第1導電型層
156 第1導電型層
200 バラスト抵抗
210 抵抗
212 第1抵抗
214 第2抵抗
216 第3抵抗
400 内部回路
Claims (9)
- 保護素子と、
前記保護素子に接続するバラスト抵抗と、
を備え、
前記バラスト抵抗を構成する複数の抵抗の少なくとも一つは、
前記保護素子内で電流が流れる方向である第1の方向に延伸している複数の第1抵抗素子と、
前記第1抵抗素子に並列に接続され、前記第1の方向に延伸している第2抵抗素子と、
を有し、
前記第2抵抗素子は、前記第1抵抗素子と同一直線上を延伸しており、
前記第1抵抗素子は、第1領域及び第2領域を有しており、
前記第2抵抗素子は、第3領域及び第4領域を有しており、
前記第1領域と前記第3領域は、前記保護素子に電気的に接続しており、
前記第2領域と前記第4領域は、電気的に互いに接続しており、
前記第1抵抗素子及び前記第2抵抗素子は、前記第1領域と前記第4領域が前記第2領域及び前記第3領域を挟んで互いに反対側に位置するように配置されている半導体装置。 - 請求項1に記載の半導体装置において、
前記バラスト抵抗を構成する前記複数の抵抗は、それぞれ前記第1抵抗素子及び前記第2抵抗素子を有している半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記保護素子はバイポーラトランジスタを有しており、前記第1の方向は、コレクタ、ベース、及びエミッタが並んでいる方向である半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記保護素子はMOSトランジスタを有しており、前記第1の方向は、前記MOSトランジスタのチャネル長方向である半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記保護素子はサイリスタを有しており、前記第1の方向は、前記サイリスタを構成する複数の拡散層が並んでいる方向である半導体装置。 - 請求項2に記載の半導体装置において、
前記複数の第1抵抗素子は、平面形状が互いに同一であり、前記複数の第2抵抗素子は、平面形状が互いに同一である半導体装置。 - 請求項6に記載の半導体装置において、
前記複数の第1抵抗素子及び前記複数の第2抵抗素子は、平面形状が互いに同一である半導体装置。 - 請求項2、6、及び7のいずれか一項に記載の半導体装置において、
前記複数の第1抵抗素子及び前記複数の第2抵抗素子は、同一層に位置している半導体装置。 - 請求項2、6〜8のいずれか一項に記載の半導体装置において、
前記第1の方向に直角な方向で見た場合、前記複数の第1抵抗素子及び前記複数の第2抵抗素子は、前記保護素子内で電流が流れる部分の内側に位置している半導体装置。
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