JPS60136359A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、静電破壊防止技術さらには入力保護回路に
適用して有効な技術に関するもので、例えばＭＯ３型半
導体集積回路における入力保護回路に利用して有効な技
術に関する。

［背景技術］ ＭＯ３型半導体集積回路装置では、入力端子に静電気な
どの過電圧が印加されることにより内部回路特に入力回
路を構成するＭＯＳＦＥＴ　（絶縁ゲート型電界効果ト
ランジスタ）のゲートが破壊され易い。

そこで本発明者は、第１図に示すようなレイアウト構成
の入力保護回路を、入力パッドＰｉと内部回路の入力バ
ッファＢｉとの間に設けて、第２図に示すように、入力
パッドＰｉと入力ＭＯ３ＦＥＴＱｉとの間に抵抗Ｒｉと
クランプＭＯ８ＦＥＴ　Ｑ　ｃを接続させることにより
静電破壊を防止する技術を開発した。

すなわち、この入力保護回路は、入力パッドＰｉに高電
圧が印加され、基板電位が浮き上がるとクランプＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｃがオンされて、グランド側に電
流が流されて電圧がクランプされる。

また、入力パッドＰｉに高電圧が印加されると、クラン
プＭＯ３ＦＥＴＱｃがそのゲート電圧の電界の影響で最
も耐圧の低くなるドレイン領域表面のネヤンネル部との
境界からブレイクダウン（いわゆるサーフェスブレイク
ダウン）を起こし、入力パッドＰｉから抵抗Ｒｉを通り
基板に向って電流が流れる。そのとき抵抗Ｒｉに生ずる
電圧降下によって、入力バッファＢｉを構成する入力Ｍ
Ｏ８Ｆ　Ｅ　Ｔ　Ｑ　ｉのゲ−１〜に印加される電圧を
引き下げて、Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ　ｉのゲート破壊
等を防止することができる。

さらに、上記入力保護回路は、抵抗Ｒｉが例えばＰ型半
導体基板の主面上に形成されたＮ型拡散層によって構成
されるため入力パッドＰ１から過度に注入された電荷を
、拡散層（抵抗）と基板とからなるＰＮ接合の降伏現象
により基板に吸収して静電破壊を防止する作用もなす。

ところが、第１図に示すようなレイアウト構成の入力保
護回路では、拡散抵抗Ｒｉにおける過電荷の吸収量を多
くするには、抵抗Ｒｉの面積を大きくしてやる必要があ
る。その場合、拡散層の長さを長くすることにより抵抗
Ｒｉの面積を増やすことができる。しかしながら、拡散
層を単に直線的に長く形成することにより面積を大きく
すると、入力パッドＰｉと入力バッファＢｉとの間隔が
広くされて、無駄なスペースが多くなってしまう。

一方、拡散抵抗Ｒ４の占有面積をそれほど大きくなくて
も全長を長くする方法として、拡散層を折り曲げて（蛇
行させて）配設することが考えられる。ところが、拡散
層を折り曲げると電流は直線的に流れようとする性質が
あるため、曲り角の部分で電荷の集中が起こり、局部的
にＰＮ接合が破壊されてリークが生じてしまうおそれが
あることが分かった。

［発明の目的］ この発明の目的は、半導体集積回路における入力保護回
路の占有面積を減少させ、しかも静電破壊耐圧を向上さ
せることができるような静電破壊防止技術を提供するこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明・細書の記述および添附図面から明かに
なるであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
に説明すれば、下記のとおりである。

すなわち、この発明は、入力保護用の抵抗を構成する拡
散層を複数本に分岐させ、かつ互いに並行に配設させる
ようにすることによって、電流集中を起こさない直線的
な形状を保ちつつ拡散抵抗の実質的な面積を大きくし、
これによって拡散抵抗部における過電荷の吸収量を増大
させて入力保護回路の占有面積を減少させ、かつ静電破
壊耐圧を向上させるという上記目的を達成するものであ
る。

以下この発明を実施例とともに詳細に説明する。

［実施例１］ 第３図は、本発明をＭＯ８集積回路の入力保護回路に適
用した場合の一実施例を示すものである。

この実施例では、入力保護用抵抗Ｒｉを構成する拡１１
Ｉ層２の一端に、入力パッドＰｉを構成するアルミニウ
ム層３と接続されるパッド接続部２ａが形成されている
。そして、このパッド接続部２ａから少し離れたところ
で拡散層２は、互いに平行な例えば、３本の分岐拡散層
２ｂ、２ｃ、２ｄに分かれるように形成されている。各
分岐拡散層２ｂ〜２ｄの他端は共通拡散層４に接続され
る。

また、上記共通拡散層４と適当な間隔をおいて拡散層５
が形成され、拡散層４と５との間の基板主面上には、絶
縁膜（図示省略）を介してポリシリコン層（多結晶シリ
コン層）６が形成されている。そして、このポリシリコ
ン層６と上記拡散層５が回路の接地電位のような電源電
圧Ｖｓｓに接続され、上記共通拡散Ｎ４が信号線として
のアルミニウム配線７に接続されている。

これによって、ポリシリコンＭ６をゲート電極とし、拡
散層４と５をそれぞれソース領域とドレイン領域とする
ＭＯＳＦＥＴが形成されている。

その結果、第２図に示す回路と同じように、入力パッド
Ｐｉと入力ＭＯ８ＦＥＴＱｉとの間に介挿された抵抗Ｒ
４とクランプＭ’０８ＦＥＴＱｃとからなる入力保護回
路が構成される。

上記入力保護回路においては、入力保護用抵抗Ｒｉを構
成する拡散層２が複数本（図面実施例では３本）に分岐
されている。そのため、拡散層２が一本である場合に比
べて基板との間に形成されるＰＮ接合の接合面積が大き
くされ、それだけ過電荷を吸収し易くなって静電破壊耐
圧が向上する。

また、接合面積が増加した分だけ、拡散層２の縦方向（
図面の上下方向）の長さを短くすることができる。これ
によって、入力パッドＰｉと入力バッファＢｉとの間の
スペースを狭くすることができ、高集積化が図れ、チッ
プサイズを低減させることができる。しかも、この場合
、分岐された各拡散層２ｂ〜２ｄは、略直線的な形状に
形成されているため、電流集中による局部的な接合破壊
も免れることができる。

［実施例２］ 次に、本発明の第２の実施例を第４図および第５図に示
す。

この実施例では、上記実施例と同様に１人力保護用抵抗
Ｒ４を構成する拡散層２が３本の拡散層２ｂ〜２ｄに分
岐され１分岐拡散層２ｂ〜２ｄの端部がクランプＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｃを構成する共通拡散層４に接続
されている。

加えて、この実施例では、上記各分岐拡散層２ｂ、２ｃ
、２ｄの間およびその両側部に適当な間隔をおいて、こ
れらと平行に同様な拡散層８ａ。

８ｂ、８ｃ、８ｄが形成されている。そして、これらの
拡散層２ａ〜２ｄと８ａ〜８ｄを略全面的に覆うように
アルミニウム層９が形成されているる。ただし、拡散層
８ａ〜８ｄのアルミ寄生ＭＯ３ＦＥＴＱａ側の端部は、
上記アルミニウム層９の一端から突出されており、この
突出部にアルミニウム配線１０が接続され、電源電圧Ｖ
ｓｓが印加されている。

第５図は、第４図における■−■線に沿った断面図を示
すもので、Ｐ型半導体基板ｌの主面上に。

互いに適当な間隔をおいてＮ型の拡散層８ａ、２ｂ、８
ｂ、２ｃ、８ｃ、２ｄ、８ｄが形成され、その上にアル
ミニウム層９が形成されている。このアルミニラｔｘｍ
９は、特に制限されないが、入力パッドＰｉを構成する
アルミニウム層３と一体的に形成されている。また、上
記各拡散層２ｂ〜２ｄ、８ａ−８ｄ間には、ｒ−ａ　ｃ
　ｏ　ｓと呼ばれる比較的厚い酸化膜１１が形成され、
互いに分離されている。

そのため、各拡散層２ｂ〜２ｄと８ａ〜８ｄ間には、ア
ルミニウム層９をゲート電極とし、酸化膜１１をグー１
〜絶縁膜とするような寄生ＭＯＳトランジスタが構成さ
れることになる。これによって、この実施例の入力保護
回路は、第６図に示すように、入力保護用抵抗Ｒｉとク
ランプＭＯ８ＦＥ　Ｔ　Ｑ　ｃの他に、アルミ寄生ＭＯ
ＳトランジスタＱａが接続された構成にされる。

このアルミ寄生ＭＯＳトランジスタＱａは、そのゲート
長やグー１〜絶縁膜の厚みが、回路を構成する入力ＭＯ
３ＦＥＴＱｉ等よりもずっと大きくされるので、グー１
−シきい値電圧も入力電圧より高くなる。しかして、こ
の寄生ＭＯＳトランジスタＱａのしきい値電圧は、それ
ほど極端に高くはならない。また、この寄生ＭＯ３＋−
ランジ入夕Ｑａは、ゲート幅が非常に広くなるので、入
力電圧よりも高い電圧が印加されてオン状態にされたと
き、拡散ＷＪ２ｂ〜２ｄから拡散層８８〜８ｄに向かっ
て充分に電流が流れ、その電流はアミニラ１１配線１０
を通ってグランドレ；引き抜かれる。

そのため、この実施例によれば、第１の実施例の入力保
護回路よりも更に静電破壊耐圧が向上される。しかも、
この第２の実施例の入力保護回路の占有面積は、第１の
実施例の回路の占有面積と全く同じ大きさにできる。そ
のため、回路全体の高集積化がｉｉＪ能となり、チップ
サイズの低減を図ることができる。

なお、上記第２の実施例では、入力保護用抵抗Ｒｉとク
ランプＭＯ８ＦＥＴＱｃとアルミ寄生ＭＯＳトランジス
タＱａとによって入力保護回路が構成されているが、ク
ランプＭＯ３ＦＥＴＱｃを省略し、入力保護用抵抗Ｒｉ
とアルミ寄生ＭＯ８１−ランジスタＱａのみによって入
力保護回路を構成することもできる。このようにすれば
、クランプＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｃの分だけ更に
入力保護回路の占有面積を減らし、チップサイズを低減
させることができる。

［効果］ （１）入力保護用の抵抗を構成する拡散層を複数本に分
岐させ、かつ互いに並行して配設させるようにすること
によって、電流集中を起こさない直線的な形状を保ちつ
つ拡散抵抗の実質的な面積を大きくし、これによって拡
散抵抗部における過電荷の吸収量を増大さるという作用
により、入力保護回路の占有面積を減少させ、かつ静電
破壊耐圧を向上させることができるという効果がある。

（２）入力保護用の抵抗を構成する拡散層が複数本に分
岐され、かつ互いに並行に配設されるようにされるとと
もに、分岐された各拡散抵抗間にそれぞれ拡散層が形成
され、かっこの拡散層が回路の一方の電源電圧端子に接
続さＪしるとともに、上記各拡散層を覆うように入力パ
ッドと一体に導電層が形成されているので、入力保護用
抵抗と同一の部分にアルミ寄生ＭＯ８Ｉ−ランジスタが
形成され、入力パッドとグランド間に接続されるという
作用により、占有面積を増大させることなく、更に静電
破壊耐圧を向上させることができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、入力パッドに接
続され、拡散抵抗と一体に構成される寄生ＭＯＳトラン
ジスタのゲート電極に相当するアルミニウム層は多結晶
シリコン等であってもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳ型の半導体集
積回路装置について説明したが、それに制限されるもの
でなく、その以外の入力保進を必要とする半導体集積回
路装置などにも適用できる。

【図面の簡単な説明】

第１図は、ＭＯ８型半導体集積回路装置における入力保
護回路のレイアラ１へ構成の一例を示す構成図、 第２図は、その回路構成を示す回路図、第３図は、本発
明に係る半導体集積回路装置における入力保護回路のレ
イアウト構成の一実施例を示す構成図、 第４図は、入力保護回路のレイアウト構成の他の実施例
を示す構成図、 第５図は、第４図における■−■線に沿った断面図、 第６図は、その回路構成を示す回路図である。 １・・・・半導体基板、２ａ〜２ｄ・・・・拡散層（拡
散抵抗）、３・・・・アルミニウムＷ（入力パッド）４
・・・・共通拡散層（クランプＭ　ＯＳ　Ｆ　Ｅ　Ｔソ
ース領域）、５・・・・拡散ＷＪ（クランプＭＯ３ＦＥ
Ｔトレイン領域）、６・・・・ポリシリコン層（クラン
プＭＯ８ＦＥＴゲート電極）、７・・・・アルミニウム
配線（信号線）、８ａ〜８ｄ・・・・拡散ＷＪ（寄生Ｍ
　ＯＳ’　Ｉ−ランジスタソース領域）、９・・・・ア
ルミニウム層（寄生ＭＯ３Ｉ−ランジスタゲート電極）
、１０・・・・アルミニウム配線、１１・・・・酸化膜
、Ｐｉ・・・・入力パッド、Ｒｉ・・・・入力保護用抵
抗、Ｑｃ・・・・クランプＭＯ３ＦＥＴ、Ｑａ・・・・
アルミ寄生ＭＯ３Ｉ−ランジスタ、Ｑｉ・・・・入力ト
ランジスタ、Ｂｉ・・・・入力バッファ。 第　１　図 第　２　図 第　４　図

Claims (1)

1. 【特許請求の範囲】 ■、入力端子と内部回路との間に少なくとも拡散層から
   なる入力保欝用の抵抗が介挿されてなる入力保護回路で
   あって、上記拡散層が複数本に分岐され、かつそれぞれ
   が略直線的な形状に形成されている入力保護用抵抗を有
   する入力保護回路を備えてなることを特徴とする半導体
   集積回路装置。 ２、上記入力保護用抵抗を構成する分岐された各拡散層
   間にそれぞれ拡散層が形成され、かつこの拡散層が回路
   の一方の電源電圧端子に接続されるとともに、上記各拡
   散層を覆うように入力パッドと一体に導電層が形成され
   ることにより構成された寄生ＭＯ８）ランジスタを有す
   るようにされた入力保護回路を備えてなることを特徴と
   する特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記入力保護用抵抗を構成する分岐された拡散層の
   一端に接続された拡散層が形成され、この拡散層をドレ
   イン領域とするクランプＭＯ３ＦＥＴが設けられてなる
   ことを特徴とする特許請求の範囲第１項もしくは第２項
   記載の半導体集積回路装置。