CN110168715B - 电子装置 - Google Patents

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Abstract

以往的电子装置的保护电路的耐电涌性差，难以将集成电路的外部连接端子直接连接至电子装置等的外部连接端子。本实施例的电子装置的保护电路具备：连接外部信号的外部连接端子(1)；连接外部连接端子(1)与保护电阻(3)的配线层(2)；保护内部电路不受从外部连接端子(1)输入的电涌或噪声的影响的保护电阻(3)；分割保护电阻(3)的狭缝(4、5、6、7、8、9、10)；通过利用狭缝(4、5、6、7、8、9、10)分割保护电阻(3)而构成的电流分散电阻(11、12、13、14、15、16、17、18)；以及连接至电流分散电阻(11、12、13、14、15、16、17、18)的MOS晶体管(19、20、21、22、23、24、25、26)。

Description

电子装置
技术领域
本发明涉及具有将保护电阻与多个半导体元件并联而构成的电涌保护电路的电子装置，尤其涉及具有最适于微细集成电路的电涌保护电路的电子装置。
背景技术
作为具有将保护电阻与多个半导体元件并联而构成的电涌保护电路的电子装置的例子，有专利文献1记载的技术。专利文献1揭示了如下内容：对连接至外部连接端子的多个MOS晶体管全部配置保护电阻，由此减少电流集中。此外，将保护电阻配置在MOS晶体管附近，使用来自外部连接端子的八木天线状配线将外部连接端子与保护电阻连接在一起。
现有技术文献
专利文献
专利文献1：日本专利特开2011-96897号公报
发明内容
发明要解决的问题
在传感器等小型电子装置中，会将集成电路的外部连接端子直接连接至电子装置的外部连接端子。在该情况下，集成电路的外部连接端子需要电子装置的外部连接端子所要求的耐电涌性。此外，电子装置的外部连接端子的耐电涌性高于集成电路所要求的耐电涌性。尤其是汽车用电子装置，与集成电路所要求的耐电涌性相比，要求100倍以上的能量耐量。结果，施加电涌时流至集成电路的电流的大小以及施加的时间变为以往的集成电路所要求的耐电涌性的10倍以上。
在获得这种较大耐电涌性的情况下，保护电阻的尺寸会大型化，MOS晶体管的尺寸及个数也会增加。于是，在保护电阻及MOS晶体管的尺寸变大的情况下，在将保护电阻配置在MOS晶体管附近的布局中，布局效率较差、芯片尺寸变大。此外，关于因施加电涌而发生的电流的电流集中导致破损的部位，不仅要考虑MOS晶体管，还须考虑配线。在配线的保护也作考虑的情况下，使用八木天线状配线从外部连接端子连接到保护电阻会导致配线长度变得长且细，因此难以增加配线的电流容量。此外，若要增加配线的电流容量，则配线会变粗、芯片尺寸会增加。专利文献1对于这些情况欠缺考量。
本发明是鉴于上述情况而成，其目的在于提供一种提高集成电路的外部连接端子的耐电涌性而不会大型化、可以将集成电路的外部连接端子直接连接至电子装置等的外部连接端子的电子装置。
解决问题的技术手段
为了解决上述问题，本发明将外部连接端子连接至保护电阻，将所述保护电阻连接至多个半导体元件并联而成的半导体设备，并对所述保护电阻配置狭缝或者连续的孔。
发明的效果
根据本发明，能够提供小型、耐电涌性高的电子装置。
附图说明
图1为第1实施例的电子装置的保护电路的构成。
图2为图1的A-A'截面。
图3为图1的B-B'截面。
图4为图1的C部的放大图。
图5为第1实施例的电子装置的保护电路的电路图。
图6为MOS晶体管19、20、21、22、23、24、25、26的电压电流特性。
图7为在保护电阻3上不设置狭缝的情况下的电子装置的保护电路的电路图。
图8为狭缝4、5、6、7、8、9、10的长度与保护电阻3的芯片尺寸的关系。
图9为狭缝4、5、6、7、8、9、10的长度与保护电阻3的容许损耗的关系。
图10为狭缝4、5、6、7、8、9、10的长度与保护电阻3的电阻值的关系。
图11为狭缝4、5、6、7、8、9、10的长度与电流分散电阻11、12、13、14、15、16、17、18的电阻值的关系。
图12为第2实施例的电子装置的保护电路的电路图。
图13为第3实施例的电子装置的保护电路的电路图。
图14为第4实施例的电子装置的保护电路的电路图。
图15为第5实施例的电子装置的保护电路的构成。
图16为图15的C部的放大图。
图17为图15的D部的放大图。
图18为第5实施例的电子装置的保护电路的电路图。
图19为第6实施例的电子装置的保护电路的构成。
图20为第7实施例的电子装置的保护电路的构成。
图21为第8实施例的电子装置的保护电路的构成。
图22为第9实施例的电子装置的保护电路的构成。
图23为第10实施例的电子装置的保护电路的构成。
图24为第11实施例的电子装置的保护电路的构成。
图25为第12实施例的电子装置的保护电路的构成。
图26为第13实施例的电子装置的保护电路的构成。
图27为第13实施例的电子装置的保护电路的电路图。
图28为第14实施例的电子装置的保护电路的构成。
具体实施方式
下面，参考附图，对本发明的实施方式进行说明。再者，只要不发生矛盾，各实施例可以进行组合。
[第1实施例]
首先，利用图1～11，对作为本发明的第1实施例的电子装置进行说明。
如图1所示，本实施例的电子装置的保护电路具备半导体设备。半导体设备具备：外部连接端子1，其与外部信号连接；配线层2，其连接外部连接端子1与保护电阻3；保护电阻3，其保护内部电路不受从外部连接端子1输入的电涌或噪声的影响；狭缝4～10，它们分割保护电阻3；电流分散电阻11～18，它们是通过利用狭缝4～10分割保护电阻3而构成；以及MOS晶体管19～26，它们连接至电流分散电阻11～18。MOS晶体管19～26是并联在一起的多个半导体元件。该半导体设备用于控制半导体装置的内部或外部的传感器或执行器。
如图2所示，保护电阻3经由触点27与配线层2连接。保护电阻3设置在硅基板29上设置的氧化膜28上。保护电阻3通过为绝缘膜的氧化膜28与硅基板29绝缘。由此，针对施加至外部连接端子1的正电位及负电位的电涌而确保了绝缘性。保护电阻3可以使用多晶硅膜、金属膜、金属硅化物膜等。此外，也可为通孔等，并不限定于触点27。
如图3所示，保护电阻3被狭缝4～10分割，构成电流分散电阻11～18。
使用图4，对MOS晶体管19、20的详情进行说明。再者，MOS晶体管21～26也是与MOS晶体管19、20同样的构成。MOS晶体管19通过配置在扩散层36的栅电极38而构成源极37和漏极39。源极37连接至接地。漏极39经由配线层34、触点30、31连接至电流分散电阻11。MOS晶体管20通过配置在扩散层43的栅电极41而构成源极40和漏极42。源极40连接至接地。漏极42经由配线层35、触点32、33连接至电流分散电阻12。
通过像图1、2、3、4所示那样构成保护电路，本实施例的保护电路的电路图像图5那样表示。也就是说，从外部连接端子1输入的电流(电压)连接至分割保护电阻3而构成的电流分散电阻11～18。电流分散电阻11、12、13、14、15、16、17、18连接至各MOS晶体管19、20、21、22、23、24、25、26。MOS晶体管19～26通过对栅电极施加信号来驱动外部连接端子1。
接着，对本实施例的第1效果进行说明。
如图6所示，MOS晶体管19～26表现出当增加漏极电压时漏极电流剧增的击穿特性。此处，在MOS晶体管19～26的工艺尺寸较大的情况下，像图6的虚线所示那样呈齐纳特性。另一方面，在MOS晶体管19～26的工艺尺寸较小(微细工艺)的情况下，像图6的实线所示那样呈骤回特性。此处，骤回特性存在每一MOS晶体管的偏差较大这一问题。
此处，图7表示在保护电阻3上不设置狭缝的现有结构的情况下的电子装置的保护电路。考虑浪涌电压施加到该现有结构中的外部连接端子1的情况。当电涌施加至外部连接端子1时，MOS晶体管19～26的漏极电压上升，最容易骤回的MOS晶体管首先骤回。结果，MOS晶体管19～26的漏极电压降低，因此，首先骤回的MOS晶体管变为已骤回的状态，其他MOS晶体管不再骤回。结果，电流集中流至首先骤回的MOS晶体管，首先骤回的MOS晶体管的连接配线发生损伤。
该现象在施加至外部连接端子1的浪涌电压的上升速度较慢的情况下表现得比较明显。其原因在于，即便MOS晶体管的漏极电压达到了骤回的电压，到MOS晶体管骤回为止也需要时间。也就是说，在浪涌电压的上升速度较快、浪涌电压的上升时间比到MOS晶体管实际地骤回为止的时间短的情况下，在某一MOS晶体管的漏极电压达到骤回的电压之后，其他MOS晶体管会上升直至骤回为止。即，在到某一MOS晶体管的漏极电压骤回为止的延迟时间内，其他MOS晶体管也会骤回。但在浪涌电压的上升速度较慢的情况下，当某一MOS晶体管首先骤回时，其他MOS晶体管的漏极电压不会上升到骤回的电压，因此电流集中于首先骤回的MOS晶体管。
在将集成电路的外部连接端子直接连接到电子装置等的外部连接端子的情况下，施加至外部连接端子1的浪涌电压的上升速度会因配线带来的电抗、对外部连接端子附加的电容器或者有意附加的电容器等而变慢。也就是说，在将集成电路的外部连接端子直接连接至电子装置等的外部连接端子的情况下，须考虑浪涌电压的上升速度变慢、保护电路的耐量变小这一情况。
接着，考虑电涌施加到本实施例的保护电路的外部连接端子1的情况。在本实施例的保护电路中，当电涌被施加至外部连接端子1时，MOS晶体管19～26的漏极电压上升，最容易骤回的MOS晶体管首先骤回。但是，首先骤回的MOS晶体管的漏极电流因电流分散电阻11～18而受到限制。因此，能够防止首先骤回的MOS晶体管的连接配线发生损伤。
此外，即便在首先骤回的MOS晶体管已骤回的状态下，随着流至首先骤回的MOS晶体管的电流的上升，电流也会流至与首先骤回的MOS晶体管连接的电流分散电阻，外部连接端子1的电压上升电流分散电阻与流至它的电流的积程度。结果，其他MOS晶体管的漏极电压也上升而依序骤回。通过如此进行动作，利用电流分散电阻11～18和MOS晶体管19～26来均等地消耗施加到外部连接端子1的电涌的电涌能量。结果，能够减小电流分散电阻11～18和MOS晶体管19～26中的损耗，因此能够实现保护电路的小型化。
此外，通过利用电流分散电阻11～18来限制流至MOS晶体管19～26的电流，能够消除去往MOS晶体管19～26的连接配线的损伤。
也就是说，通过接入电流分散电阻，即便在浪涌电压的上升较慢的情况下也会抑制骤回造成的电流集中，使得电流均等地流至各MOS晶体管19～26。
接着，对本实施例的第2效果进行说明。
在本实施例的保护电路中，在保护电阻3上设置狭缝4～10，构成电流分散电阻11～18。根据本构成，外部连接端子1、保护电阻3、MOS晶体管19～26以最短距离相连接。于是，连接它们之间的配线层2、34、35较短，配线宽度也能较宽。结果，能够增加配线层2、34、35的电流容量，从而能够降低施加至外部连接端子1的浪涌电压造成的配线损伤。此外，能够容易地使狭缝4～10与MOS晶体管19～26的布局间距一致。据此也能提高电流分散电阻11～18与MOS晶体管19～26的连接性，从而能够实现芯片尺寸的小型化和配线层34、35的电流容量的提高。
接着，对本实施例的第3效果进行说明。
图8为狭缝4～10的长度与保护电阻3的尺寸的关系。即便加长狭缝4～10，保护电阻3的芯片尺寸也不变。
图9为狭缝4～10的长度与保护电阻3的容许损耗的关系。保护电阻3的容许损耗由保护电阻3的平面面积决定。保护电阻3的平面面积减少与狭缝4～10相应的量。但该量极小，因此，即便加长狭缝4～10，保护电阻3的容许损耗也几乎不变。
图10为狭缝4～10的长度与保护电阻3的电阻值的关系。保护电阻3的电阻值由保护电阻3的电阻率、宽度、长度决定。保护电阻3的宽度减少与狭缝4～10相应的量。但该量极小，因此保护电阻3的电阻值几乎不变。
图11为狭缝4～10的长度与电流分散电阻11～18的电阻值的关系。加长狭缝4～10会使得电流分散电阻11～18的电阻值成比例地增加。也就是说，通过加长狭缝4～10，能在不改变保护电阻3的尺寸、容许损耗、电阻值等设计值的情况下实现高电阻值的电流分散电阻11～18。也就是说，通过加长狭缝4～10，能够容易地提高电流分散电阻11～18的电阻值。通过提高电流分散电阻11～18的电阻值，能够限制流至电流分散电阻11～18及MOS晶体管19～26的电流。结果，能够消除去往MOS晶体管19～26的连接配线的损伤。再者，关于本效果，通过沿电流的通电方向配置狭缝4～10，能使对于保护电阻3的面积的效果达到最大，所以更为优选，但不限于此。其原因在于，假设在沿倾斜方向延伸狭缝4～10的情况下，狭缝会碰到保护电阻3的侧端部，狭缝长度相对于通电方向而言受到限制。换句话说就是，即便在沿倾斜方向延伸狭缝4～10的情况下，虽然效果会降低，但还是有效果。
接着，对本实施例的第4效果进行说明。
在本实施例的保护电路中，能够减小从外部连接端子1经由电流分散电阻11、MOS晶体管19通到接地为止的电阻值、从外部连接端子1经由电流分散电阻12、MOS晶体管20通到接地为止的电阻值、从外部连接端子1经由电流分散电阻13、MOS晶体管21通到接地为止的电阻值、从外部连接端子1经由电流分散电阻14、MOS晶体管22通到接地为止的电阻值、从外部连接端子1经由电流分散电阻15、MOS晶体管23通到接地为止的电阻值、从外部连接端子1经由电流分散电阻16、MOS晶体管24通到接地为止的电阻值、从外部连接端子1经由电流分散电阻17、MOS晶体管25通到接地为止的电阻值、以及从外部连接端子1经由电流分散电阻18、MOS晶体管26通到接地为止的电阻值的偏差。在设置有狭缝的情况下，从外部连接端子1起到MOS晶体管19～26为止的电阻值由电流分散电阻11～18的电阻值决定，而在没有狭缝的情况下，从设置在端部的MOS晶体管19起到外部连接端子1为止的电阻值变得最小的路径与从配置在中央部的MOS晶体管22起到外部连接端子1为止的电阻值变得最小的路径不一样，该路径的差成为电阻值的偏差。因而，本实施例与没有狭缝的情况相比，能够减小从外部连接端子1经由电流分散电阻、MOS晶体管通到接地为止的电阻值的偏差。结果，能使在保护电阻3中流通的电流变得均匀、降低在保护电阻3中流通的电流的电流集中、增加保护电阻3的容许损耗、减小芯片尺寸。
[第2实施例]
接着，利用图12，对作为本发明的第2实施例的电子装置进行说明。再者，对于与第1实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第1实施例的电子装置相同，但对MOS晶体管19～26进行了二极管连接而配置了MOS二极管44～51。在该情况下，也能获得与第1实施例的电子装置相同的效果。此外，在本实施例中，可以将外部连接端子1用作输入端子。
[第3实施例]
接着，利用图13，对作为本发明的第3实施例的电子装置进行说明。再者，对于与第1实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第1实施例的电子装置相同，但将MOS晶体管19～26替换成了双极晶体管52～59。在该情况下，也能获得与第1实施例的电子装置相同的效果。此外，通过配置双极晶体管52～59，能够降低晶体管的偏差，使得浪涌电流容易均等地流至各晶体管，从而能将芯片尺寸小型化。
[第4实施例]
接着，利用图14，对作为本发明的第4实施例的电子装置进行说明。再者，对于与第1实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第1实施例的电子装置相同，但将MOS晶体管19～26替换成了二极管60～67。在该情况下，也能获得与第1实施例的电子装置同样的效果。
[第5实施例]
接着，利用图15、16、18，对作为本发明的第5实施例的电子装置进行说明。再者，对于与第1实施例同样的构成省略说明。
本实施例的电子装置的保护电路与第1实施例基本相同，但加入了以下变更。首先，缩短了保护电阻3上配置的狭缝。在本实施例中，在保护电阻3上设置有比保护电阻3的长度短的狭缝69～75。由此，在保护电阻3中构成了电阻68和电流分散电阻76～83。
接着，使用图18，对本实施例的保护电路的电路图进行说明。外部连接端子1与保护电阻3的由外部连接端子1侧那一部分构成的电阻68连接。电阻68与分割保护电阻3而构成的电流分散电阻76～83连接。并且，电流分散电阻76～83连接至MOS晶体管对84～91。通过对MOS晶体管对84～91的栅电极施加信号，外部连接端子1受到驱动。
接着，对在保护电阻3中构成有电阻68和电流分散电阻76～83所带来的效果进行说明。
因施加至外部连接端子1的浪涌电压而流通的保护电阻3的电流有从外部连接端子1向MOS晶体管对84～91直线流通的倾向。尤其是在外部连接端子1的附近，该倾向较大。结果，若像第1实施例那样外部连接端子1与狭缝4～10的距离较短，则有浪涌电压引起的电流集中至保护电阻14、15的倾向。为了降低该倾向，也有加长外部连接端子1与保护电阻3的距离的方法。但在该情况下，配线层2会变长、配线层2的电流容量会降低。此外，芯片尺寸也会增大。
因此，在本实施例中，使狭缝69～75短于保护电阻3。在本实施例中，仅延伸至保护电阻3的中间，由此，在保护电阻3中进一步配置有电阻68。通过配置电阻68，无须变更保护电阻3或配线层2的大小便能确保外部连接端子1到电流分散电阻76～83的距离。通过电抗以及发热带来的电阻上升等效应，能使在电阻68中流通的电流变得均匀，去往电流分散电阻76～83的电流也能均匀地流通。结果，能使浪涌电流在保护电阻3中均匀地流通。再者，虽然以中间为例进行了叙述，但并不限于此。即，通过将延伸设为到保护电阻3的中途为止，可以进一步配置电阻68。
缩短狭缝69～75使得电流分散电阻76～83的电阻值变小，而为了防止配线的损伤，只要配线的电流容量比由浪涌电压的最大值和电流分散电阻76～83的电阻值决定的电流值高即可，该条件即便是缩短狭缝69～75也能充分成立。另外，该效果在以从与MOS晶体管对84～91连接的连接端侧起延伸的方式配置狭缝69～75的情况下能达到最大。其原因在于，假设在使狭缝69～75略微离开与MOS晶体管对84～91连接的连接端侧的情况下，该离开的间隙中会产生电阻分量，该电阻分量的影响会使实质性的电流分散电阻76～83的电阻值降低。
此外，在本实施例中，如图16和图18所示，将MOS晶体管19～26替换成了MOS晶体管对84～91。
使用图16，对MOS晶体管对84、85的详情进行说明。再者，MOS晶体管对86～91也是与MOS晶体管对84、85同样的构成。
MOS晶体管对84在扩散层98配置栅电极100、102而构成源极99、103和漏极101。源极99、103连接至接地。漏极101经由配线层96、触点92、93连接至电流分散电阻76。
MOS晶体管对85在扩散层98配置栅电极104、106而构成源极103、107和漏极105。源极103、107连接至接地。漏极105经由配线层97、触点94、95连接至电流分散电阻77。
对设为这种MOS晶体管对的效果进行说明。
通过共用相邻的MOS晶体管的源极区域或漏极区域，能够谋求芯片尺寸的小型化。此外，无须对各MOS晶体管单独设置扩散层，利用1个扩散层98便能配置多个MOS晶体管，据此也能使芯片尺寸小型化。即便像本实施例这样对各电流分散电阻76～83连接2个MOS晶体管，浪涌电流的最大值也是由浪涌电压的最大值和电流分散电阻76～83的电阻值决定。也就是说，即便对各电流分散电阻76～83连接多个MOS晶体管，浪涌电流的最大值也几乎不变，因此能够防止配线的损伤。
[狭缝形状的改良例]
接着，使用图17，对第1实施例至第5实施例中叙述过的狭缝75的顶端形状的改良例进行说明。狭缝75的顶端设为像图17所示那样倒角而成的形状。通过像这样将狭缝的顶端形状倒圆，使得电涌施加中流通的电涌施加电流平滑地流通，能够抑制顶端部分的发热。
[第6实施例]
接着，利用图19，对作为本发明的第6实施例的电子装置进行说明。再者，图19为第6实施例的电子装置的保护电路的构成。另外，对于与第5实施例同样的结构省略说明。
本实施例的电子装置的保护电路基本上与第5实施例的电子装置相同，但缩短了保护电阻3的侧端部侧的狭缝69、75、加长了保护电阻3的中央部的狭缝71、72、73。换句话说，侧端部侧的狭缝构成得比中心侧的狭缝短。由此，减小侧端部侧的电流分散电阻的电阻值，使得浪涌电流更容易流至保护电阻3的侧端部。在外部连接端子1位于中心侧的情况下，浪涌电流有直线前进倾向，因此有难以流至侧端部侧的倾向。根据本实施例，由于减小了距外部连接端子1较远(处于侧端部侧)的电流分散电阻的电阻，因此浪涌电流能够更均等地在保护电阻3中流通。
[第7实施例]
接着，利用图20，对作为本发明的第7实施例的电子装置进行说明。另外，图20为第7实施例的电子装置的保护电路的构成。另外，对于与第5、第6实施例同样的结构省略说明。
本实施例的电子装置的保护电路基本上与第5实施例的电子装置相同，但呈外部连接端子1偏左侧的构成。并且，缩短了保护电阻3的侧端部的狭缝75、加长了距外部连接端子1较近的狭缝69、70、71。由此，浪涌电流更容易流至保护电阻3的右侧。根据本实施例，由于减小了距外部连接端子1较远(处于右侧端部侧)的电流分散电阻的电阻，因此浪涌电流能够更均等地在保护电阻3中流通。结果，即便外部连接端子1偏左侧，浪涌电流也能更均等地在保护电阻3的内部流通。外部端子1设置在右侧的情况也是一样的。
[第8实施例]
利用图21，对作为本发明的第8实施例的电子装置进行说明。另外，对于与第5实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第5实施例的电子装置相同，但使狭缝69～75离开了与MOS晶体管对84～91连接的连接端。在这种情况下，本保护电路的等效电路也与第5实施例中展示过的图18的电路图相同。也就是说，与第5实施例一样，施加有浪涌电压时流通的浪涌电流能够更均等地在保护电阻3的内部流通，而且能够防止因施加有浪涌电压时流通的浪涌电流而导致去往MOS晶体管对84～91的连接配线发生损伤。
[第9实施例]
利用图22，对作为本发明的第9实施例的电子装置进行说明。再者，对于与第5实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第5实施例的电子装置相同，但去掉了狭缝69、71、73、75而减少了狭缝的条数。在这种情况下，也能限制施加有浪涌电压时流至MOS晶体管对84～91的电流。结果，能够防止因施加有浪涌电压时流通的浪涌电流而导致去往MOS晶体管对84～91的连接配线发生损伤。也就是说，通过利用狭缝70、72、74来分割为MOS晶体管对84、85的连接部位、MOS晶体管对86、87的连接部位、MOS晶体管对88、89的连接部位以及MOS晶体管对90、91的连接部位，能够限制施加有浪涌电压时流至MOS晶体管对84～91的电流。再换句话说，利用狭缝70、72、74对保护电阻3进行分割而构成多个电流分散电阻，并将该电流分散电阻连接至MOS晶体管对84、85、MOS晶体管对86、87、MOS晶体管对88、89以及MOS晶体管对90、91。由此，能够限制施加有浪涌电压时流至MOS晶体管对84～91的电流。结果，能够防止因施加有浪涌电压时流通的浪涌电流而导致去往MOS晶体管对84～91的连接配线发生损伤。
[第10实施例]
接着，利用图23，对作为本发明的第10实施例的电子装置进行说明。另外，对于与第5实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第5实施例的电子装置相同，但将狭缝69～75替换成了连续的孔的列108～114。在这种情况下，本保护电路的等效电路也与第5实施例中展示过的图18的电路图相同。
[第11实施例]
接着，利用图24，对作为本发明的第11实施例的电子装置进行说明。另外，对于与第5实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第5实施例的电子装置相同，但将狭缝69～75替换成了沿倾斜方向配置的狭缝115～130。在这种情况下，本保护电路的等效电路也与第5实施例中展示过的图18的电路图相同。
[第12实施例]
接着，利用图25，对作为本发明的第12实施例的电子装置进行说明。另外，对于与第11实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第11实施例的电子装置相同，但将狭缝115～130替换成了山形狭缝131～142。在这种情况下，本保护电路的等效电路也与第5实施例中展示过的图18的电路图相同。
[第13实施例]
接着，利用图26、27，对作为本发明的第13实施例的电子装置进行说明。另外，对于与第5实施例同样的构成省略说明。
本实施例的电子装置的保护电路基本上与第5实施例的电子装置相同，但追加了配线层143、配置了电容器144、连接到了AD转换器等内部电路145。
在本实施例中，可以通过电阻68和电容器144来构成滤波器。通过配置滤波器，可以利用该滤波器使从外部连接端子1进来的浪涌电压、高频噪声衰减，从而能够谋求内部电路145的稳定化。也就是说，在本实施例中，通过共用电阻68作为用于实现浪涌电压保护和达成滤波功能的电阻，能使芯片尺寸小型化。
如前文所述，保护电阻3通过氧化膜28而与硅基板29绝缘。结果，针对施加至外部连接端子1的正电位及负电位的电涌而确保了绝缘性。因此，即便电源电压以上或者接地电压以下的电压被输入到外部连接端子1，本实施例的滤波器也会维持平均值。也就是说，即便电涌等高电压被施加到外部连接端子1，本实施例的滤波器也能正常动作。
此外，在从配线层143将信号导入到内部电路145的情况下，电阻68以串联方式接入外部连接端子1与内部电路145之间，电流分散电阻76～83与MOS晶体管对84～91的串联电路以并联方式接入接地。因此，配线层143的信号也就是去往内部电路145的输入信号受到由电阻68、电流分散电阻76～83以及MOS晶体管对84～91构成的电涌保护电路的保护。尤其是通过接入电阻68，能够获得更高的浪涌电压的衰减效果，从而能够更好地保护不耐浪涌电压的内部电路145。结果，能够防止浪涌电压造成的内部电路145的破坏或误动作，因此能够提供可靠性更高的电子装置。
[第14实施例]
接着，利用图28，对作为本发明的第14实施例的电子装置进行说明。另外，图28为第14实施例的电子装置的保护电路的构成。
本实施例的电子装置的保护电路基本上与第1实施例的电子装置相同，但追加了配线层145。本保护电路的等效电路与第13实施例中展示过的图27的电路图基本相同，因此与第13实施例一样，施加有浪涌电压时流通的浪涌电流能够更均等地在保护电阻3的内部流通，而且能够防止因施加有浪涌电压时流通的浪涌电流而导致去往MOS晶体管19～26的连接配线发生损伤。此外，通过附加配线层146，能够等效地实现电阻68，因此可以通过连接电容器144来构成滤波器。通过配置滤波器，可以利用该滤波器使从外部连接端子1进来的浪涌电压、高频噪声衰减。结果，能够防止浪涌电压造成的内部电路145的破坏或误动作，因此能够提供可靠性更高的电子装置。
在上述的一些实施例中，以狭缝为例对保护电阻上形成的图案部进行了说明，但槽也会取得同样的效果。同样地，以连续的孔为例对保护电阻上形成的图案部进行了说明，但连续的凹部也会取得同样的效果。此外，这些图案部不限定于在成膜后通过蚀刻等来形成的构成，当然也包括通过遮蔽而在成膜时形成等的其他构成。
符号说明
1外部连接端子、2配线层、3保护电阻、4狭缝、5狭缝、6狭缝、7狭缝、8狭缝、9狭缝、10狭缝、11电流分散电阻、12电流分散电阻、13电流分散电阻、14电流分散电阻、15电流分散电阻、16电流分散电阻、17电流分散电阻、18电流分散电阻、19 MOS晶体管、20 MOS晶体管、21 MOS晶体管、22 MOS晶体管、23 MOS晶体管、24 MOS晶体管、25 MOS晶体管、26 MOS晶体管、27触点、28氧化膜、29硅基板、30触点、31触点、32触点、33触点、34配线层、35配线层、36扩散层、37源极、38栅电极、39漏极、40源极、41栅电极、42漏极、43扩散层、44 MOS二极管、45MOS二极管、46 MOS二极管、47MOS二极管、48 MOS二极管、49 MOS二极管、50 MOS二极管、51MOS二极管、52双极晶体管、53双极晶体管、54双极晶体管、55双极晶体管、56双极晶体管、57双极晶体管、58双极晶体管、59双极晶体管、60二极管、61二极管、62二极管、63二极管、64二极管、65二极管、66二极管、67二极管、68电阻、69狭缝、70狭缝、71狭缝、72狭缝、73狭缝、74狭缝、75狭缝、76电流分散电阻、77电流分散电阻、78电流分散电阻、79电流分散电阻、80电流分散电阻、81电流分散电阻、82电流分散电阻、83电流分散电阻、84 MOS晶体管对、85 MOS晶体管对、86 MOS晶体管对、87 MOS晶体管对、88 MOS晶体管对、89 MOS晶体管对、90 MOS晶体管对、91 MOS晶体管对、92触点、93触点、94触点、95触点、96配线层、97配线层、98扩散层、99源极、100栅电极、101漏极、102栅电极、103源极、104栅电极、105漏极、106栅电极、107源极、108连续的孔的列、109连续的孔的列、110连续的孔的列、111连续的孔的列、112连续的孔的列、113连续的孔的列、114连续的孔的列、115狭缝、116狭缝、117狭缝、118狭缝、119狭缝、120狭缝、121狭缝、122狭缝、123狭缝、124狭缝、125狭缝、126狭缝、127狭缝、128狭缝、129狭缝、130狭缝、131狭缝、132狭缝、133狭缝、134狭缝、135狭缝、136狭缝、137狭缝、138狭缝、139狭缝、140狭缝、141狭缝、142狭缝、143配线层、144电容器、145内部电路、146配线层。

Claims (13)

1.一种电子装置，其具有半导体设备，所述半导体设备具备：外部连接端子；保护电阻，其连接至所述外部连接端子；以及多个半导体元件，它们连接至所述保护电阻，所述多个半导体元件并联在一起，该电子装置的特征在于，
所述保护电阻具有由狭缝、槽、连续的孔、连续的凹部中的至少任一方形成的图案部，
所述保护电阻被所述图案部分割而构成多个电流分散电阻，
所述多个半导体元件分别与所述多个电流分散电阻连接，
在所述电流分散电阻上设置电性连接部。
2.根据权利要求1所述的电子装置，其特征在于，
所述图案部以沿着所述保护电阻中流通的电流的通电方向的方式设置。
3.根据权利要求2所述的电子装置，其特征在于，
所述图案部形成为从所述保护电阻的与所述多个半导体元件连接的连接端侧延伸。
4.根据权利要求3所述的电子装置，其特征在于，
所述图案部形成为延伸到所述保护电阻的中途为止。
5.根据权利要求1至4中任一项所述的电子装置，其特征在于，
所述图案部具有多个狭缝、多个槽、多个连续的孔、多个连续的凹部中的至少任一方。
6.根据权利要求5所述的电子装置，其特征在于，
所述图案部形成为接近所述保护电阻的侧端部的所述图案部较短。
7.根据权利要求5所述的电子装置，其特征在于，
所述图案部形成为所述保护电阻的接近所述外部连接端子的所述图案部较长。
8.根据权利要求5所述的电子装置，其特征在于，
所述狭缝为对端部进行了倒角的形状。
9.根据权利要求5所述的电子装置，其特征在于，
所述图案部以将所述多个半导体元件与所述保护电阻的连接部位分割为多个的方式配置有所述多个狭缝、所述多个槽、所述多个连续的孔、所述多个连续的凹部中的至少任一方。
10.根据权利要求1所述的电子装置，其特征在于，
所述多个半导体元件为具有击穿特性的半导体元件。
11.根据权利要求10所述的电子装置，其特征在于，
所述多个半导体元件为MOS晶体管、双极晶体管、或二极管。
12.根据权利要求1所述的电子装置，其特征在于，
从所述电性连接部导出电信号并向内部电路导出电信号。
13.根据权利要求1所述的电子装置，其特征在于，
从所述电性连接部导出电信号，与电容器连接在一起。
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