具体实施方式
根据本发明的优选实施例的半导体集成电路(IC)器件,MOS晶体管用作晶体管,其源极和漏极串联连接到电阻元件。m个MOS晶体管连接到n个电阻元件的每一个,最好这n×m个MOS晶体管布置在同一个扩散层区域中。或者,由分别连接到n个电阻元件的每m个MOS晶体管构成的n组MOS晶体管可以布置在不同扩散层区域中。另外,所有n个电阻元件的电阻值应当相同,并且所有m个MOS晶体管应当具有相同的布局尺寸。
在这些条件下,如果m个MOS晶体管中的每一个具有相同的栅极宽度,则栅极宽度应当满足下面的公式(1)、(1’)、(2’)和(3)。
Wx×Idg×Rt+Vsp>Vesd...(1)
Wx=W1×N......(1’)
m×W1×Idg×Rt+Vsp>Vesd...(2’)
Wx×Rt>Wesd×Resd...(3)
这里,
Wx:当施加浪涌电流时,一起进行双极型操作的MOS晶体管的总栅极宽度;
W1:每个MOS晶体管的栅极宽度;
N:进行双极型操作的MOS晶体管的数量(1≤N≤m);
Idg:对于每个MOS晶体管的栅极宽度的击穿电流值;
Rt:MOS晶体管的电阻(从MOS晶体管的源极焊盘到漏极焊盘的路径中的总电阻);
Vsp:在进行双极型操作的MOS晶体管中的快恢复电压;
Vesd:静电保护电路耗散浪涌电流要求的最大电压;
Wesd:在静电保护电路中的MOS晶体管的栅极宽度(如果多个MOS晶体管并联连接到稳流电阻,则为总栅极宽度);以及
Resd:静电保护电路的稳流电阻的电阻值。
下文中,将参考附图具体介绍本发明的实施例的半导体IC器件。图1示出了采用本发明的半导体集成电路的一部分的框图。在本实施例中,静电放电(ESD)电路2并联连接到内部电路1,内部电路1连接到信号输入/输出焊盘(I/O焊盘)P1和接地焊盘(GND焊盘)P2。在根据本发明的半导体IC器件中,输入/输出焊盘用来接受浪涌电流,并且由电源焊盘和用来输入/输出各种信号的焊盘形成,代替I/O焊盘和GND焊盘。在内部电路1中提供的匹配电路3在连接在两个焊盘P1和P2之间的外部电路(未示出)与内部电路1之间实现阻抗匹配。
例如,如图3A所示,在ESD电路2中稳流电阻R1和MOS晶体管M1串联连接。或者,如在日本未决专利申请公开No.2001-110995中公开的,ESD电路2包括多个MOS晶体管,其中漏极连接到两个焊盘,源极选择性地共享。而且,可以使用各种半导体器件,例如,双极型晶体管和二极管。在第一实施例中,如图3B的剖面图所示,N型MOS晶体管M1包括具有在P型阱W中形成的N型杂质扩散层的栅极G、源极S、漏极D和沟道停止层CS。稳流电阻R1连接到MOS晶体管M1的漏极D和I/O焊盘P1。MOS晶体管M1的源极S接地,即,连接到GND焊盘P2。
参考图3C,示出了浪涌电流与漏极电压之间的关系,当加在两个焊盘P1和P2之间的浪涌电流增加从而达到预定电压时,由于在漏极D与P型阱W之间的PN结发生反向偏置引起雪崩击穿,从而流过击穿电流。当浪涌电流进一步增加从而达到电压Vt时,源极S与P型阱W之间的PN结发生正向偏置,从而寄生双极型晶体管Bi导通。这允许快恢复电流从漏极D流到源极S,由此漏极电压下降,并出现快恢复。这样,由快恢复引起的漏极电压下降抑制了加到内部电路1的浪涌电流,由此保护内部电路1。
图4示出了匹配电路3的电路图。如图1所示,在连接在两个焊盘P1和P2之间的内部电路1的输入/输出侧提供匹配电路3,两个焊盘P1和P2连接到ESD电路2。匹配电路3包括一端连接到I/O焊盘P1的n(n是大于等于2的整数)个电阻元件R11到R14,和与每个电阻元件R11到R14的另一端串联连接的m(m是大于等于2的整数)个彼此并联连接的N型MOS晶体管。即,在匹配电路3中提供m×n个N型MOS晶体管。在第一实施例中,n和m的值分别设为4和2。在相同的制造标准下形成八个(4×2)MOS晶体管M11到M18。特别是,在所有MOS晶体管中栅极宽度相同,从而实现简单的设计,如在后面将要介绍的。在MOS晶体管M11到M18中,它们中每两个的漏极分别连接到电阻元件R11到R14,而其所有源极连接到GND焊盘P2。栅极连接到匹配调节器31。根据匹配调节器31的控制将需要的信号选择性地输入到MOS晶体管M11到M18的栅极,从而选中的MOS晶体管进行ON操作。
图5示出了匹配电路3中的布局平面图。在元件区(扩散层区)11平行放置八个(=m×n=4×2)栅极G,由包括在半导体IC器件中的半导体衬底的元件隔离区隔离。而且,N型杂质扩散层布置在夹着每个栅极G的元件区中,从而提供源极S和漏极D。因此,在八个MOS晶体管M11到M18中,相邻的MOS晶体管共享公共源极S或漏极D。此外,通过光刻高电阻材料,例如,多晶硅,形成的四(n)个电阻元件R11到R14布置在与元件区11相邻的区域中。电阻元件R11到R14的每一个的一端通过上布线12连接到I/O焊盘P1。而且,由八个MOS晶体管M11到M18中每两个相邻的晶体管共享的漏极分别通过上布线13连接到四个电阻元件的另一端。此外,八个MOS晶体管M11到M18中每一个的源极通过上布线14连接到GND焊盘P2,每个栅极G通过上布线(未示出)连接到匹配调节器31。
对于该布置,如图1所示,匹配电路3与连接在I/O焊盘P1与GND焊盘P2之间并且包括MOS晶体管M1的ESD电路2并联连接。
在第一实施例中,如图2中的现有技术所示,在两个焊盘P1和P2之间的阻抗调节为50Ω,四个电阻元件R11到R14中每一个的电阻值设为80Ω,八个MOS晶体管M11到M18中每一个的ON电阻值设为240Ω。这样,虽然MOS晶体管M11到M18中每一个的ON电阻值等于在图2中的晶体管M31到M38中每一个的ON电阻值,电阻元件R11到R14中每一个的电阻值可以设置为图2中的电阻元件R2的电阻值的四倍。
根据匹配电路3,匹配调节器31对MOS晶体管M11到M18中每一个的栅极提供预定的电位,从而允许所有八个MOS晶体管M11到M18进行ON操作。八个MOS晶体管M11到M18中每一个的ON电阻值为240Ω,并且两个晶体管M11和M12、M13和M14、M15和M16、M17和M18分别并联连接。因此,每个并联连接的两个MOS晶体管具有120Ω的ON电阻值,并且分别与80Ω的电阻元件串联连接。80Ω的每个电阻元件和并联连接的MOS晶体管的120Ω的电阻,在每个电阻元件R11到R14的路径中实现了200Ω的电阻值。由于四个电阻元件并联连接,所以总的阻抗为50Ω。此时,由于制造工艺中的变化导致八个MOS晶体管M11到M18中每一个的ON电阻值彼此稍稍不同,所以通过不向任何选中的MOS晶体管的栅极提供电压改变每个电阻元件与MOS晶体管之间的连接状态,并且连接到每个电阻元件的电阻值也可以改变。因此,可以精确地调节总的阻抗。而且,在匹配电路3中,由于四个电阻元件R11到R14并联连接,所以每个电阻元件的电阻值可以设为80Ω,大于50Ω的匹配阻抗。
当浪涌电流加在两个焊盘P1和P2之间时,由于在ESD电路2中的MOS晶体管M1中的快恢复引起漏极电压下降。但是,如果浪涌电流很大,则同时有一部分浪涌电流加到匹配电路3。在匹配电路3中,四个电阻元件R11到R14在两个焊盘P1和P2之间并联连接,并且电阻元件R11到R14中每一个的电阻值设置为大于匹配阻抗的值。因此,浪涌电流由该高电阻处的电压降落来控制。因此,高电位没有加在连接到电阻元件R11到R14的MOS晶体管M11到M18,并且可以防止MOS晶体管M11到M18的击穿。即,在图2所示已知技术中的电阻元件R2的电阻值为20Ω,低于50Ω的匹配阻抗,而在第一实施例中的每个电阻元件的电阻值为80Ω,高于50Ω的匹配阻抗。结果,电流控制效果成为四倍,并且有效地防止八个MOS晶体管的击穿。
作为图4中所示的电路的修改,电阻元件串联连接到八个MOS晶体管M11到M18中的每一个,并且这些电阻元件和MOS晶体管并联在两个焊盘P1和P2之间。在这种情况下,当进行阻抗匹配时,如第一实施例中那样,每个电阻元件的电阻值也可以设置为大于预定阻抗的值,并且可以增强电流控制效果。但是,在该结构中,需要对应于八个MOS晶体管的八个电阻元件。由于电阻元件的半导体衬底上的布局面积大于MOS晶体管的面积,所以随着电阻元件数量的增加,半导体IC器件的集成度随之降低。因此,如在第一实施例中那样,通过为多个MOS晶体管提供电阻元件,可以最小化电阻元件的数量,并且每个电阻元件的电阻值可以设为足够大的值,以获得电流控制作用。
如上所述,当浪涌电流加到匹配电路3时,通过电阻元件R11到R14的电流控制作用可以防止MOS晶体管M11到M18的击穿。但是,当施加更大的浪涌电流时,八个MOS晶体管M11到M18中的任何一个进行双极型操作,即,双极型晶体管寄生于MOS晶体管,从而引起快恢复,并且进一步增加的浪涌电流可以导致MOS晶体管击穿。为了防止击穿,以下面的方式设置MOS晶体管M11到M18中每一个的栅极宽度。
即,设置MOS晶体管M11到M18中每一个的栅极宽度,从而当施加浪涌电流时,在匹配电路3中进行双极型操作的MOS晶体管的耐压的总电压和MOS晶体管的快恢复电压大于ESD电路2泄放浪涌电流所需的最大电压。
例如,如第一实施例中那样,当MOS晶体管M11到M18具有相同的栅极宽度时,设计MOS晶体管满足以下公式(1):
Wx×Idg×Rt+Vsp>Vesd...(1)。
但是,
Wx=W1×N...(1’)。
这里,
Wx:当施加浪涌电流时,一起进行双极型操作的MOS晶体管的总栅极宽度;
W1:每个MOS晶体管的栅极宽度;
N:进行双极型操作的MOS晶体管的数量(1≤N≤m);
Idg:对于每个MOS晶体管的栅极宽度的击穿电流值;
Rt:MOS晶体管的电阻(从MOS晶体管的源极焊盘到漏极焊盘的路径中的总电阻);
Vsp:在进行双极型操作的MOS晶体管中的快恢复电压;以及
Vesd:ESD电路耗散浪涌电流要求的最大电压。
通过设计MOS晶体管,从而满足公式(1),则即使N个MOS晶体管进行双极型操作,也能够防止N个MOS晶体管的静电击穿。上述Rt严格表示在连接到MOS晶体管的源极焊盘的输入/输出焊盘中的一个与连接到漏极焊盘的另一个输入/输出焊盘之间的总电阻。但是,Rt可以看作源极焊盘与漏极焊盘之间的总电阻。
在公式(1)中,假设在m个MOS晶体管中只有一个进行双极型操作的情况。在这种情况下,满足N=1,并且可以得到以下公式(2):
W1×Idg×Rt+Vsp>Vesd...(2)。
在这种情况下,MOS晶体管的栅极宽度最大。通过设计MOS晶体管,从而满足公式(2),即使MOS晶体管中的一个进行寄生双极型操作,也可以防止MOS晶体管的静电击穿。
另一方面,假设所有的MOS晶体管进行双极型操作。在这种情况下,满足N=m,并且可以得到以下公式(2’):
m×W1×Idg×Rt+Vsp>Vesd...(2’)。
在这种情况下,MOS晶体管的栅极宽度最小。如通过公式(2’)所理解的,MOS晶体管的栅极宽度必须大于公式(2’)中的栅极宽度。因此,在本发明中,如果进行双极型操作的MOS晶体管的数量用m表示,则设计MOS晶体管满足公式(2’)。
由于进行双极型操作的MOS晶体管的数量依赖于浪涌电流值和其它因素,所以难以指定数量。但是,通过预先测量加在每个MOS晶体管上的脉冲电压的电流可以估计大概数量。例如,当通过使用称作TLP的脉冲施加装置对每个MOS晶体管施加预定的脉冲时,假设测得10mA的电流。在这种情况下,如果浪涌电流为30mA,则可以估计三个MOS晶体管进行了双极型操作。这样,当施加脉冲电压时,通过测量在半导体IC器件的每个MOS晶体管中的电流可以估计根据浪涌电流进行双极型操作的MOS晶体管的数量N,并且根据公式(2)和(2’)可以发现每个MOS晶体管合适的栅极宽度。
当ESD电路包括串联连接的稳流电阻R1和保护晶体管(这里,为MOS晶体管M1)时,如图3A所示,设计MOS晶体管从而满足下面的公式(3):
Wx×Rt>Wesd×Resd...(3)。
这里,
Wesd:在ESD电路中的MOS晶体管的栅极宽度(如果多个MOS晶体管并联连接到稳流电阻,则为总栅极宽度);以及
Resd:稳流电阻的电阻值。
通过设计MOS晶体管,从而满足公式(3),则即使x个MOS晶体管如公式(1)那样进行寄生双极型操作,也可以防止MOS晶体管的静电击穿。
接着,介绍根据本发明第二实施例的半导体IC器件。图6示出了根据第二实施例的匹配电路的布局,简化了其中的一部分。在第二实施例中,每两个(m=2)并联连接的晶体管M11和M12、M13和M14、M15和M16、M17和M18连接到四个电阻元件R11到R14,并且分别布置在被元件隔离区隔离开的四个元件区(扩散层区)11a、11b、11c和11d中。这里,在相同的标准下形成四个元件区11a到11d。在每个元件区中延伸两个栅极电极,并且在所有MOS晶体管中的栅极长度和栅极宽度相同。分别对应于四个元件区11a到11d放置四个电阻元件R11到R14。四个电阻元件R11到R14中每一个的一端连接到I/O焊盘P1,如第一实施例中那样,其另一端分别连接到在四个元件区11a到11d中的MOS晶体管M11到M18的漏极。每个MOS晶体管的源极连接到GND焊盘P2。
在第二实施例中,连接到电阻元件R11到R14的每两个MOS晶体管布置在各个元件区11a到11d中。对于该结构,可以避免在不同元件区中的MOS晶体管之间双极操作的互相影响。此外,通过在四个元件区中分离地提供MOS晶体管,可以增加MOS晶体管M11到M18和电阻元件R11到R14的布局自由度,从而简化设计,提高集成度。
接着,介绍根据本发明第三实施例的半导体IC器件。图7示出了根据第三实施例的匹配电路的电路图。在第三实施例中,每三个(m=3)并联连接的晶体管M11到M13、M14到M16、M17到M19、M20到M22分别串连连接到四个电阻元件R11到R14,并且每个电阻元件具有80Ω的电阻值。在该匹配电路中,更多数量的MOS晶体管(总共12个MOS晶体管)连接到每个电阻元件R11到R14,从而提高匹配精度。同时,MOS晶体管M11到M22的ON电阻值可以设置为更大的值——360Ω,并且可以小型化MOS晶体管。但是,随着MOS晶体管数量的增加,在半导体IC器件中MOS晶体管的布局面积变大。因此,应当考虑在小型化与元件数量之间的折衷,并且应该设置MOS晶体管的数量,从而实现良好的布局。