CN1473362A - 具有改进的静电放电耐压的半导体装置 - Google Patents

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Abstract

一种半导体装置，具有一与每一外部接线端相对应的外部ESD保护电路，该外部ESD保护电路在外部接线端的周围区域形成。该外部ESD保护电路释放源于外部接线端的静压，且避免了半导体内部电路的损坏。因此，该半导体装置的ESD耐压得以改善。

Description

具有改进的静电放电 耐压的半导体装置
技术领域
本发明涉及一种半导体装置，具体地，涉及一种在半导体芯片中部设置有一内部电路，且在该半导体芯片的外周设置有多个的外部接线端的半导体装置，其中为多个外部接线端提供多个不同的电压水平，进一步地设置一种静电的放电(EDS)保护电路以防止由ESD造成的对该半导体装置的损坏。
背景技术
图9是一框图，其显示了一设置有一ESD保护电路的传统半导体装置。
一模拟功能块105a和一数字功能块105d在一内部电路105中形成，该内部电路105d在一半导体衬底上形成。该模拟功能块105a和该数字功能块105d通过一连接装置(interface)111电连接。作为电源电压的一模拟电压AVCC和一模拟地线AGND被电连接至该模拟功能块105a。作为电源电压的一数字电压DVcc和一数字地线DGND被电连接至该数字功能块105d。
一模拟垫片109a通过该ESD保护电路107a电连接至该模拟功能块105a。该模拟电源电压AVcc和模拟地线AGND被电连接至该ESD保护电路107a。
一数字垫片109d通过该ESD保护电路107d电连接至该数字功能块105d。该数字电源电压DVCC和数字地线DGND被电连接至该ESD保护电路107d。
该ESD保护电路107a和107d，例如，由金属氧化物半导体场效应晶体管(MOSFETs)和扩散电阻器(详细情况，可参考日本待审查专利申请8-37299、8-236637、8-288404和9-186296)组成。
图10是一显示该ESD保护电路107a的等效电路的电路图。
该ESD保护电路107a由一通过N通道型MOSFET形成的保护二极管D1，一通过N通道型MOSFET形成的保护二极管D2，以及一扩散电阻器R构成。
该扩散电阻器R被设置在一MOSFET与该模拟垫片109a之间的信号线上，该MOSFET是该模拟功能块105a的一部分。该保护二极管D1的源极连接至该模拟电源电压AVCC。该保护二极管D1的漏极与保护二极管D2的漏极彼此相连，且进一步连接到扩散电阻器8b和模拟垫片109a间的信号线上。该保护二极管D1的栅极电极，该保护二极管D2的源极，以及该保护二极管D2的栅极电极接地。
因为大规模集成电路(LSIs)的组件变得愈来愈小，其承受ESD电压的能力低于具有单一漏极结构的MOSFETs的承受ESD电压的能力的弱掺杂漏极(LDD)型MOSFETs，，比以前任何时候都更经常地被使用。因此，仅采用MOSFETs形成该ESD保护电路的保护组件变得更加困难。
进一步地，因为LSIs的集成规模变得更大，在一单一的芯片上形成多个系统块是可能的，其中设置有多个数字功能块和多个模拟功能块。在半导体装置设置有多个数字功能块和模拟功能块的情况下，为保护每一功能块免于受到公共信号线上噪音的影响，例如，通过使用和控制多个电源电压来减少整个LSI的功耗，每一功能块有其自己的电源是必须的。大多数的多重电源电压在该LSI的外部形成，并通过LSI的不同接线端提供给LSI。
进一步地，在一系统LSI具有一模拟功能块的情况下，对于该模拟功能块经常使用一专门的电源系统，其需要一个小尺寸的ESD保护电路。因此，这样一个系统LSI的ESD耐压变低已成为显而易见的事实。
进一步地，如图9所示，在LSI具有多重电源系统的情况下，如果一大电流需流经模拟垫片109a，因为该模拟电源电压AVcc和该模拟地线AGND没有足够的能力让该电流流过，静电能不能通过ESD保护电路107a释放。该静电能也可通过数字电源电压DVcc和/或数字地线DGND释放。这样，包含电连接模拟功能块和数字功能块的连接装置111的内部电路被ESD损坏。
发明内容
因此，本发明的目的就是提出一新型且有用的半导体装置，该半导体装置具有多重电源系统，其中ESD耐压得以改善。
为实现上述目的，根据本发明，形成在具有第一导电类型的半导体衬底上的一半导体装置包括一内部电路，在所述半导体衬底的中间部分；多个外部接线端，在所述内部电路周围的所述半导体衬底的第一部分上形成，每个外部接线端电连接至所述内部电路，其中，多个电源相应地给多个外部接线端提供不同的电压值；以及，多个外部ESD保护电路，在所述半导体衬底的所述第一部分周围的所述半导体衬底的第二部分或所述半导体衬底的一公共阱区中形成；其中，每个所述外部ESD保护电路还包括：一第一扩散区，与该外部接线端中的一个电连接；一第二扩散区，与所述第一扩散区分离形成，所述第二扩散区电连接至一主电源的高压线；以及，一第三扩散区，与所述第一扩散区分离，在所述第一扩散区的与第二扩散区相反的一侧形成，所述第三扩散区电连接至所述主电源的低压线。
上述的主电源代表在多个电源系统中，给内部电路的最大部分提供能量的电源。
根据本发明，与主电源的高压线和低压线连接的外部ESD保护电路被置于在一个外周部分，该部分较外部接线端更接近于半导体芯片的边缘。如果静电压通过外部接线端引入，该静电压可通过外部ESD保护线释放，使之不损坏内部电路。因此该半导体装置的ESD耐压得以改善。
另外，此结构的ESD保护电路能够通过通常的半导体装置制造工艺制造，而不需增加任何特别工艺。
另外，因为当静电压超过两扩散区间的耐压时，该ESD保护电路传输静电能，所以该外部ESD保护电路在正常的运行状态下不起作用。即，此外部ESD保护电路的增加不会影响内部电路的运行。
本发明的其它内容、特征和优点，在结合附图阅读时，将在如下的详细描述中更加明显。
附图说明
图1是根据本发明的第一实施例的，设置有ESD保护电路的半导体芯片的截面图；
图2A是如图1所示的设置有ESD保护电路的半导体芯片的整体部分的俯视图；
图2B是如图1所示的半导体芯片的ESD保护电路的放大部分俯视图；
图3是根据第一实施例的ESD保护电路的等效电路的电路图；
图4是根据本发明的第二实施例的，设置有ESD保护电路的半导体芯片的截面图；
图5A是如图4所示的设置有ESD保护电路的半导体芯片的俯视图；
图5B是如图4所示的半导体芯片的ESD保护电路的放大部分俯视图；
图6是根据第二实施例的ESD保护电路的等效电路的电路图；
图7是根据本发明的第三实施例的，设置有ESD保护电路的半导体芯片的截面图；
图8是根据本发明的第四实施例的，设置有ESD保护电路的半导体芯片的截面图；
图9是具有传统ESD保护电路的半导体装置的框图；以及
图10是传统ESD保护电路的等效电路的电路图。
具体实施方式
根据本发明的半导体装置可以包括一形成在所述半导体衬底的所述第二部分的第一金属电路，其中，所述第一金属电路将多个外部ESD保护电路的第二扩散区与所述主电源的所述高压线相连；以及，一形成在所述半导体衬底的所述第二部分的第二金属线路，其中，所述第二金属线路将多个外部ESD保护电路的第三扩散区与所述主电源的所述低压线相连。
结果，该金属电路使得将外部ESD保护电路与主电源的高压线和低压线连接变得容易。另外，因为该金属电路能够被置于半导体衬底上而不与其他电路交错，该外部ESD保护电路所需的面积可以被减少。
根据本发明的该半导体装置还可包括在所述半导体衬底表面形成的一氧化层，其将所述第一扩散区与所述第二扩散区，以及所述第一扩散区与所述第三扩散区隔离开，在所述第一扩散区与所述第二扩散区间的氧化层上形成的第一电极，以及在所述第一扩散区与所述第三扩散区间的氧化层上形成的第二电极。
结果，因为MOSFET结构，其采用半导体衬底中的通道或是恰好在隔离扩散区的氧化物层下的该半导体衬底的阱区，该外部ESD保护电路可确保静电噪音的释放。
在根据本发明的半导体装置中，所述第一扩散区、第二扩散区和第三扩散区优选为具有第二导电类型的单层扩散区。结果，该外部ESD保护电路所需的面积可以被减少。
根据本发明的该半导体装置还可包括一个或多个对应每个外部接线端的额外外部ESD保护电路，其形成于所述半导体衬底的所述第二部分和一公共阱区中，或围绕所述半导体衬底的所述第二部分分离形成的一额外公共阱区中，该额外外部ESD保护电路基本具有与外部ESD保护电路相同结构，其中该额外外部ESD保护电路的第二扩散区电连接至除所述主电源之外的一电源的高压线上，且该额外外部ESD保护电路的第三扩散区电连接至除所述主电源之外的一电源的低压线上。
结果，因为多个高压线与多个低压线间的电通路得以建立，从而可以实现所有外部接线端的静电噪音的释放。
在根据本发明的半导体装置中，优选至少两电源的低压接地，且与所述至少两电源相对应的外部ESD保护电路共享相同的电连接至接地电压的第三扩散区。
结果，外部ESD保护电路所需面积能够被减少。
根据本发明的半导体装置可包括多个在所述内部电路与多个外部接线端之间的信号线上的多个内部ESD保护电路，每一个内部ESD保护电路设置有通过穿通(punch-trough)晶体管形成的保护二极管，所述穿通晶体管具有与在所述内部电路中形成的MOSFET相同的结构，其中，所述穿通晶体管的漏极电连接至信号线，且所述穿通晶体管的栅极和源极电连接至与外部接线端相对应的一电源电压或主电源的高压线。
结果，该半导体装置的ESD耐压可进一步地得以改善。
图1为根据本发明的第一实施例的设置有EDS保护电路的一半导体芯片的截面图，其一部分框图示出。图2A是图1所示的半导体芯片的俯视图。图2B是图1所示的半导体芯片的ESD保护电路的俯视图。图3是根据第一实施例的ESD保护电路的等效电路的电路图。图1是沿图2B中的线X-X的截面图。
一内部电路5在一半导体芯片1的中心部分形成，例如，该半导体芯片1由P型半导体衬底3制成。多个模拟功能块和多个数字功能块在内部电路5中形成。
多个垫片(外部接线端)9在半导体芯片1的外周形成。施加到这些垫片9上的电压范围从0至7伏。依据电连接至每个垫片9的内部电路5中的模拟功能块或数字功能块，施加到垫片9上的压值是不同的。
一内部ESD保护电路7被设置在内部电路5与垫片9间的信号线上。该内部ESD保护电路由两个保护二极管D1(高压侧)和D2(低压侧)，以及一个扩散电阻器R组成。
保护二极管D1和D2均是通过N通道型MOSFETs形成的穿通晶体管。该扩散晶体管R被设置在MOSFETs 5d与垫片9间的信号线上。该保护二极管D1的源极连接至由数字电源或模拟电源提供的Vcc上。该保护二极管D1的漏极区连接至保护二极管D2的漏极区、扩散电阻器R以及垫片9。该保护二极管D1和D2的栅极，以及该保护二极管D2的源极均接地。
在垫片9附近的半导体芯片1的外部区域中，每一垫片9均设置有一外部ESD保护电路11。该外部ESD保护电路11的构造将在下文作详细描述。
N型扩散区15、17和19在P型半导体衬底3上形成，例如，该衬底的密度是7.0×1014cm-3。该N型扩散区15、17和19被一450nm厚的氧化物层彼此隔离开。例如，该N型扩散区15、17和19的密度是1.0×1021至1.0×1022cm-3。该N型扩散区15、17和19依照从垫片9一侧到该半导体衬底外侧的顺序放置。例如，N型扩散区15与17间的距离以及N型扩散区17与19间的距离是1.21μm。
该N型扩散区17通过金属引线电连接至相应的垫片9。每个外部ESD保护电路11的N型扩散区17被彼此分离开。例如，两个邻近的N型扩散区17间的距离是18.0μm。
所有N型扩散区15是连续的，在垫片9的外侧形成了一带状区。该N型扩散区15通过所有外部ESD保护电路11共用的金属引线21(第一金属引线)电连接至数字电源DVcc。
所有N型扩散区19也是连续的，在N型扩散区17的外侧形成了一带状区。该N型扩散区19通过所有外部ESD保护电路11共用的金属引线25(第二金属引线)电连接至数字接地端DGND。
如图2B所示，N型扩散区15和19沿垫片9的排列形成带状区。每个外部ESD保护电路11的N型扩散区15和19通过接触分别与金属引线21和25连接。
在此实施例中，数字电源DVcc和数字接地端DGND提供主电源的电压水平，该主电源为内部电路5中的最大数字功能块提供电能。
一栅极电极27在分离N型扩散区15和17的氧化物层13上形成。该栅极电极27通过金属引线29电连接至垫片9。另一栅极电极31在分离N型扩散区17和19的氧化物层13上形成。该栅极电极31通过金属引线33电连接至垫片9。例如，该栅极电极27和31可由金属或多晶硅制成。
该P型半导体衬底3、N型扩散区15和17、氧化物层13和栅极电极27组成一MOSFET结构，而该半导体衬底3、N型扩散区17和19、氧化物层13和栅极电极31也组成一MOSFET结构。
一内层(inter-layer)绝缘薄膜和一覆盖层(未示出)在氧化物层13，N型扩散区15、17和19，以及栅极电极29和31上形成。
在此实施例中，来源于垫片9的静电噪音通过金属引线23、29和33，分别传输到N型扩散区17、栅极电极27和31。在栅极电极27中的静电荷在P型半导体衬底3的一个区中产生一个通道(如图1中箭头“A”所示)，该区恰好位于N型扩散区15与17间氧化物层13下面，或者在栅极电极31中的静电荷在P型半导体衬底3的一个区中产生一个通道(如图1中箭头“B”所示)，该区恰好位于N型扩散区17与19间氧化物层13下面。依据通道A或B形成，静电噪音被释放到数字电源DVcc或是数字接地端DGND。
因为静电噪音通过数字电源线DVcc或是数字接地线DGND释放，该静电噪音即使被施加到与一模拟功能块相连的垫片9上，也不会损坏内部电路5。该半导体装置1的ESD耐压得以显著地改善。
此外，该静电噪音也可以通过内部ESD保护电路7释放，这样该半导体装置1的ESD耐压可进一步得以改善。
图4是根据本发明第二实施例的一ESD保护电路的截面图。图5A是具有如图4所示的ESD保护电路的在P型导电性的半导体衬底上形成的半导体装置的俯视图。图5B是如图4所示的ESD保护电路的俯视图。图6是如图4所示的ESD保护电路的等效电路的电路图。图4是根据第二实施例，在图5B的线X-X位置上得到的ESD保护电路的截面图。与图1至图3中等效的元件用相同的附图标记代表，这里忽略对其的描述。
例如，由P型半导体衬底3制成的半导体芯片1具有一在中央的内部电路5。多个垫片(外部接线端)9在内部电路5的周围形成。该垫片9电连接至该内部电路5的一个模拟功能块或一个数字功能块，且依据垫片9连接的功能块，在垫片9上施加不同的电压值。在内部电路5与垫片9间的信号线上设置一内部ESD保护电路7。
与垫片9对应的外部ESD保护电路41在半导体芯片1的垫片9的外部形成。该外部ESD保护电路41的结构将在下面加以描述。
该外部ESD保护电路41包括多个相应地设置到第一电源，第二电源...，第x电源上的ESD保护电路41a、41b、...、41x，每一外部ESD保护电路具有与如图1所示的外部ESD保护电路11相同的结构。
每个ESD保护电路41a，41b，...，41x具有形成在半导体衬底3的表面上，且被氧化物层13分隔的N型扩散区15、17和19。该N型扩散区17通过金属引线23电连接至相应的垫片9。
每个外部ESD保护电路41a，41b，...，41x具有形成在氧化物层13上的栅极电极27，31和金属线29，33。
外部ESD保护电路41a，41b，...，41x的N型扩散区15在垫片9的外部形成一单一连续带状区，且通过设置在各外部ESD保护电路41a，41b，...，41x上的公共金属引线21a，21b，...，21x，分别与第一电源电压Vcc1，第二电源电压Vcc2，...，第x电源电压Vccx电连接。
外部ESD保护电路41a，41b，...，41x的N型扩散区19在垫片9的外部形成一单一连续带状区，且通过设置在各外部ESD保护电路41a，41b，...，41x上的公共金属引线25a，25b，...，25x，分别与第一接地电压GND1，第二接地电压GND2，...，第x接地电压GNDx电连接。
在此实施例中，来源于垫片9的静电噪音通过金属线23、29和33传输到N型扩散区17和栅极电极27，31。该栅极电极27在半导体衬底3中形成一通道，其恰好在N型扩散区15与17间的氧化物层13的下面。因此，如果电源电压是公共的，由于静电噪音如箭头A1，A2，...，AX所示流出，该静电噪音被释放到电源线Vcc1，Vcc2，...，Vccx。如果接地电压是公共的，由于静电噪音如箭头B1，B2，...，BX所示流出，该静电噪音被释放到接地线GND1，GND2，...，GNDx。
如上所述，根据本实施例的ESD保护电路41形成多个到电源线或接地线的电路径，以释放来源于外部接线端9的静电噪音。
图7是根据本发明的另一实施例的ESD保护电路51的截面图。与图1中等效的元件用相同的附图标记代表，这里忽略对其的描述。
设置该内部ESD保护电路7于内部电路5与垫片9之间的信号线上。一外部ESD保护电路51被设置在每个垫片9的外部。该外部ESD保护电路51包括被氧化物层13分隔的N型扩散区15、17和19。该N型扩散区15通过金属引线21电连接至数字电源线DVcc。该N型扩散区17通过金属引线23电连接至相应的垫片9。该N型扩散区19通过金属引线25电连接至数字地线DGND。
在此实施例中，源于垫片9的静电噪音通过金属引线23被传输至N型扩散区17。如果该静电噪音超过P型半导体衬底3和N型扩散区17的结ESD耐压，其静电噪音将传输到P型半导体衬底。
如果电源是公共的，传输到P型半导体衬底3的静电噪音被释放到数字电源线DVcc(如箭头“A”所示)。这具有与在箭头“A”位置处形成通道相同的效果。
如果接地端是公共的，传输到P型半导体衬底3的静电噪音被释放到数字接地线DGND(如箭头“B”所示)。这具有与在箭头“B”位置处形成通道相同的效果。
如上所述，即使该ESD保护电路51不设置栅极电极，静电噪音也可被释放。
图8是根据本发明又一实施例(第四实施例)的ESD保护电路61的截面图。与图4中等效的元件用相同的附图标记代表，这里忽略对其的描述。这是一种多重电压水平的其中之一接地的情况。
在内部电路5与垫片9之间的信号线上设置一内部ESD保护电路7。一外部ESD保护电路61被设置在每个垫片9的外部。该外部ESD保护电路61将在下面加以描述。
该外部ESD保护电路61包括多个相应地设置到第一电源，第二电源，...，第x电源上的ESD保护电路61a，61b，...，61x。
与如图4所示的ESD保护电路41a的结构相比，ESD保护电路61a的结构是与之相同的。GND1是接地值。与图4所示的外部ESD保护电路41的ESD保护电路41b，...，41x分别相对应的ESD保护电路61b，...，61x没有设置N型扩散区19，金属引线25b，...，25x，以及电极31。
如上所述，如果电源的至少两个低压线接地或具有相同的压值，该外部ESD保护电路能够共用同一将与低压线相连的扩散区。因此，该半导体芯片的面积得以减少。
在上述实施例中，N型扩散区15和19分别形成单一连续带状区。然而，与每个垫片相对应的外部ESD保护电路的N型扩散区15和19可被分离的。
在上述实施例中，外部ESD保护电路在P型半导体衬底上形成。该外部ESD保护电路可在N型半导体衬底的P型阱中形成。该外部ESD保护电路可在N型半导体衬底上形成，或在P型半导体衬底中形成的N型阱中。如果该外部ESD保护电路在N型半导体衬底上或在P型半导体衬底中的N型井中形成，该扩散区需要是P型。该扩散区无论是N型或P型，可以为多层的以替代单层。
以上实施例中所述的尺寸、值、形状和位置都仅是范例。本发明不局限在这些实施例中，但所做的各种变化和修改均不离开本发明的范围。
此专利申请是基于在2001年7月13日提交的申请号为2001-214111的日本优先专利，其所有内容在此引为参考。

Claims (8)

1.一种半导体装置，形成于一具有第一导电类型的半导体衬底上，其包括：
一内部电路，在所述半导体衬底的中间部分；
多个外部接线端，在所述内部电路周围的所述半导体衬底的第一部分中形成，每个外部接线端电连接至所述内部电路，其中，多个电源相应地给多个外部接线端提供不同的电压水平；以及
多个外部ESD保护电路，在所述半导体衬底的所述第一部分周围的所述半导体衬底的第二部分或所述半导体衬底的一公共阱区中形成；
其中，每个所述外部ESD保护电路还包括：
一第一扩散区，与该外部接线端中的一个电连接；
一第二扩散区，与所述第一扩散区分离形成，所述第二扩散区电连接至一主电源的高压线；以及
一第三扩散区，与所述第一扩散区分离，在所述第一扩散区的与第二扩散区相对的一侧形成，所述第三扩散区电连接至所述主电源的低压线。
2.如权利要求1所述的半导体装置，还包括：
一第一金属引线，在所述半导体衬底的所述第二部分形成，其中，所述第一金属引线将多个外部ESD保护电路的所述第二扩散区与所述主电源的所述高压线电连接；以及
一第二金属引线，在所述半导体衬底的所述第二部分形成，其中，所述第二金属引线将多个外部ESD保护电路的所述第三扩散区与所述主电源的所述低压线电连接。
3.如权利要求1所述的半导体装置，还包括：
一氧化物层，在所述半导体衬底的表面上形成，将所述第一扩散区与所述第二扩散区分离，以及将所述第一扩散区与所述第三扩散区分离；
一第一电极，在所述第一扩散区与所述第二扩散区间的所述氧化物层上形成；以及
一第二电极，在所述第一扩散区与所述第三扩散区间的所述氧化物层上形成。
4.如权利要求1所述的半导体装置，其中所述第一扩散区，所述第二扩散区和所述第三扩散区是具有第二导电类型的单层扩散区。
5.如权利要求1所述的半导体装置，还包括：
一个或多个与每个外部接线端相对应的额外外部ESD保护电路，形成在所述半导体衬底的所述第二部分和所述半导体衬底中的公共阱区，或形成在额外公共阱区中，该额外公共阱区在所述半导体衬底的所述第二部分周围分离形成，该额外外部ESD保护电路基本上具有与外部ESD保护电路相同的结构；
其中
该额外外部ESD保护电路的第二扩散区电连接至所述主电源以外的一电源的高压线；以及
该额外外部ESD保护电路的第三扩散区电连接至所述主电源以外的所述电源的低压线。
6.如权利要求5所述的半导体装置，包括多个与所有电源相对应的额外外部ESD保护电路。
7.如权利要求5所述的半导体装置，其中
至少两电源的低压接地；以及
与所述至少两电源对应的额外外部ESD保护电路共用电连接至接地端的同一第三扩散区。
8.如权利要求1所述的半导体装置，还包括：
在所述内部电路与多个外部接线端之间的信号线上的多个内部ESD保护电路，每个内部ESD保护电路设置有一个通过穿通晶体管形成的保护二极管，其具有与形成在所述内部电路中的MOSFET相同的结构，其中所述穿通晶体管的漏极电连接至信号线，且所述穿通晶体管的栅极和源极电连接至与外部接线端或所述主电源相对应的一电源的高压线。
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