CN1286172C - 静电放电保护电路的结构与制造方法 - Google Patents

Abstract

一种静电放电保护电路的结构，是在静电放电保护电路的基底中形成埋入层(Buried layer)以及电性连接埋入层与漏极的下沉层(Sinkerlayer)，如此能够使静电放电保护电路激活时，电流经由源极流入埋入层、下沉层乃至于流到漏极。由于电流经基底流动，因此可使电流路径远离栅介电层，避免过大电流对栅介电层的影响，进而增加静电放电保护电路的强韧度。

Description

静电放电保护电路的结构与制造方法

技术领域

本发明是有关于一种静电放电(Electrostatic Discharge，ESD)保护电路的结构与制造方法，且特别是有关于一种在静电放电保护电路中形成下沉层与埋入层，以提供一个低电阻路径的静电放电保护电路的结构与制造方法。

背景技术

静电放电为自非导电表面的静电移动的现象，其会造成集成电路(IC)中的半导体与其它电路组成的损害。例如在地毯上行走的人体，于相对湿度(RH)较高的情况下可检测出约带有几百至几千伏的静态电压，而在相对湿度较低的情况下可检测出约带有一万伏以上的静态电压。而在封装集成电路的机器或测试集成电路的仪器，也可能产生约几百至几千伏的静态电压。当上述的带电体(人体、机器或仪器)接触到晶片时，将会向晶片放电，此静电放电的瞬间功率有可能造成晶片中的集成电路损坏或失效。

因此，为了避免静电放电损伤晶片中的集成电路，各种防制静电放电的方法便因应而生。最常见的公知作法是利用硬件防制静电放电，也就是在内部电路(Internal Circuit)与每一焊垫(Pad)间，均设计一晶片嵌入式(On-Chip-)的静电放电保护电路以保护其内部电路。

图1为公知NMOS型静电放电保护电路的结构示意图。

请参照图1，在P型基底100中设置有P阱区102，并且在P阱区102内设置有NMOS晶体管104与P+基座连接区域114。

上述的NMOS晶体管104是由栅极106、源极108、漏极110所构成，并且在P阱区102内，P+基座连接区域114与NMOS晶体管104是由浅沟渠隔离层112区隔开来。

尚且，在P+基座连接区域114外侧的基底100中设置有保护环118。就NMOS晶体管104而言，保护环118为与P阱区102为不同掺杂形态的N+掺杂区，并且保护环118以浅沟渠隔离层116与NMOS晶体管104的P+基座连接区域114区隔开来。

请参照图2，随着施加于漏极110的电压增大，基底100的电阻随之下降，在电压超过Vt₁后，基底100上的电阻会下降至足够打开源极108侧的PN接面，此时将会使得寄生双极晶体管激活而发生急回(Snapback)电压，此急回电压将快速的下降至电压V_Sb的值，并同时导通静电放电电流。

然而，此静电放电电流的流动路径，通常沿着栅介电层的表面流动，当此电流相当大时，由于电流所产生的热量通常集中于流动路径的附近，也就是集中于栅介电层表面附近，此过大的热量往往会造成栅介电层的烧熔，使得静电放电保护电路元件故障。

发明内容

因此，本发明的目的在提出一种静电放电保护电路的结构与制造方法，能够提高静电放电保护电路的保护效能。

本发明的另一目的在提出一种静电放电保护电路的结构与制造方法，能够提高静电放电保护电路的散热能力。

本发明提供一种静电放电保护电路的结构，此结构包括：基底、阱区、晶体管、基座连接区域、第一隔离层、下沉层、埋入层。其中阱区设置于基底中，晶体管设置于阱区内，且由栅极、漏极与源极所组成。基座连接区域设置于阱区内，且由第一隔离层将基座连接区域与源极、漏极区隔开来。埋入层设置于晶体管下方的阱区与基底的交界面。下沉层设置于阱区内，并且下沉层电性连接埋入层与漏极。其中下沉层、埋入层与阱区具有相反的掺杂形态。

尚且，在上述静电放电保护结构更可以在基底设置一保护环，此保护环通过第二隔离层与基座连接区区隔开来，并且此保护环的掺杂型态与阱区为相反的掺杂型态。

本发明提出一种静电放电保护电路的制造方法，此制造方法提供一基底，再于基底中形成埋入层。接着于基底中形成阱区，且埋入层位于阱区与基底的水平交界面，再于阱区中形成下沉层，其中下沉层电性连接至埋入层。然后，于阱区内形成栅极，其后于栅极两侧的阱区中形成源极与漏极，其中漏极电性连接至下沉层，之后再于阱区中形成基座连接区域。

综上所述，本发明是在静电放电保护电路的基底中形成埋入层以及电性连接漏极与埋入层的下沉层，由于在静电放电保护电路激活时，由于电流是由源极流经埋入层、下沉层再流至漏极的在基底中流动，因此可以避免过大电流经过栅介电层表面附近，并可以避免对栅介电层产生例如是烧熔等的影响，进而增加静电放电保护电路的强韧度，以提高静电放电保护电路的保护效能。

而且，由于电流是经由源极、埋入层、下沉层、漏极的路径在基底中流动，因此可以通过基底将电流流动所产生的热量发散，进而能够提高静电放电保护元件的散热效果。

附图说明

图1为公知的静电放电保护电路的结构示意图；

图2为寄生双极晶体管特性曲线图形；

图3A为本发明较佳实施例的静电放电保护电路结构的俯视图；

图3B为本发明较佳实施例的静电放电保护电路结构的剖面示意图；以及

图4A至图4H为本发明较佳实施例的静电放电保护电路与双极晶体管-互补式金属氧化物半导体工艺(Biolar-CMOS，BiCMOS工艺)同时进行的制造流程示意图。

100、200、300：基底

102、202、302、306：P阱区

104、204、328a、328b：NMOS晶体管

106、206：栅极

108、208、332、338：源极

110、210、334、340：漏极

112、116、212、216、314：浅沟渠隔离层

114、214、346、348：P+基座连接区域

118、218、336、342：保护环(Guard Ring)

220、318、320：下沉层(Sinker Layer)

222、310、312：埋入层(Buried Layer)

301：外延层

304：N井

316、330、344：掩模层

322、322a、322b：栅介电层

324、324a、324b、326、326a、326b、326c：导体层

360：双极晶体管

400：静电放电保护电路(ESD)区

410：双极晶体管(Bipolar)区

420：互补式金属氧化物半导体晶体管(CMOS)区

具体实施方式

图3A为本发明较佳实施例的静电放电保护电路结构的俯视图，图3B为本发明较佳实施例的静电放电保护电路结构的剖面示意图。

请同时参照图3A与图3B，本发明的静电放电保护电路包括：基底200、P阱区202、NMOS晶体管204、P+基座连接区域214、浅沟渠隔离层212、下沉层220与埋入层222。

P阱区202设置于基底200中，其中P阱区202的掺杂形态例如是第一掺杂形态。

NMOS晶体管204设置于P阱区202内，此NMOS晶体管204是由栅极206、源极208、漏极210所构成。其中源极208、漏极210设置于栅极206两侧的P阱区202中，并且源极208、漏极210的掺杂形态例如是与P阱区202的掺杂形态相反的第二掺杂形态。

P+基座连接区域214是环绕NMOS晶体管204而设置于P阱区202中，并且在P阱区202内，P+基座连接区域214是通过浅沟渠隔离层212与NMOS晶体管204区隔开来。

埋入层222是设置于晶体管204下方的P阱区202与基底200的交界面，其中埋入层222的掺杂形态例如是与P阱区202为不同掺杂形态的第二掺杂形态，且埋入层的宽度是由NMOS晶体管204的源极208延伸至漏极210。

下沉层220是设置于埋入层222与漏极210之间，并电性连接埋入层222与漏极210，其中下沉层220的掺杂形态例如是与P阱区202为不同掺杂形态的第二掺杂形态，并且下沉层220的宽度小于漏极210的宽度。

并且，在此静电放电保护电路可以更设置一保护环218，此保护环218是设置于基底200中，且保护环218是以浅沟渠隔离层216与NMOS晶体管204的P+基座连接区域214区隔开来。其中保护环218的掺杂形态为与P阱区202不同掺杂形态的第二掺杂形态。

下沉层220可以在形成埋入层222后，同样利用一离子注入的步骤，以于P阱区202中形成由P阱区202表面电性连接至埋入层222的下沉层220。

由于在基底200中设置下沉层220与埋入层222，当静电放电电流导通时，在基底200中的下沉层220与埋入层222提供了一个电阻较低的路径，因此电流将会由源极208流至埋入层222，再流经下沉层220至漏极210。

在上述本发明较佳实施例中，是以NMOS静电放电保护电路的结构做说明，然而本发明并不限定于NMOS静电放电保护电路，也可以应用于PMOS静电放电保护电路，此时例如是在P型基底中形成N阱区，然后在N阱区内形成PMOS晶体管。并且PMOS晶体管同样具有源极、漏极、N+基座掺杂区等构件。而PMOS静电放电保护电路的埋入层设置于PMOS晶体管下方的N阱区与基底的交界处，其中埋入层例如是与N阱区为不同掺杂形态的P型掺杂区。下沉层电性连接PMOS晶体管的漏极与埋入层，其中下沉层例如是与N阱区为不同掺杂形态的P型掺杂。

尚且在上数实施例中，第一掺杂形态为P型掺杂，则第二掺杂形态为N型掺杂，反之第一掺杂形态为N型掺杂，则第二掺杂形态为P型掺杂。

本发明较佳实施例的静电放电保护电路的制造方法，请参照图4A至图4H。

图4A至图4H为本发明较佳实施例的静电放电保护电路与双极晶体管-互补式金属氧化物半导体工艺(Biolar-CMOS，BiCMOS工艺)同时进行的制造流程图，并且在较佳实施例中，为求简化起见，而省略在静电放电保护电路与CMOS形成PMOS元件的工艺。

首先，请参照图4A，于图4A中提供一个基底300，并且将此基底300区分为静电放电保护电路(ESD)区400、双极晶体管(Bipolar)区410与互补式金属氧化物半导体晶体管(CMOS)区420。其中此基底300上先形成埋入层310和312，其中形成埋入层310和312的方法例如是离子注入法，再形成一层外延层301，且外延层301经由掺杂，于静电放电保护电路区400形成P阱区302、双极晶体管区410形成N井304以及于互补式金属氧化物半导体晶体管区420形成P阱区306。其中P阱区302、306的掺杂形态为第一掺杂形态，则N阱区304的掺杂形态为与P阱区302、306相反的第二掺杂形态。并且埋入层310是位于P阱区302与基底300的交界面、埋入层312则位于N阱区304与基底300的交界面。

接着，请参照图4B，并在外延层301中形成隔离层314，其中隔离层314例如是浅沟渠隔离层，隔离层314是用以区隔元件，或是用以区隔相同元件中的不同掺杂区。

接着，请参照图4C，形成掩模层316，并以掩模层316为掩模，对元件表面进行掺杂步骤，以于静电放电保护电路区400以及双极晶体管区410同时形成下沉层318、320。其中下沉层318、320各别与埋入层310、312电性连接，且下沉层318、320的掺杂形态例如与P阱区302、306相反的第二掺杂形态。并且，此形成下沉层318、320的掺杂步骤例如是使用离子注入法。

接着，请参照图4D，去除掩模层316，并于静电放电保护电路区400、双极晶体管区410与互补式金属氧化物半导体晶体管区420的表面依序形成栅介电层322、导体层324，然后，去除双极晶体管区410的主动区域的栅介电层322、导体层324，以暴露出双极晶体管区410的主动区域的表面。接着，形成导体层326，以覆盖导体层324以及双极晶体管区410所暴露的表面。

接着，请参照图4E，定义导体层326、导体层324、栅介电层322，以于静电放电保护电路区400形成由导体层326a、导体层324a、栅介电层322a所组成的栅极328a，于双极晶体管区410形成导体层326c，于互补式金属氧化物半导体晶体管区420形成由导体层326a、导体层324a、栅介电层322a所组成的栅极328a。

接着，请参照图4F，在静电放电保护电路区400、双极晶体管区410与互补式金属氧化物半导体晶体管区420表面形成图案化的掩模层330，然后以掩模层330为掩模进行掺杂工艺，以于静电放电保护电路区400形成NMOS晶体管的源极332、漏极334与保护环336，并且于互补式金属氧化物半导体晶体管区420形成NMOS晶体管的源极338、漏极340与保护环342。

接着，请参照图4G，去除掩模层330，并在静电放电保护电路区400、双极晶体管区410与互补式金属氧化物半导体晶体管区420表面形成图案化的掩模层344，然后以掩模层344为掩模进行掺杂工艺，以于静电放电保护电路区400形成NMOS晶体管的P+基座连接区域346，并且于互补式金属氧化物半导体晶体管区420形成NMOS晶体管的P+基座连接区域348。

对于ESD保护电路而言，当工艺进行至图4G时，可完成ESD保护电路以及CMOS的结构，最后请参照图4H，进行后续制造双极晶体管的工艺，以于双极晶体管区410形成双极晶体管360。其中此双极晶体管360以一般公知工艺制造，因此在此不再赘述。

尚且在上数实施例中，第一掺杂形态为P型掺杂，则第二掺杂形态为N型掺杂，反之第一掺杂形态为N型掺杂，则第二掺杂形态为P型掺杂。

对于BiCMOS工艺而言，本发明的静电放电保护电路结构的下沉层与埋入层能够与双极晶体管的下沉层与埋入层同时制作，也就是在光掩模板设计时即考虑到静电放电保护电路部分的图案，因此于BiCMOS工艺中，能够在不增加光掩模板数目的情况下，而形成本发明的具有下沉层与埋入层的静电保护电路。

上述本发明较佳实施例是将静电放电保护电路的工艺整合于BiCMOS工艺，与BiCMOS工艺同时进行，以制造本发明的具有下沉层与埋入层的静电保护电路。然而，本发明并不限定于BiCMOS工艺，也可以应用于任何单独或是与其它工艺整合的静电放电保护电路工艺。并且，也不限定用于NMOS的静电放电保护电路，也可以应用于PMOS的静电放电保护电路。

综上所述，本发明是在静电放电保护电路的基底中形成埋入层以及电性连接埋入层与漏极的下沉层，在静电放电保护电路激活时，电流是由源极流经埋入层、下沉层再流至漏极，由于电流是于基底中流动，因此可以避免过大电流经过栅介电层表面附近，对栅介电层产生例如是烧熔等的影响，进而增加静电放电保护电路的强韧度，以提高静电放电保护电路的保护效能。

而且，由于电流是由源极流经埋入层、下沉层再流至漏极的路径在基底中流动，因此可以通过基底将电流流动所产生的热量发散，进而能够提高静电放电保护元件的散热效果。

此外，本发明的静电放电保护电路的工艺整合于BiCMOS工艺，与BiCMOS工艺同时进行的话，能够将静电放电保护电路的下沉层、埋入层与双极晶体管的下沉层、埋入层使用相同的光掩模板形成，也就是在不增加光掩模板的情形下，能够形成具有下沉层与埋入层的静电放电保护电路。

Claims (19)

1.一种静电放电保护电路，其特征是，包括：

一基底；

一阱区，设置于该基底中，具有一第一掺杂形态；

一晶体管，设置于该阱区内，该晶体管具有一栅极、一漏极、一源极；

一基座连接区域，设置于该阱区内并环绕该晶体管且具有一第一掺杂形态；

一第一隔离层，设置于该阱区内，其中该第一隔离层将该基座连接区域与该晶体管区隔开来；

一埋入层，设置于该晶体管下方的该阱区与该基底的交界面，且该埋入层具有一第二掺杂形态；以及

一下沉层，设置于该埋入层与该漏极之间，且其具有该第二掺杂形态与该埋入层、该漏极电性连接。

2.如权利要求1所述的静电放电保护电路，其特征是，更包括于该基底中设置一保护环，其中该保护环是围绕在基座连接区域外，并以一第二隔离层与该基座连接区域区隔开来。

3.如权利要求2所述的静电放电保护电路，其特征是，该保护环具有该第二掺杂形态。

4.如权利要求1所述的静电放电保护电路，其特征是，该下沉层的宽度小于该漏极的宽度。

5.如权利要求1所述的静电放电保护电路，其特征是，该埋入层的宽度是由该晶体管下方的该源极延伸至该漏极。

6.如权利要求1所述的静电放电保护电路，其特征是，该第一掺杂形态为P型掺杂，则该第二掺杂形态为N型掺杂。

7.如权利要求1所述的静电放电保护电路，其特征是，该第一掺杂形态为N型掺杂，则该第二掺杂形态为P型掺杂。

8.一种静电放电保护电路的制造方法，其特征是，该方法包括：

提供一基底；

于该基底中形成一埋入层，其中该埋入层具有一第一掺杂形态；

于该基底中形成一阱区，其中该阱区具有一第二掺杂形态，且该埋入层位于该阱区与该基底的水平交界面；

于该阱区中形成一下沉层，其中该下沉层电性连接至该埋入层，其特征是，该下沉层具有该第一掺杂形态；

于该阱区内形成一栅极；

于该栅极两侧的该阱区中形成一源极与一漏极，其中该漏极电性连接至该下沉层；以及

于该阱区中形成一基座连接区域。

9.如权利要求8所述的静电放电保护电路的制造方法，其特征是，形成该埋入层的方法包括离子注入法。

10.如权利要求8所述的静电放电保护电路的制造方法，其特征是，该埋入层的宽度由该晶体管下方的该源极延伸至该漏极。

11.如权利要求8所述的静电放电保护电路的制造方法，其特征是，形成该下沉层的方法包括离子注入法。

12.如权利要求8所述的静电放电保护电路的制造方法，其特征是，该下沉层的宽度小于该漏极的宽度。

13.如权利要求8所述的静电放电保护电路的制造方法，其特征是，该第一掺杂形态为P型掺杂，则该第二掺杂形态为N型掺杂。

14.如权利要求8所述的静电放电保护电路的制造方法，其特征是，该第一掺杂形态为N型掺杂，则该第二掺杂形态为P型掺杂。

15.一种半导体元件的制造方法，该半导体元件包括一双极晶体管、一互补式金属氧化物半导体与一静电放电保护电路，其特征是，该制造方法包括下列步骤：

提供一基底，该基底中已形成有一静电放电保护电路区、一双极晶体管区、一互补式金属氧化物半导体晶体管区；

于该静电放电保护电路区中形成一第一埋入层，并同时于该双极晶体管区中形成一第二埋入层；

于该静电放电保护电路区中形成一第一P阱区，于该互补式金属氧化物半导体晶体管区中形成一第二P阱区，且于该双极晶体管区形成一第一N阱区，其中该第一埋入层位于该第一P阱区与该基底的水平交界面，且该第二埋入层位于该第一N阱区与该基底的水平交界面；

于该第一P阱区中形成一第一下沉层并同时于该第一N阱区中形成一第二下沉层，其中该第一下沉层电性连接至该第一埋入层，该第二下沉层电性连接至该第二埋入层；

于该第一P阱区上形成一第一NMOS栅极，并于该第二P阱区上形成一第二NMOS栅极，并于该第一N阱区上形成一导体层；

于该第一NMOS栅极两侧的该第一P阱区中形成一第一NMOS源极与一第一NMOS漏极，同时于该第二NMOS栅极两侧的该第二P阱区中形成一第二NMOS源极与一第二NMOS漏极；

于该第一P阱区中形成一第一P+基座连结区域，同时于该第二P阱区中形成一第二P+基座连结区域；以及

于该导体层上形成一双极晶体管。

16.如权利要求15所述的半导体元件的制造方法，其特征是，该第一埋入层的宽度是由该静电放电保护电路区中的该第一NMOS源极延伸至该第一NMOS漏极。

17.如权利要求15所述的半导体元件的制造方法，其特征是，该下沉层的宽度小于该漏极的宽度。

18.如权利要求15所述的半导体元件的制造方法，其特征是，该第一下沉层与该第二下沉层使用相同的工艺步骤形成。

19.如权利要求15所述的半导体元件的制造方法，其特征是，该第一埋入层与第二埋入层使用相同的工艺步骤形成。

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