CN1845331A - 半导体器件 - Google Patents

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Abstract

本发明涉及防止在制造使用SOI衬底的半导体器件时、由于在等离子处理中在支持衬底的正面、背面产生的带电而导致半导体元件特性恶化的技术。本发明的半导体器件具有：在SOI衬底50的SOI层53上形成的MOS晶体管60；形成于覆盖上述SOI层53的层间绝缘膜80上、通过Via81与上述MOS晶体管60的栅电极64或者扩散区61、62连接的布线图案82；连接在上述布线图案82和上述SOI衬底50的支持衬底51之间、当在形成上述布线图案82的等离子处理中对于上述栅电极所产生的电荷超过规定值时、将上述电荷向上述支持衬底51侧释放或截断的保护电路。上述保护电路的一个例子是由具有分别对应上述预定值的击穿电压值的PN结二极管71和NP结二极管72的串联电路构成。

Description

半导体器件
技术领域
本发明涉及一种使用SOI(绝缘体上硅)衬底的半导体器件，特别涉及防止因在制造工序的等离子处理中所发生的支持衬底的正面和/或背面带电而导致半导体元件恶化的技术。
背景技术
作为与防止在使用SOI衬底的半导体器件的制造工序(等离子处理)中半导体元件恶化有关的现有技术，有如在特开2003-133559号公报(图2)中所记载的方案。
图7的(1)～(3)为现有的利用SOI衬底的半导体器件结构的示意图，同图中的(1)为在半导体器件模型的纵向剖面上因天线电流的流入导致栅氧化膜破坏的示意图，同图中的(2)为用来防止该栅氧化膜破坏的保护元件的结构示意图，同图中的(3)为同图中(2)的电路图。
图7(1)中所示的现有的半导体器件是例如形成为2层布线的构造，在SOI衬底上形成有作为半导体元件的诸如MOS型场效应晶体管(以下称“MOS晶体管”)20-1、20-2。SOI衬底10由例如包括P型硅(Si)的支持衬底11、在其上形成的绝缘膜(如包括二氧化硅(SiO2)的BOX层)12和在其上形成的硅层的SOI层13构成。在SOI层13中，形成有多对的杂质扩散区(例如源区21和漏区22)，同时，这些晶体管的各源区21和漏区22之间由包括SiO2的元件隔离层25电学隔离。在各对源区21和漏区22之间的上面，隔着栅绝缘膜(例如栅氧化膜)23形成有栅电极24，这些晶体管的各对源区21、漏区22及栅电极24构成了各MOS晶体管20-1、20-2。
在形成有MOS晶体管20-1、20-2的SOI层13上形成有覆盖这些晶体管的第1层的层间绝缘膜30。在层间绝缘膜30上，形成上下贯通该绝缘膜的多个连接孔(以下称Via)31，再在此层间绝缘膜30上形成有连接至Via31的第1层布线图案32。该布线图案32是例如通过在整个层间绝缘膜30上形成布线层、并在其上形成光刻胶图案后，以此光刻胶图案为掩模，利用等离子刻蚀将布线层去除而形成的。在包含布线图案32的层间绝缘膜30上形成有覆盖该层间绝缘膜30的第2层的层间绝缘膜33。在此第2层的层间绝缘膜33上，与第1层同样，形成有多个Via34，并在层间绝缘膜33上形成连接至该Via34的第2层布线图案35。
在如此构成的半导体器件的制造工序中，使用了等离子刻蚀、溅射、等离子CVD(化学气相淀积)等的等离子处理。若将成为天线的布线图案32、35或Via31、34暴露于该等离子中，则等离子在未连接至支持衬底11的悬浮(Floating)状态的布线图案32、35或Via31、34上充电并在其上积蓄电荷。该电荷连接至MOS晶体管20-1、20-2的栅电极24或源区21、漏区22，当其电压超过MOS晶体管20-1、20-2的耐压时，电流流过并破坏栅氧化膜23，因此存在MOS晶体管20-1、20-2被破坏或使特性恶化的问题。
尤其是在使用SOI衬底10的半导体器件的情况下，由于形成MOS晶体管20-1、20-2的SOI层13靠BOX层12与支持衬底11完全绝缘，所以所有的布线图案32、35均为悬浮状态，充电的影响显著。
为了避免上述问题，例如图7(2)所示，在特开2003-133559号公报的图2中记载的半导体器件中，在形成连接至多个的MOS晶体管20-1、20-2、...的布线图案32、35...或Via  31、34...时，当这些布线图案32、35...或Via 31、34...的面积与MOS晶体管20-1、20-2、...的栅极面积之比超过规定值时，在超过规定值的MOS晶体管附近的SOI层13内分别设置了使多余的电荷向支持衬底释放的保护用NP结二极管26。各NP结二极管26例如通过Via31连接在与MOS晶体管20-1的栅电极24相连接的布线图案32和在支持衬底11内形成的P+型接触区14之间。
如图7(3)所示，例如当由等离子处理中的等离子而在成为天线的布线图案35上施加了多余的正(+)电荷时，NP结二极管26被此逆向电压击穿为导通状态，所施加的正电荷通过NP结二极管26向支持衬底11侧释放。由此，因MOS晶体管20-1的栅电极24上未施加多余正电荷，所以可以防止MOS晶体管20-1的破坏及恶化。
在现有的如图7(2)的半导体器件中，由于设置了保护用二极管26，例如，在等离子处理中，当向支持衬底11的背面施加对二极管26成正向偏置的电压时，电流从支持衬底11的背面→Via31→布线图案32→Via31→二极管26→Via31→布线图案32→Via31→MOS晶体管20-1的栅电极24流过，当超过耐压时氧化膜23被破坏，从而存在作为半导体元件的功能失效的问题。
以下参考图8(1)、(2)对该问题进行详细说明。
图8(1)、(2)为说明现有技术问题的图。其中，图8(1)为通过静电吸盘(以下称ESC吸盘)而带电的状态，(1a)为说明在等离子处理中用来吸附并保持支持衬底11的单极型的ESC吸盘40的图，(1b)为在等离子处理中使用的双极型的ESC吸盘41的图。图8(2)为布线层刻蚀时的电位变化，(2a)为使用单极型的ESC吸盘40时的布线层刻蚀时的电位变化，(2b)为使用单极型的ESC吸盘40时的布线层刚刻蚀(即通过刻蚀去除布线层以形成布线图案)之后的电位变化。
在图8(1)中的等离子处理所使用的等离子CVD和干法刻蚀装置中，支撑分割前的晶片状态的支持衬底11时使用的是单极型的ESC吸盘40或者双极型的ESC吸盘41。在ESC吸盘40、41上施加800V～2000V的高电压来产生静电，用静电来吸附晶片状态的支持衬底11。此时，在支持衬底11侧也由于静电而产生感应带电。在单极型的ESC吸盘40中，支持衬底11的背面带负电(-)，因此其正面带正电(+)。由于双极型的ESC吸盘41由施加正的800V～2000V高电压的正侧吸盘部分41-1和施加负的800V～2000V高电压的负侧吸盘部分41-2构成，接触正侧吸盘部分41-1的支持衬底11的背面部分带负电，而其正面部分带正电；与此相反，接触负侧吸盘部分41-2的支持衬底11的背面部分带正电，而正面部分带负电。
接下来，考察在图8(2)中例如使用单极型的ESC吸盘40时的布线层36刻蚀时的电位变化。
在对(2a)的布线层36进行刻蚀时，由于ESC吸盘40在支持衬底11正面所产生的正电荷通过正向连接的二极管26经Via31、34和布线层36流过所连接的所有MOS晶体管20-1、20-2、20-3...的栅电极24。在刻蚀该布线层36时，所施加的正电荷均匀分布于由Via31、34连接的所有布线层36中，对于单个MOS晶体管20-1...的影响较小。
此后，当如(2b)所示通过去除布线层36来形成布线图案并结束刻蚀后，支持衬底11正面的全部正电荷流入数量较少的附有二极管26的MOS晶体管20-1的栅电极24，穿透电流从该栅氧化膜23→SOI层13的源区21或漏区22→其他的电路流过，并由该穿透电流引起MOS晶体管20-1的栅氧化膜23的破坏。
在使用双极型的ESC吸盘41的情况下，与负侧吸盘部分41-2接触的支持衬底11的背面部分不会发生问题，但与正侧吸盘部分41-1接触的支持衬底11的背面部分会发生和上述同样的问题。
发明内容
为了解决上述课题，本发明的半导体器件包括：具有在隔着绝缘膜在支持衬底上形成有硅层的SOI衬底中的上述硅层中所形成的扩散层、和隔着栅绝缘膜形成的栅电极的半导体元件(例如，场效应晶体管)；形成在覆盖上述硅层的层间绝缘膜上、通过贯通上述层间绝缘膜的Via与上述场效应晶体管的栅电极或者扩散层相连接的布线图案；和连接在与上述栅电极或者上述扩散层相连接的上述布线图案与上述支持衬底之间、当在形成上述布线图案的等离子处理中对于上述栅电极所产生的电荷超过规定值时、将上述电荷向上述支持衬底侧释放或截断的保护电路。
本发明的其他的半导体器件包括：具有在隔着绝缘膜在支持衬底上形成有硅层的SOI衬底中的上述硅层中所形成的扩散层、和隔着栅绝缘膜形成的栅电极的半导体元件(例如，场效应晶体管)；形成在覆盖上述硅层的层间绝缘膜上、通过贯通上述层间绝缘膜的第1Via与上述场效应晶体管的栅电极或者扩散层相连接的布线图案；连接在与上述栅电极或者上述扩散层相连接的上述布线图案与上述支持衬底之间、当在形成上述布线图案的等离子处理中对于上述栅电极所产生的电荷超过规定值时、将上述电荷向上述支持衬底侧释放的保护元件；和形成在上述层间绝缘膜上、通过贯通上述层间绝缘膜的第2Via与上述支持衬底连接的哑(dummy)导电图案。
根据本发明，由于设置了保护电路，在等离子处理中即使ESC吸盘电压被施加到支持衬底的背面，也能截断该施加电压流向栅电极方向的流入通路，另外，即使有过大的等离子充电电压施加到布线图案等上，也能将该施加电压向支持衬底侧释放。据此可以正确地防止因施加到支持衬底背面的电压和等离子充电引起的电压这两者所导致的栅绝缘膜的破坏。
此外，根据本发明的另一技术方案，由于设置了哑导电图案，在等离子处理中，可以减少从支持衬底背面流入保护元件的电流，防止栅绝缘膜的破坏。
附图说明
图1为本发明的实施例1的使用SOI衬底的半导体器件的结构示意图。
图2为本发明的实施例2的使用SOI衬底的半导体器件的结构示意图。
图3为本发明的实施例3的使用SOI衬底的半导体器件的结构示意图。
图4为本发明的实施例4的使用SOI衬底的半导体器件的结构示意图。
图5为本发明的实施例5的使用SOI衬底的半导体器件的结构示意图。
图6为本发明的实施例6的使用SOI衬底的半导体器件的结构示意图。
图7为使用现有的SOI衬底的半导体器件的结构示意图。
图8为说明现有技术的问题的图。
具体实施方式
本发明的优选实施方式的半导体器件具有：含有形成于SOI衬底的SOI层中的扩散层、和隔着栅绝缘膜形成的栅电极的MOS晶体管；形成在覆盖上述SOI层的层间绝缘膜上、通过贯通上述层间绝缘膜的Via与上述MOS晶体管的栅电极或者扩散层相连接的布线图案；和连接在与上述栅电极或者上述扩散层相连接的上述布线图案与上述SOI层的支持衬底之间、当在形成上述布线图案的等离子处理中对于上述栅电极所产生的电荷超过规定值时、将上述电荷向上述支持衬底侧释放或截断的保护电路。上述保护电路由例如具有分别对应上述规定值的击穿电压值的PN结二极管和NP结二极管的串联电路构成。
实施例1
[实施例1的结构]
图1(1)～(4)为本发明的实施例1的使用SOI衬底的半导体器件的结构示意图，同图中的(1)为典型的纵向剖面图，同图中的(2)为从上面观察的平面图，同图中的(3)为电路图，及同图中的(4)为动作波形图。
图1(1)、(2)中所示的本实施例1的半导体器件形成为例如2层布线构造，形成有在SOI衬底50上形成的半导体元件(例如MOS晶体管)60和保护该元件的保护电路(例如NP结二极管71和PN结二极管72的串联电路)。SOI衬底50由例如包括P型Si的支持衬底51、在其上形成的绝缘膜(例如由SiO2形成的BOX层)52和在其上形成的Si层(例如P型SOI层)53所构成。在支持衬底51内形成了P+型接触区51a。另外，也可以省略该接触区51a。构成MOS晶体管60的杂质扩散层(例如源区61及漏区62)、包括P型扩散区和N型扩散区的PN结二极管71、包括N型扩散区和P型扩散区的NP结二极管72形成在SOI层53上，并由SiO2等元件隔离层53电学隔离。在源区61和漏区62之间的上面，隔着栅绝缘膜(例如栅氧化膜)63形成了栅电极64，由上述源区61、漏区62和栅电极64构成MOS晶体管60。
在形成有MOS晶体管60、PN结二极管71和NP结二极管72的SOI层53上，形成有覆盖它们的SiO2等的第1层的层间绝缘膜80。在层间绝缘膜80上形成有上下贯通该绝缘膜的多个Via81，并在该层间绝缘膜80上形成包括连接至Via81的金属、多晶硅等布线层的第1层的布线图案82。布线图案82具有例如通过Via81将MOS晶体管60的栅电极64与NP结二极管72连接起来的布线部分82a、通过Via81将PN结二极管71和NP结二极管72串联连接起来的布线部分82b、通过Via81将PN结二极管71与接触区51a连接起来的布线部分82c、和布线部分82d。
在包含布线图案82的层间绝缘膜80上形成有覆盖该层间绝缘膜80的SiO2等的第2层的层间绝缘膜83。在该层间绝缘膜83上，与第1层同样，形成有多个Via84，并在层间绝缘膜83上形成有包括连接至Via84的金属、多晶硅等布线层的第2层的布线图案85。布线图案85具有例如通过Via84连接至布线部分82a和布线部分82d的布线部分85a、通过Via84连接至布线部分82d和布线部分85a的布线部分85b、通过Via84连接至布线部分82d的布线部分85c、和布线部分85d。
[实施例1的制造例]
通过例如以下的(1)～(7)的制造工序制造本实施例1的半导体器件。
(1)准备SOI衬底50的工序
准备分割前的晶片状的SOI衬底。
(2)半导体元件形成工序
通过光刻技术，在SOI层53上涂布光刻胶，对其曝光、显影并形成光刻胶图案。以光刻胶图案为掩模在SOI层53的预先布置的位置处注入杂质离子以形成PN结二极管71和NP结二极管72。在SOI层53上形成氧化膜，进而在其上形成多晶硅等的电极层，之后，利用光刻技术在此电极层上形成光刻胶图案，并以此光刻胶图案为掩模来刻蚀电极层和氧化膜以在源区61和漏区62之间的上面有选择地形成栅氧化膜63和栅电极64。以栅电极64等为掩模将杂质离子注入SOI层53中以形成源区61和漏区62，据此，形成包括源区61、漏区62、栅氧化膜63、和栅电极64的MOS晶体管60。各源区61、漏区62、PN结二极管71和NP结二极管72之间由通过任意工序而形成的SiO2等的元件隔离层53电学隔离。
(3)第1层层间绝缘膜的形成工序
在形成有MOS晶体管60、PN结二极管71和NP结二极管72的SOI层53上通过等离子CVD形成SiO2等的第1层层间绝缘膜80。
(4)第1层布线图案的形成工序
通过光刻技术在层间绝缘膜80上形成光刻胶图案，以该光刻胶图案为掩模，利用等离子刻蚀，形成Via81用的多个开口部分。从该多个开口部分内的直达支持衬底51的开口部分注入P+型杂质离子，在支持衬底51内形成接触区51a。
通过等离子溅射全面地形成金属、或者通过CVD法形成多晶硅等的布线层(布线层形成工序)。此时，布线层填充于多个开口部分中并形成Via81。在接下来的等离子刻蚀工序中，通过光刻技术在布线层上有选择地形成光刻胶图案(光刻胶图案形成工序)，以此光刻胶图案为掩模利用等离子刻蚀来去除布线层以形成第1层布线图案82(布线图案形成工序)，之后，利用过刻蚀去除残渣(残渣去除工序)。此后，利用灰化装置，通过氧(O2)灰化来去除无用的光刻胶图案(灰化工序)。
(5)第2层层间绝缘膜的形成工序
在形成有第1层布线图案82的第1层的层间绝缘膜80上，通过等离子CVD法形成SiO2等的第2层的层间绝缘膜83。
(6)第2层布线图案形成工序
与第1层布线图案形成工序同样，在第2层的层间绝缘膜83上形成Via84用的多个开口部分，并在整个表面上形成金属、多晶硅等的布线层，通过等离子刻蚀去除此布线层以形成第2层的布线图案85(布线图案形成工序)，利用过刻蚀去除残渣(残渣去除工序)后，通过氧灰化去除无用的光刻胶图案(灰化工序)。
(7)最终工序
用SiO2等保护膜覆盖第2层的布线图案等，制造工序结束。
在这样的制造工序中，用于形成布线图案82、85的残渣去除工序和灰化工序中，布线图案82、85起天线的作用并把等离子处理中的电荷集中起来，该电荷有破坏(PID)MOS晶体管60的栅氧化膜63的危险。因此，为了不使多余的电荷被施加在栅氧化膜63上，用以下(a)、(b)的方法来进行限制布线的天线比的版图设计。
(a)第1层的布线图案82的天线比A1的计算
令MOS晶体管60的栅氧化膜63的面积为G1。在刻蚀和/或灰化第1层的布线图案82的布线层时，连接至MOS晶体管60的天线(布线)面积M1为
天线面积M1＝布线部分(82a+82b+82c)
(但不包含布线部分82d)
天线比A1＝天线面积M1/栅极面积G1＝(82a+82b+82c)/G1
(b)第2层的布线图案85的天线比A2的计算
天线面积M2＝布线部分(85a+85b+85c)
(但不包含布线部分85d)
天线比A2＝天线面积M2/栅极面积G2＝(85a+85b+85c)/G2
天线比A1、A2的限制值根据栅氧化膜63的厚度和耐压等而不同，但例如在通常的180nm的逻辑元件中，当天线比超过400时，对此超限处的MOS晶体管60附加由PN结二极管71及NP结二极管72构成的保护电路。其连接状态为将由MOS晶体管60的栅电极64→布线部分82a→NP结二极管72→布线部分82b→PN结二极管71→布线部分82c→支持衬底51形成的、极性相反的2个二极管71、72串联的状态。
[实施例1的动作]
在本实施例1的半导体器件中，在布线的版图设计时，预先计算连接至MOS晶体管60的布线图案82、85的总面积与晶体管栅极面积之比，当天线比A1、A2超过规定的值时，附加由二极管71、72构成的保护电路。由此，如图1(3)、1(4)所示，当由ESC吸盘40施加至支持衬底51的背面的电压小于等于二极管71的耐压1时，该二极管71为反向偏置而成截止状态，电流不流向MOS晶体管60的栅电极64，不破坏栅氧化膜63。此外，当因等离子充电施加到布线图案85的电压大于等于二极管72的耐压2时，该二极管击穿。据此，电流从布线图案85→Via84→布线部分82a→二极管72→布线部分82b→二极管71→布线部分82c→接触区51a→支持衬底51流过，而不破坏栅氧化膜63。
[实施例1的效果]
在本实施例1中，设定二极管71的耐压1充分高于ESC吸盘电压(例如为-2000V)、二极管72的耐压2比电路(如MOS晶体管60)的工作电压高(如为5V)、且比等离子充电电压低(如为12V)，据此可以防止因施加到支持衬底51背面的电压和等离子充电引起的电压双方的效果导致栅绝缘膜63的破坏。
实施例2
图2(1)、(2)为本发明的实施例2的使用SOI衬底的半导体器件的结构示意图，同图中的(1)为纵向剖面图，同图中的(2)为电路图。在该图2中，对与实施例1的图1中的要素相同的要素以相同的符号表示。
本实施例2的半导体器件与实施例1同样，形成例如为2层布线构造，但仅有一点不同，即设置了NPN结型元件来取代实施例1的PN结二极管71和NP结二极管72。
在本实施例2的半导体器件的制造中，与实施例1同样，在版图设计时预先计算连接至MOS晶体管60的布线图案82、85的总面积与晶体管栅极面积之比，当天线比A1、A2超过规定的值时，附加NPN结型元件70。据此，可以得到与实施例1大致相同的作用和效果。尤其是在实施例2中，由于设置了NPN结型元件来取代实施例1的PN结二极管71和NP结二极管72，所以可以以比实施例1小的占有面积来实现。此外，尽管使用PNP结型元件来取代NPN结型元件70得到的效果也大致同样。
实施例3
图3(1)、(2)为本发明的实施例3的使用SOI衬底的半导体器件的结构示意图，同图中的(1)为纵向剖面图，同图中的(2)为电路图。在该图3中，对与实施例1的图1中的要素相同的要素以相同的符号表示。
本实施例3的半导体器件与实施例1同样，例如，为2层布线构造，但仅有一点不同，即在SOI衬底50A上设置了纵向结构的PN结二极管71A来取代实施例1的支持衬底51侧的PN结二极管71。纵向结构的PN结二极管71A是这样构成的：例如，使用由N型Si基板形成的支持衬底51A，在其一部分上形成有P型扩散层54，由该P型扩散层54与N型Si衬底构成。而且，该PN结二极管71A通过Via81和布线部分82b与NP结二极管72串联连接。
本实施例3的半导体器件可以得到与实施例1大致同样的作用、效果。特别是，在本实施例3中，由于支持衬底51A一侧的PN结二极管71A为纵向结构，所以可以在比实施例1小的占有面积上实现。此外，在MOS晶体管60侧设置PN结二极管，在支持衬底51A侧设置纵向构造的NP结二极管，也可以期待大致同样的效果。
实施例4
图4(1)～(3)为本发明的实施例4的使用SOI衬底的半导体器件的结构示意图，同图中的(1)为纵向剖面图，同图中的(2)从上方观察的平面图，同图中的(3)为电路图。在该图4中，对与实施例1的图1中的要素相同的要素以相同的符号表示。
本实施例4的半导体器件形成为例如3层布线构造，不过有一点不同，即在各布线层上设置了与电路无关的哑导电图案91～97来取代实施例1的保护元件(如PN结二极管)71，通过Via81、84、87将这些哑导电图案91～97连接至支持衬底51。
即，在版图设计时预先计算连接至MOS晶体管60的布线图案82、85、88的总面积与晶体管栅极面积之比，当天线比超过规定的值时，在形成该超限的MOS晶体管60的SOI层53的附近设置保护元件(例如NP结二极管)72。在覆盖其上的第1层的层间绝缘膜80中，形成有多个Via81。在层间绝缘膜80上形成有具有布线部分82a～82c的第1层布线图案82，并在空白区域上形成由与电路无关的多个四角点状的导电图案构成的第1层的哑导电图案91。
布线图案82通过Via81与MOS晶体管60和NP结二极管72相连接。例如，MOS晶体管60的栅电极64通过Via81、布线部分82a、Via81、NP结二极管72、Via81、布线部分82b、和Via81与支持衬底51相连接。Via81与支持衬底51直接连接、或者通过未图示的支持衬底51内的接触区相连接。第1层的哑导电图案91通过多个Via81与支持衬底51相连接。
布线图案82和哑导电图案91被第2层的层间绝缘膜83所覆盖，在此层间绝缘膜83上形成有多个Via84。在层间绝缘膜83上形成具有布线部分85a、85b的第2层布线图案85，再在空白区域上形成有由与电路无关的多个四角点状的导电图案构成的第2层的哑导电图案92。第2层的布线图案85通过多个Via84与第1层的布线图案82连接，另外，第2层的哑导电图案92通过多个Via84连接至第1层哑导电图案91。
同样地，布线图案85和哑导电图案92由第3层的层间绝缘膜86所覆盖，在此层间绝缘膜86上形成有多个Via87。在层间绝缘膜86上形成具有布线部分88a～88e的第3层布线图案88，并在空白区域上形成由与电路无关的多个四角点状的导电图案构成的第3层的哑导电图案93～97。第3层的布线图案88通过多个Via87与第2层的布线图案85连接，另外，第3层的哑导电图案93～97通过多个Via87连接至第2层哑导电图案92。
在本实施例4中，由于在各布线层上设置了与电路无关的哑导电图案91～97、且该哑导电图案91～97通过各层的Via81、84、87连接至支持衬底51，所以可以减小从支持衬底51的背面流入NP结二极管72的电流。如过对每一个NP结二极管设置n个哑导电图案91...，则可以分担支持衬底51背面的电荷。例如，假设哑导电图案91...的面积为1，连接至NP结二极管72的布线面积为k倍，则因布线刻蚀工序中支持衬底51的背面电荷所引起的流向NP结二极管72的电流减小至k/n+k，因Via刻蚀工序中支持衬底51的背面电荷所引起的流向NP结二极管72的电流减小至1/n+1。
通过这样将哑导电图案91...串联连接至支持衬底51，各布线层、各Via层的刻蚀工序、层间绝缘膜CVD工序的等离子充电或ESC吸盘40等处流入支持衬底51的背面电荷的影响得以降低。
哑导电图案91...的优选个数n根据使用的制造装置及制造条件等而不同，在本发明人的实验中，按每1mm2配置约1000个哑导电图案91...，可以得到充分的防止效果。
实施例5
图5(1)～(3)为本发明的实施例5的使用SOI衬底的半导体器件的结构示意图，同图中的(1)为纵向剖面图，同图中的(2)从上方观察的平面图，同图中的(3)为电路图。在该图5中，对与实施例4的图4中的要素相同的要素以相同的符号表示。
本实施例5的半导体器件，与实施例4同样，例如，为3层布线构造，但仅有一点不同，即取代实施例4的四角点状哑导电图案91～97，在各布线层上设置了多个平板形的哑导电图案91A～95A。此外，在图5(1)中，多个平板形的哑导电图案91A～95A通过各层的Via81、84、87连接至支持衬底51内的N型接触区51b，但此接触区51b也可以省略。
通过设置这样的平板形的哑导电图案91A～95A，可以将连接至NP结二极管72的布线图案面积S1与哑导电图案面积S2的比值k和Via的个数n调整为任意适当的值。由此，布线刻蚀工序中支持衬底51背面的电荷所引起的流向NP结二极管72的电流减小至S1/(S1+S2)，因Via刻蚀工序中支持衬底51的背面电荷所引起的流向NP结二极管72的电流减小至1/n+1。
实施例6
图6(1)～(3)为本发明的实施例6的使用SOI衬底的半导体器件的结构示意图，同图中的(1)为从上方观察的重要部分的平面图，同图中的(2)为(1)的沿I1-I2线的剖面图，同图中的(3)为电路图。在该图6中，对与实施例4的图4中的要素相同的要素以相同的符号表示。
本实施例6的半导体器件与实施例4同样，例如形成为3层布线构造，但仅有一点不同，即以包围在各布线层的元件部分100的外围的方式设置有直线形的哑导电图案101～103来取代实施例4的四角点状哑导电图案93～97。各布线层的直线形哑导电图案101～103通过各层的Via81、84、87(n个)连接至支持衬底51。
令各布线层的元件部分100的总面积为S1，由各布线层的哑导电图案101～103构成的天线图案的面积为S2，与实施例5同样，因布线刻蚀工序中支持衬底51的背面电荷所引起的流向NP结二极管72的电流减小至S1/(S1+S2)，因Via刻蚀工序中支持衬底51的背面电荷所引起的流向NP结二极管72的电流减小至1/n+1。
这样，使用直线形的哑导电图案101～103，也可得到和实施例5大致同样的作用和效果。尤其是，通过用直线形的哑导电图案101～103包围元件部分100的外围，使得正面和/或背面的电荷分布均匀，从而可以最大限度地获得哑导电图案的效果。
此外，本发明并不仅限于上述实施例1～6，半导体元件也可以为MOS晶体管以外的其他晶体管，而且，对于半导体器件的布线层数、剖面构造、从上面观察的平面构造、构成材料、制造方法等也可以为图示以外的各种变形。

Claims (7)

1.一种半导体器件，其特征在于，包括：
含有在隔着绝缘膜在支持衬底上形成有硅层的SOI衬底中的上述硅层中所形成的扩散层、和隔着栅绝缘膜形成的栅电极的半导体元件；
形成在覆盖上述硅层的层间绝缘膜上、通过贯通上述层间绝缘膜的连接孔与上述半导体元件的上述栅电极或者上述扩散层连接的布线图案；和
连接在与上述栅电极或者上述扩散层相连接的上述布线图案与上述支持衬底之间、当在形成上述布线图案的等离子处理中对于上述栅电极产生的电荷超过规定值时、将上述电荷向上述支持衬底侧释放或截断的保护电路。
2.权利要求1中记载的半导体器件，其特征在于，上述保护电路由分别具有与上述规定值对应的击穿电压值的PN结二极管和NP结二极管的串联电路构成。
3.权利要求1中记载的半导体器件，其特征在于，上述保护电路由分别具有与上述规定值对应的击穿电压值的PNP结型元件或NPN结型元件构成。
4.权利要求2中记载的半导体器件，其特征在于，上述PN结二极管和上述NP结二极管中的任一个形成于上述硅层内；
上述任一个之外的另一个二极管由包括上述支持衬底的第1导电型半导体衬底和形成于上述半导体衬底内、与上述第1导电型极性相反的第2导电型的杂质扩散层构成。
5.一种半导体器件，其特征在于包括：
含有在隔着绝缘膜在支持衬底上形成有硅层的SOI衬底中的上述硅层中形成的扩散层、和隔着栅绝缘膜形成的栅电极的半导体元件；
形成在覆盖上述硅层的层间绝缘膜上、通过贯通上述层间绝缘膜的第1连接孔与上述半导体元件的栅电极或者扩散层相连接的布线图案；
连接在与上述栅电极或者上述扩散层相连接的上述布线图案与上述支持衬底之间、当在形成上述布线图案的等离子处理中对于上述栅电极产生的电荷超过规定值时、将上述电荷向上述支持衬底侧释放的保护元件；和
形成在上述层间绝缘膜上、通过贯通上述层间绝缘膜的第2连接孔与上述支持衬底相连接的哑导电图案。
6.权利要求5中记载的半导体器件，其特征在于，上述哑导电图案由多个点状导电图案、平板型导电图案或者直线形导电图案中的任意一种或上述图案的组合构成。
7.权利要求1～6中任一项记载的半导体器件，其特征在于，上述半导体元件为场效应晶体管。
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Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.

Effective date: 20131210

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Oki Semiconductor Co.,Ltd.

CP02 Change in the address of a patent holder

Address after: yokohama

Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: LAPIS SEMICONDUCTOR Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20131210

Address after: Tokyo, Japan

Patentee after: Oki Semiconductor Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Oki Electric Industry Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090916

Termination date: 20160126

EXPY Termination of patent right or utility model