JP2014011176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2014011176A JP2014011176A JP2012144326A JP2012144326A JP2014011176A JP 2014011176 A JP2014011176 A JP 2014011176A JP 2012144326 A JP2012144326 A JP 2012144326A JP 2012144326 A JP2012144326 A JP 2012144326A JP 2014011176 A JP2014011176 A JP 2014011176A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- manufacturing
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000004020 conductor Substances 0.000 claims description 36
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 238000003384 imaging method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5221—Crossover interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 ゲート絶縁膜へのダメージを低減した半導体装置の製造方法を提供する。
【解決手段】 導電体膜に対してプラズマを用いたエッチングを行うことで、導電体膜から、半導体素子のゲート電極に接続する第１配線と、半導体基板の表面への正射影の面積が第１配線よりも大きい第２配線と、保護素子と接続する第３配線とを含む配線層を形成する工程を有する。配線層を形成する工程において、導電体膜の第１配線となる部分を、導電体膜の第３配線となる部分よりも先に、導電体膜の第２配線となる部分から分離するようにエッチングを行う。
【選択図】 図１
【解決手段】 導電体膜に対してプラズマを用いたエッチングを行うことで、導電体膜から、半導体素子のゲート電極に接続する第１配線と、半導体基板の表面への正射影の面積が第１配線よりも大きい第２配線と、保護素子と接続する第３配線とを含む配線層を形成する工程を有する。配線層を形成する工程において、導電体膜の第１配線となる部分を、導電体膜の第３配線となる部分よりも先に、導電体膜の第２配線となる部分から分離するようにエッチングを行う。
【選択図】 図１
Description
本発明は半導体装置の製造方法に関する。
半導体装置の配線を形成する方法の一つとして、導電体膜をプラズマエッチングによってパターニングする方法がある。この方法では、プラズマエッチングによって配線が帯電してしまう場合がある。配線が帯電すると、その配線に接続するＭＯＳトランジスタのゲート電極の電位が変化するため、ゲート絶縁膜に大きな電界がかかり、ゲート絶縁膜にダメージが生じうる。
この課題に対して、特許文献１には、半導体基板に接続するダミー配線を設ける技術が開示されている。配線を形成する工程において、ゲート電極に接続する配線に溜まった電荷を、ダミー配線を介して半導体基板に排出することで、ゲート絶縁膜へのダメージを低減している。
また、この課題に対して、特許文献２には、規定の面積を超える配線を、規定の面積以下の複数の配線に置き換え、複数の配線を別の層の配線やプラグにて電気的に接続する技術が開示されている。
特許文献１では、ゲート電極に接続する配線の面積については、詳細な検討がなされていない。ゲート電極に接続する配線の面積が大きい場合には、導電体膜から配線を形成する際に、導電体膜に蓄積された電荷によって、ゲート絶縁膜へのダメージが生じる可能性がある。
特許文献２では、複数の配線を別の層の配線やプラグにて電気的に接続することから、寄生容量の増大や、接続抵抗の増大が懸念される。 そこで、本発明では、配線容量の増大を抑制しつつ、ゲート絶縁膜へのダメージを低減した半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、ゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、保護素子と、前記ゲート絶縁膜と前記ゲート電極と前記保護素子の上に設けられた導電体膜を有する半導体基板を準備する工程と、前記導電体膜に対して、プラズマを用いたエッチングを行うことで前記導電体膜から、前記ゲート電極と接続された第１配線と、前記半導体基板の表面への正射影の面積が前記第１配線よりも大きい第２配線と、前記保護素子と接続された第３配線とを含む配線層を形成する工程と、を有し、前記配線層を形成する工程において、前記導電体膜の前記第１配線となる部分を、前記導電体膜の前記第３配線となる部分よりも先に、前記導電体膜の前記第２配線となる部分から分離するようにエッチングを行う。
本発明によって、配線容量の増大を抑制しつつ、ゲート絶縁膜へのダメージを低減することが可能となる。
本発明の半導体装置の製造方法において、プラズマを用いたエッチングによって、第１配線と、第２配線と、第３配線とが導電体膜から形成される。が形成される。第１配線は、半導体素子のゲート電極に接続される配線である。第２配線は、半導体基板の表面への正射影の面積が第１配線よりも大きい配線である。第３配線は、保護素子と接続する配線である。この配線を形成する工程において、導電体膜の第１配線となる部分は、導電体膜の第３配線となる部分よりも先に、導電体膜の第２配線となる部分から分離される。このような製造方法によって、配線容量の増大を抑制しつつ、ゲート絶縁膜へのダメージを低減することが可能となる。
（第１の実施形態）
本実施形態の半導体装置の製造方法について、図１（ａ）、図１（ｂ）、図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｃ）を用いて説明する。まず、図１（ａ）及び図１（ｂ）を用いて、本実施形態の半導体装置について説明する。
本実施形態の半導体装置の製造方法について、図１（ａ）、図１（ｂ）、図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｃ）を用いて説明する。まず、図１（ａ）及び図１（ｂ）を用いて、本実施形態の半導体装置について説明する。
図１（ａ）は、本実施形態の半導体装置の断面模式図である。図１（ａ）において、半導体基板１０１は、Ｎ型のシリコン半導体基板である。半導体基板１０１には、酸化シリコンからなる絶縁体を含む素子分離部１０２が設けられている。半導体基板１０１の表面側の素子分離部１０２以外の部分には、半導体素子が形成され、Ｎ型の半導体領域１０３と、Ｐ型のＭＯＳトランジスタのソース領域１０４、及びドレイン領域１０４が設けられている。半導体基板１０１の表面には、ゲート絶縁膜１００が設けられ、ゲート電極１０５がゲート絶縁膜１００の上に設けられている。ゲート絶縁膜１００は酸化シリコンからなり、ゲート電極１０５はポリシリコンからなる。
このような構成を有する半導体基板１０１を覆うように、絶縁膜１０６が設けられる。絶縁膜１０６は開口を有し、その開口には、コンタクトプラグである第１プラグ１０７と第２プラグ１０８が設けられている。絶縁膜１０６と、第１プラグ１０７と、第２プラグ１０８の上には、第１配線層が設けられている。第１配線層は、第１配線１０９と第２配線１１０と第３配線１１１とを含む複数の配線を有する。第１配線１０９と第２配線１１０と第３配線１１１とは、絶縁膜１０６と、第１配線層を覆う絶縁膜１１２によって、互いに分離されている。絶縁膜１１２は開口を有し、その開口には、ビアプラグである第３プラグ１１３と、第４プラグ１１４と、が設けられている。絶縁膜１０６と、第３プラグ１１３と、第４プラグ１１４の上には、第２配線層が設けられている。第２配線層は、第４配線１１５と、その他の配線（不図示）を含む複数の配線を有する。第２配線層の上には、絶縁膜１１６と、保護膜１１７とが設けられている。
本実施形態において、絶縁膜１０６は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる。絶縁膜１１２と、絶縁膜１１６は、酸化シリコンからなる。第１プラグ１０７と、第２プラグ１０８と、第３プラグ１１３と、第４プラグ１１４は、タングステンを主成分とする導電体からなる。これらのプラグは、バリアメタルとして機能する導電体、例えば、チタンの層を有していてもよい。第１配線層と第２配線層は、アルミニウムを主成分とする導電体からなる。これらの配線層は、バリアメタルとして機能する導電体、例えば、チタンの層を有していてもよい。保護膜１１７は、窒化シリコンからなる。
ここで、第１プラグ１０７は、ＭＯＳトランジスタのゲート電極１０５と接続され、第１配線１０９と接続されている。つまり、ゲート電極１０５は、第１プラグ１０７を介して、第１配線１０９と電気的に接続されている。第２プラグ１０８は、半導体領域１０３と接続され、第３配線１１１と接続されている。つまり、半導体領域１０３は、第２プラグ１０８を介して、第３配線１１１と電気的に接続されている。そして、第１配線１０９と第２配線１１０は、第３プラグ１１３と第４プラグ１１４と第４配線１１５とを介して、電気的に接続されている。
ここで、半導体領域１０３は、半導体基板１０１と同一導電型であり、第３配線１１１と半導体基板１０１とを電気的に接続し、本発明における保護素子として機能する。保護素子は、電荷を半導体基板１０１に排出する機能を有し、本実施形態のように単なる半導体領域でもよいし、例えば、半導体基板１０１と逆導電型の半導体領域からなるダイオードや、ゲート絶縁膜とゲート電極を有する素子や、ＥＳＤ素子等が挙げられる。
図１（ｂ）は、図１（ａ）の第１プラグ１０７と、第２プラグ１０８と、第１配線層の配線の配置を説明するための、平面模式図である。図１（ｂ）は、各構成の外縁を半導体基板１０１の表面に平行な面に投影した図（正射影図）とも言える。第１配線１０９と、第２配線１１０と、第３配線１１１は、第１方向Ｘに沿って設けられている。本実施形態では、各配線の配線長とは、第１方向Ｘに沿った長さであり、各配線の配線幅とは、第１方向Ｘに直交する第２方向Ｙに沿った長さである。ここでは、配線長≧配線幅とする。
第１プラグ１０７と接続する第１配線１０９は、配線長Ｌ１を有し、配線幅Ｗ１を有する。第１配線１０９と電気的に接続する第２配線１１０は、配線長Ｌ２を有し、配線幅Ｗ２を有する。第２プラグ１０８と接続する第３配線１１１は、配線長Ｌ３を有し、配線幅Ｗ３を有する。本実施形態において、各配線は矩形であり、第１辺と第２辺とからなる。第１辺の長さは配線長であり、第２辺の長さは配線幅である。ここで、配線幅Ｗ１と配線幅Ｗ２と配線幅Ｗ３は実質的に等しく、配線長Ｌ１は配線長Ｌ２よりも小さい（Ｌ１＜Ｌ２）。つまり、第２配線１１０は、第１配線１０９に比べて大きな面積を有する。配線長Ｌ２は、例えば、１５ｍｍ以上である。このような配線にすることで、後に説明する製造時のプラズマによるゲート絶縁膜１００のダメージを低減することが可能となる。
また、本実施形態においては、図１（ｂ）にあるように、第１の配線１０９と第２配線１１０との距離は距離Ｄ１であり、第２の配線１１０と第３配線１１１との距離は距離Ｄ２であり、第１の配線１０９と第３配線１１１との距離は距離Ｄ３である。距離とは、配線と配線の最短距離のことである。そして、距離Ｄ１は距離Ｄ２よりも大きい（Ｄ１＞Ｄ２）。また、距離Ｄ２は距離Ｄ３よりも小さい（Ｄ２＜Ｄ３）。このような距離関係にすることで、第２配線１１０にて帯電した電荷を、ゲート電極１０５ではなく半導体領域１０３、すなわち保護素子へ排出することが容易となる。よって、ゲート絶縁膜１００へのダメージを低減することが可能となる。
また、本実施形態においては、図１（ｂ）にあるように、第１配線１０９と第２配線１１０との間に、第３配線１１１が設けられている。このような構成によっても、ゲート電極１０５ではなく半導体領域１０３へ第２配線１１０にて帯電した電荷を排出することが容易となる。更に、好ましくは、半導体基板１０１の表面に平行な面における第１プラグ１０７と、第２プラグ１０８と、を結ぶ線分が、第１方向Ｘに沿っていることが望ましい。この構成によって、ゲート電極１０５ではなく半導体領域１０３へ第２配線１１０にて帯電した電荷を排出することが容易となる。
なお、第２配線１１０に保護素子との接続部を設ける場合に比べて、第２配線１１０と別に保護素子に接続する第３配線１１１を設け、第１配線１０９、および第２配線１１０と分離したことで、第２配線１１０の容量の増大を低減することが可能となる。
本実施形態の半導体装置の製造方法について、図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｃ）を用いて説明する。これらの図面は、製造方法の工程を説明するための本実施形態の半導体装置の断面模式図である。各図面は図１（ａ）に対応しており、同一の構成には同一の符号を付し、説明を省略する。
まず、図２（ａ）に示すような構造の半導体基板１０１を準備する。この構成は、一般的な半導体プロセスによって形成可能であるため、詳細な製造方法の説明は省略する。図２（ａ）において、素子分離部１０２は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法で形成されたものとする。しかし、素子分離部１０２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法や半導体領域による分離などの任意の方法によって形成可能である。
図２（ｂ）では、第１プラグ１０７と第２プラグ１０８と絶縁膜１０６とを覆うように、導電体膜２００を形成する。そして、導電体膜２００の上に、マスク２０１を形成する。導電体膜２００は、絶縁膜１０６側から、チタンと、アルミニウムと、チタンが積層された膜であり、スパッタ法によって形成される。そして、マスク２０１は、例えば、フォトレジストからなる。
マスク２０１は、任意のパターンを有し、開口２０２、２０３、２０４を有する。開口は、いわゆる閉ループ形状のものだけでなく、スリット状のもの等も含むものとする。ここでは、図の奥行方向における複数の開口の幅は等しいものとして説明する。開口２０２の面積に比べて、開口２０３の面積が大きい。更に、開口２０４の面積は、開口２０３の面積よりも大きい。また、マスク２０１は、図１（ｂ）を用いて説明した配線を形成するべく、配線となる部分にフォトレジストが残る。マスク２０１は、導電体膜の第１配線となる部分を覆う第１部分と、導電体膜の第２配線となる部分を覆う第２部分と、導電体膜の第３配線となる部分を覆う第３部分とを有する。そして、第１の部分と第２の部分との距離が、第２の部分と第３の部分との距離に比べて大きくなるように、マスク２０１が形成されることが好ましい。
マスク２０１を用いて、導電体膜２００を、エッチングによって除去し、第１配線層を形成する。このエッチングは、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等のプラズマを用いたエッチングである。エッチング条件としては、エッチングガスとして、エチレン系のＣ２Ｈ４ガスを用いる。そして、圧力は、８ｍＴｏｒｒ以上１０ｍＴｏｒｒ以下の範囲に、ソースパワーは、１０００Ｗ以上１５００Ｗ以下の範囲に、バイアスパワーは１００Ｗ以上２００Ｗ以下の範囲に設定される。また、エッチングガスとして、Ｃｌ２、ＢＣｌ３、ＣＣｌ４等の塩素系を用いることも出来る。
ここで、図２（ｃ）と、図２（ｄ）と、図３（ａ）は、エッチングの経時変化を模式的に示したものである。本実施形態のエッチング条件は、図２（ｃ）及び図２（ｄ）に示すように、エッチングされる領域の面積が小さいほど、エッチングされにくい条件となっている。つまり、開口２０２と開口２０３と開口２０４の順に、導電体膜２００が除去される速度が高まる。
まず、図２（ｃ）の時点では、導電体膜２００は一部が除去され、導電体膜２０５の状態になる。導電体膜２０５は、エッチングされた部分２０６と、部分２０７と、部分２０８とを有する。これらの厚みは、部分２０６、部分２０７、部分２０８の順に薄くなっている。そして、図２（ｄ）の時点では、導電体膜２０５は、更に一部が除去され、導電体膜２０９の状態になる。導電体膜２０９は、エッチングされた部分２１０と、部分２１１とを有する。そして、部分２１０より部分２１１の方が薄い。部分２０８だった箇所は、全ての導電体が除去される。そして、最終的には、導電体膜２００の開口２０２と開口２０３と開口２０４に対応した部分が除去され、図３（ａ）の第１配線１０９と、第２配線１１０と、第３配線１１１とを含む第１の配線層が形成される。
その後、マスク２０１を除去した後、プラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）によって酸化シリコンからなる絶縁膜１１２を形成し、第３プラグ１１３と第４プラグ１１４とを形成する（図３（ｂ））。ここで、絶縁膜１１２を形成する際にプラズマが用いられても、第１配線１０９と第２配線１１０とは分離されているため、導電体のエッチング工程時のプラズマの影響に比べれば、ゲート絶縁膜１００への影響は小さい。
そして、絶縁膜１１２と第３プラグ１１３と第４プラグ１１４とを覆う第２配線層を形成する。第２配線層は少なくとも第４配線１１５を含む。その後、第４配線１１５を覆って絶縁膜１１６と保護膜１１７とを形成することで、図１（ａ）に示す半導体装置が完成する。なお、半導体装置が固体撮像装置の場合には、この後、カラーフィルタやマイクロレンズ等の構造を形成してもよい。また、説明は省略するが半導体装置は外部との信号のやり取りをする電極パッドなどの構成を有していることは明らかである。
本実施形態の製造方法によれば、導電体膜２００から第１配線層を形成する工程において、最初に第１配線１０９が第２配線１１０から分離され、第３配線１１１は第２配線１１０と最後に分離される。つまり、最初に、ゲート電極１０５に接続する第１配線１０９が他の配線となる部分から分離される。このような製造方法によって、プラズマを受け帯電しやすい大きな面積の第２配線１１０から、早期にゲート電極１０５に接続する第１配線１０９を分離することが出来るため、プラズマによるゲート電極１０５へのダメージを低減することが出来る。
本実施形態では、第１配線１０９と第２配線１１０との間に第３配線１１１を設けたが、その構成には限定されない。少なくとも、第１配線１０９と第２配線１１０との距離Ｄ１が、第１配線１０９と第３配線１１１との距離Ｄ２よりも大きければよい。本実施形態の製造方法によって、第１配線となる部分と第３配線となる部分の間よりも、第１配線となる部分と第２配線となる部分の間の導電体膜２００が先に除去される。よって、第１配線１０９を第３配線１１１よりも先に第２配線１１０となる部分から分離することが出来る。
また、本実施形態では、エッチング条件を開口の面積が大きいほどエッチング速度が速い条件とした。しかし、他の場合においても、第１配線を第３配線よりも先に、第２配線から分離することが出来ればよい。つまり、エッチング速度がエッチング領域の面積が大きいほど速い場合には、Ｄ１＞Ｄ２であればよい。その時、より好ましくは、Ｄ１＞Ｄ３＞Ｄ２である。また、エッチング速度がエッチング領域の面積が大きいほど遅い場合には、Ｄ１＜Ｄ２であればよく、好ましくはＤ２＞Ｄ３＞Ｄ１であればよい。
本実施形態では、第３配線１１１が接続する半導体領域１０３は、半導体基板１０１と同一導電型で、半導体基板１０１の電位と等しく（同一ノード）とした。しかし、半導体領域１０３は、逆導電型で半導体基板１０１とダイオードを構成し、電気的に浮遊状態であってもよい。半導体領域１０３は、半導体基板１０１自体であってもよく、電荷を半導体基板に排出することが可能であれば、どのような形態でもよい。なお、第３配線１１１の配線長Ｌ３は任意の値でよい。また、本実施形態のＭＯＳトランジスタとは、いわゆるＭＩＳ構造（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ構造）の一種である。各構成の材料は、本実施形態の材料に限定されない。
また、本実施形態の半導体装置は、例えば、複数の光電変換素子が配置された撮像領域を有する撮像装置を含む。本実施形態の第１配線１０９と第２配線１１０は、撮像装置における撮像領域の長辺に沿って設けられる駆動用の配線や信号伝達用の配線に適用されうる。
なお、第３配線１１１を、複数設けてもよい。第３配線１１１を複数設けることによって、ゲート絶縁膜１００へのダメージをより確実に低減することが出来る。ここで、第２配線１１０は、プラグを介して半導体基板と電気的に接続していてもよいし、他の配線と接続している形態でもよい。
（変形例）
第１の実施形態の第１配線層の配置の変形例について、図４（ａ）〜図４（ｄ）を用いて説明する。図４（ａ）〜図４（ｄ）は、それぞれ別の変形例を示す。図４（ａ）〜図４（ｄ）は、図１（ｂ）に対応する平面模式図であり、同一の構成には同一の符号を付し、説明を省略する。
第１の実施形態の第１配線層の配置の変形例について、図４（ａ）〜図４（ｄ）を用いて説明する。図４（ａ）〜図４（ｄ）は、それぞれ別の変形例を示す。図４（ａ）〜図４（ｄ）は、図１（ｂ）に対応する平面模式図であり、同一の構成には同一の符号を付し、説明を省略する。
図４（ａ）は、図１（ｂ）と異なり、第３配線１１１が第１配線１０９と第２配線１１０との間に設けられていない。図４（ａ）では、距離Ｄ１と、距離Ｄ２と、距離Ｄ３とは、Ｄ１＞Ｄ２＞Ｄ３の関係を有している。
図４（ｂ）は、図１（ｂ）と異なり、第３配線１１１が第１配線１０９と第２配線１１０との間に設けられていない。図４（ｂ）でも、距離Ｄ１と、距離Ｄ２と、距離Ｄ３とは、Ｄ１＞Ｄ２＞Ｄ３の関係を有している。また、第３配線１１１の配線長Ｌ３は、第１配線１０９の配線長Ｌ１よりも大きい。
図４（ｃ）は、第３配線１１１がＬ字型であり、第３配線１１１の少なくとも一部が図１（ｂ）と同様に、第１配線１０９と第２配線１１０との間に設けられている。ここで、距離Ｄ１と、距離Ｄ２と、距離Ｄ３は、Ｄ１＞Ｄ２＝Ｄ３となっている。
図４（ｄ）は、図１（ｂ）と異なり、第３配線１１１が第１配線１０９と第２配線１１０との間に設けられておらず、第２配線１１０が第１配線１０９と第３配線１１１との間に設けられている。ここで、距離Ｄ１と、距離Ｄ２は、Ｄ１＞Ｄ２となっている。
以上のような構成によっても、第１配線１０９が大きな面積を有する第２配線１１０と分離されているため、ゲート絶縁膜１００へのダメージを低減することが可能となる。なお、このような変形例においても、第１の実施形態と同様に、第１配線１０９となる部分と第３配線１１１となる部分を同時に、第２配線１１０となる部分から分離するようにしても良い。
（第２の実施形態）
本実施形態の半導体装置について、図５（ａ）及び図５（ｂ）を用いて説明する。本実施形態では、第１の実施形態に対して、第２配線１１０が別の半導体領域５０１に接続した構成を示している点で相違する。第１の実施形態を示す図１（ａ）と同一の構成には同一の符号を付し、説明を省略する。
本実施形態の半導体装置について、図５（ａ）及び図５（ｂ）を用いて説明する。本実施形態では、第１の実施形態に対して、第２配線１１０が別の半導体領域５０１に接続した構成を示している点で相違する。第１の実施形態を示す図１（ａ）と同一の構成には同一の符号を付し、説明を省略する。
本実施形態の半導体装置は、図５（ａ）に示すように、半導体領域５０１に接続する第５プラグ５０２が設けられており、第５プラグは第２配線１１０に接続されている。半導体領域５０１は、例えば、Ｐ型半導体領域であり、半導体基板１０１とダイオードを形成する。第２配線１１０に帯電した場合には、任意の電位になったところで、Ｐ型半導体領域から半導体基板１０１に電荷が排出される。このような構成によって、第１の実施形態に比べて、第２配線１１０の容量が増大するものの、ゲート絶縁膜１００へのダメージ低減が可能である。
また、図５（ｂ）は、図５（ａ）の変形例である。図５（ｂ）に示す半導体装置では、第１配線１０９と第２配線１１０とを、第５配線５０３と、第６配線５０４と、第６プラグ５０６と、第７プラグ５０７と、第７配線５０８と、を用いて接続している。なお、第５配線５０３と第６配線５０４とは第２配線層であり、第７配線５０８は第３配線層である。第２配線層と第３配線層との間には絶縁膜５０５が設けられている。第１配線１０９と第２配線１１０との接続はどのような構成でもよいが、配線とプラグとが少ない方が好ましい。
各実施形態で記載した構成、材料、製造方法は、一例であり、限定されるものではない。各実施形態、及び変形例は、適宜、組み合わせが可能であり、また、適宜変更可能である。各実施形態における、幅や距離等は、少なくとも設計段階において満たされていればよい。
１００ ゲート絶縁膜
１０１ 半導体基板
１０３ 半導体領域
１０５ ゲート電極
１０７ 第１プラグ
１０８ 第２プラグ
１０９ 第１配線
１１０ 第２配線
１１１ 第３配線
１１５ 第４配線
１０１ 半導体基板
１０３ 半導体領域
１０５ ゲート電極
１０７ 第１プラグ
１０８ 第２プラグ
１０９ 第１配線
１１０ 第２配線
１１１ 第３配線
１１５ 第４配線
Claims (15)
- ゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、保護素子と、前記ゲート絶縁膜と前記ゲート電極と前記保護素子の上に設けられた導電体膜を有する半導体基板を準備する工程と、
前記導電体膜に対して、プラズマを用いたエッチングを行うことで前記導電体膜から、前記ゲート電極と接続された第１配線と、前記半導体基板の表面への正射影の面積が前記第１配線よりも大きい第２配線と、前記保護素子と接続された第３配線とを含む配線層を形成する工程と、
を有し、
前記配線層を形成する工程において、前記導電体膜の前記第１配線となる部分を、前記導電体膜の前記第３配線となる部分よりも先に、前記導電体膜の前記第２配線となる部分から分離するようにエッチングを行う
ことを特徴とする半導体装置の製造方法。 - 前記配線層を形成する工程において、
前記第１配線と前記第２配線との間の距離に比べて、前記第２配線と前記第３配線との間の距離が小さくなるように、前記第１配線と、前記第２配線と、前記第３配線とを形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記配線層を形成する工程において、
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１配線と前記第２配線との間に、前記第３配線の少なくとも一部を形成する
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 - 前記配線層を形成する工程は、前記第１配線となる部分を覆う第１部分と、前記第２配線となる部分を覆う第２部分と、前記第３配線となる部分を覆う第３部分とを有するマスクを形成する工程を有し、
前記第１部分と前記第３部分との間の距離に比べて、前記第３部分と前記第２部分との間の距離が大きくなるように、前記第１部分と、前記第２部分と、前記第３部分とを形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記配線層を形成する工程は、前記第１配線となる部分を覆う第１部分と、前記第２配線となる部分を覆う第２部分と、前記第３配線となる部分を覆う第３部分とを有するマスクを形成する工程を有し、
前記第１部分と前記第２部分との間の距離に比べて、前記第２部分と前記第３部分との間の距離が小さくなるように、前記第１部分と、前記第２部分と、前記第３部分とを形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１配線と、前記第２配線と、前記第３配線を、第１方向に沿うように形成する
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。 - 前記第３配線と前記保護素子との接続部と、前記第１配線と前記ゲート電極との接続部と、を結ぶ線分が、前記第１方向に沿うように、前記第１配線と前記第３配線が形成されている
ことを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記導電体膜は、アルミニウムが主成分である
ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。 - 前記ゲート電極と、前記ゲート絶縁膜とは、ＭＯＳトランジスタを構成する
ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。 - 前記保護素子は、ダイオードである
ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。 - 前記保護素子は、前記ゲート電極とは別のゲート電極と、前記ゲート絶縁膜とは別のゲート絶縁膜とを有する
ことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。 - 更に、プラズマを用いたＣＶＤ法によって、前記第１配線と、前記第２配線と、前記第３配線とを覆う絶縁膜を形成する工程を有する
ことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置の製造方法。 - 更に、前記絶縁膜の上に設けられ、前記第１配線と、前記第２配線と、を接続する第４配線を形成する工程を有する
ことを特徴とする請求項１３に記載の半導体装置の製造方法。 - 前記第２配線には、前記保護素子とは別の保護素子が接続されている
ことを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012144326A JP2014011176A (ja) | 2012-06-27 | 2012-06-27 | 半導体装置の製造方法 |
| US13/925,510 US20140004700A1 (en) | 2012-06-27 | 2013-06-24 | Manufacturing method for a semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012144326A JP2014011176A (ja) | 2012-06-27 | 2012-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014011176A true JP2014011176A (ja) | 2014-01-20 |
| JP2014011176A5 JP2014011176A5 (ja) | 2015-08-06 |
Family
ID=49778560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012144326A Pending JP2014011176A (ja) | 2012-06-27 | 2012-06-27 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20140004700A1 (ja) |
| JP (1) | JP2014011176A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200078968A (ko) * | 2018-12-24 | 2020-07-02 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
| JPH1174523A (ja) * | 1997-06-19 | 1999-03-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001358128A (ja) * | 2000-06-15 | 2001-12-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2003115490A (ja) * | 2001-10-03 | 2003-04-18 | Seiko Epson Corp | 半導体装置及びその設計方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4502173B2 (ja) * | 2003-02-03 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2005142363A (ja) * | 2003-11-06 | 2005-06-02 | Toshiba Corp | 半導体集積回路 |
| JP2006140349A (ja) * | 2004-11-12 | 2006-06-01 | Matsushita Electric Ind Co Ltd | レイアウト検証方法およびこれを用いた半導体集積回路装置の設計方法 |
| JP2006294719A (ja) * | 2005-04-07 | 2006-10-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP5226260B2 (ja) * | 2007-08-23 | 2013-07-03 | セイコーインスツル株式会社 | 半導体装置 |
| JP2011047732A (ja) * | 2009-08-26 | 2011-03-10 | Seiko Epson Corp | Ｍｅｍｓセンサー、ｍｅｍｓセンサーの製造方法および電子機器 |
-
2012
- 2012-06-27 JP JP2012144326A patent/JP2014011176A/ja active Pending
-
2013
- 2013-06-24 US US13/925,510 patent/US20140004700A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
| JPH1174523A (ja) * | 1997-06-19 | 1999-03-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001358128A (ja) * | 2000-06-15 | 2001-12-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2003115490A (ja) * | 2001-10-03 | 2003-04-18 | Seiko Epson Corp | 半導体装置及びその設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140004700A1 (en) | 2014-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9660022B2 (en) | Semiconductive device with a single diffusion break and method of fabricating the same | |
| US7233037B2 (en) | Solid state imaging device and method of manufacturing the same | |
| CN104347645B (zh) | 光电二极管栅极介电保护层 | |
| TWI531053B (zh) | 半導體裝置與其形成方法與影像感測裝置 | |
| JP2017199875A (ja) | 光電変換装置およびカメラ | |
| CN102468246B (zh) | 半导体元件及其制作方法 | |
| JP2017183661A (ja) | 光電変換装置およびカメラ | |
| KR20080033090A (ko) | 고체 촬상 소자 및 그 제조방법 | |
| CN103715133A (zh) | Mos晶体管及其形成方法 | |
| US20160156817A1 (en) | Manufacturing method of imaging apparatus, imaging apparatus, and imaging system | |
| JP6445799B2 (ja) | 光電変換装置 | |
| JP2009027169A (ja) | 半導体装置のテスト構造物及び半導体装置 | |
| JP2016219792A (ja) | 固体撮像装置、固体撮像装置の製造方法、および撮像システム | |
| JP2016219792A5 (ja) | ||
| JP2007311818A (ja) | 半導体装置 | |
| CN108206194B (zh) | 图像传感器及其制造方法 | |
| JP2014011176A (ja) | 半導体装置の製造方法 | |
| JP2008140805A (ja) | 半導体装置 | |
| JP2005229073A (ja) | 半導体装置およびその製造方法 | |
| US20120052615A1 (en) | Method and structure for reducing dark current in a cmos image sensor | |
| US11094553B2 (en) | Semiconductor device and manufacturing method | |
| JP2010118661A (ja) | イメージセンサー及び前記イメージセンサーの製造方法 | |
| JP5875368B2 (ja) | 半導体装置の製造方法 | |
| JP2009060143A (ja) | 半導体装置 | |
| JP2008159974A (ja) | 光電変換装置及びその製造方法並びにラインイメージセンサｉｃの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150619 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150619 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160105 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20160517 |