JP2003115490A - 半導体装置及びその設計方法 - Google Patents
半導体装置及びその設計方法Info
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- JP2003115490A JP2003115490A JP2001307019A JP2001307019A JP2003115490A JP 2003115490 A JP2003115490 A JP 2003115490A JP 2001307019 A JP2001307019 A JP 2001307019A JP 2001307019 A JP2001307019 A JP 2001307019A JP 2003115490 A JP2003115490 A JP 2003115490A
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Abstract
(57)【要約】
【課題】 メタル配線層のエッチング工程における電荷
チャージに起因するゲート絶縁膜の劣化及びリーク電流
の発生を防止するのに適した配線構造を有する半導体装
置を提供する。 【解決手段】 半導体装置は、半導体基板１と、複数の
トランジスタを含み所定の回路ブロックを実現するため
のセル１０と、第１の配線層において回路ブロックの入
力段のトランジスタのゲート電極への接続を行うために
セル内に形成された第１の入力配線パターン６ａと、第
１の配線層においてセル外の素子への接続を行うために
セル内外に形成された第２の入力配線パターン６ｂと、
第２の配線層において第１の入力配線パターンと第２の
入力配線パターンとを電気的に接続するためにセル内に
形成された第３の入力配線パターン８ａとを具備する。
チャージに起因するゲート絶縁膜の劣化及びリーク電流
の発生を防止するのに適した配線構造を有する半導体装
置を提供する。 【解決手段】 半導体装置は、半導体基板１と、複数の
トランジスタを含み所定の回路ブロックを実現するため
のセル１０と、第１の配線層において回路ブロックの入
力段のトランジスタのゲート電極への接続を行うために
セル内に形成された第１の入力配線パターン６ａと、第
１の配線層においてセル外の素子への接続を行うために
セル内外に形成された第２の入力配線パターン６ｂと、
第２の配線層において第１の入力配線パターンと第２の
入力配線パターンとを電気的に接続するためにセル内に
形成された第３の入力配線パターン８ａとを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体装
置に関し、特に、受注先の仕様に合わせて種々のセルを
用いて設計されるゲートアレイ、エンベデッドアレイ、
スタンダードセル等の半導体装置に関する。さらに、本
発明は、そのような半導体装置の設計方法に関する。
置に関し、特に、受注先の仕様に合わせて種々のセルを
用いて設計されるゲートアレイ、エンベデッドアレイ、
スタンダードセル等の半導体装置に関する。さらに、本
発明は、そのような半導体装置の設計方法に関する。
【０００２】
【従来の技術】ゲートアレイ等の半導体装置において
は、所望の機能を実現する回路ブロックを構成する多数
のセルを配置して接続することにより、レイアウト設計
が行われる。各セルは、複数のトランジスタと、それら
のトランジスタ間を接続するためのセル内配線パターン
と、セルの入出力を接続するための入出力配線パターン
（以下、「ピン」ともいう）とを含んでいる。このよう
な配線パターンは、トランジスタが形成された半導体基
板上に層間絶縁膜を介して積層された何層かのメタルに
よって形成される。従来は、メタル上位層を長距離の配
線に使用するため、セル内配線パターンや入出力配線パ
ターンは、極力下位層のメタルによって形成されてい
た。そのような従来の半導体装置について、図２を参照
しながら説明する。
は、所望の機能を実現する回路ブロックを構成する多数
のセルを配置して接続することにより、レイアウト設計
が行われる。各セルは、複数のトランジスタと、それら
のトランジスタ間を接続するためのセル内配線パターン
と、セルの入出力を接続するための入出力配線パターン
（以下、「ピン」ともいう）とを含んでいる。このよう
な配線パターンは、トランジスタが形成された半導体基
板上に層間絶縁膜を介して積層された何層かのメタルに
よって形成される。従来は、メタル上位層を長距離の配
線に使用するため、セル内配線パターンや入出力配線パ
ターンは、極力下位層のメタルによって形成されてい
た。そのような従来の半導体装置について、図２を参照
しながら説明する。
【０００３】図２は、従来の半導体装置における配線パ
ターンの一部を示す図であり、（ａ）は平面図、（ｂ）
は（ａ）のＢ−Ｂ’における断面図である。なお、図２
の（ａ）においては、絶縁膜を省略している。
ターンの一部を示す図であり、（ａ）は平面図、（ｂ）
は（ａ）のＢ−Ｂ’における断面図である。なお、図２
の（ａ）においては、絶縁膜を省略している。
【０００４】半導体基板１上には、ゲート絶縁膜２を介
してゲート電極３が形成される。次に、ゲート電極３の
両側の半導体基板１内に、ソース／ドレインとなる不純
物拡散領域４が形成される。図２においては、セル２０
の回路ブロックの入力段を構成するトランジスタＱ１を
示している。
してゲート電極３が形成される。次に、ゲート電極３の
両側の半導体基板１内に、ソース／ドレインとなる不純
物拡散領域４が形成される。図２においては、セル２０
の回路ブロックの入力段を構成するトランジスタＱ１を
示している。
【０００５】トランジスタが形成された半導体基板１の
上には、第１の層間絶縁膜５が形成され、第１の層間絶
縁膜５の所定の部分に開口が設けられる。続いて、第１
の層間絶縁膜５の上に第１の配線層６が設けられ、エッ
チングにより所望の配線がパターン形成される。第１の
配線層６の配線パターンは、第１の層間絶縁膜５の開口
を介して、ゲート電極３や不純物拡散領域４に接続され
る。
上には、第１の層間絶縁膜５が形成され、第１の層間絶
縁膜５の所定の部分に開口が設けられる。続いて、第１
の層間絶縁膜５の上に第１の配線層６が設けられ、エッ
チングにより所望の配線がパターン形成される。第１の
配線層６の配線パターンは、第１の層間絶縁膜５の開口
を介して、ゲート電極３や不純物拡散領域４に接続され
る。
【０００６】次に、第１の配線層６が形成された半導体
基板１の上に第２の層間絶縁膜７が形成され、第２の層
間絶縁膜７の所定の部分に開口が設けられる。続いて、
第２の層間絶縁膜７の上に第２の配線層８が設けられ、
エッチングにより所望の配線がパターン形成される。第
２の配線層８の配線パターンは、第２の層間絶縁膜７の
開口を介して、第１の配線層６の配線パターンに接続さ
れる。
基板１の上に第２の層間絶縁膜７が形成され、第２の層
間絶縁膜７の所定の部分に開口が設けられる。続いて、
第２の層間絶縁膜７の上に第２の配線層８が設けられ、
エッチングにより所望の配線がパターン形成される。第
２の配線層８の配線パターンは、第２の層間絶縁膜７の
開口を介して、第１の配線層６の配線パターンに接続さ
れる。
【０００７】図２においては、第１の配線層６の配線パ
ターンが、セル２０の回路ブロックの入力段を構成する
トランジスタＱ１のゲート電極３とセル外の第２の配線
層８の配線パターンとを接続する入力ピンを形成してい
る。この入力ピンは、セル２０内における長さがＬ１で
あり、セル２０外における長さがＬ２である。
ターンが、セル２０の回路ブロックの入力段を構成する
トランジスタＱ１のゲート電極３とセル外の第２の配線
層８の配線パターンとを接続する入力ピンを形成してい
る。この入力ピンは、セル２０内における長さがＬ１で
あり、セル２０外における長さがＬ２である。
【０００８】半導体装置のレイアウト設計においては、
セル内のレイアウトを予め決定しておき、そのような幾
つかのセルを適切な位置に配置して配線することにより
全体のレイアウトが決定される。その際、セル内におけ
る入力ピンの長さＬ１を予め決定しておいても、セル外
において接続される入力ピンの長さＬ２が変化すると、
全体の入力ピンの長さ（Ｌ１＋Ｌ２）も変化してしま
う。
セル内のレイアウトを予め決定しておき、そのような幾
つかのセルを適切な位置に配置して配線することにより
全体のレイアウトが決定される。その際、セル内におけ
る入力ピンの長さＬ１を予め決定しておいても、セル外
において接続される入力ピンの長さＬ２が変化すると、
全体の入力ピンの長さ（Ｌ１＋Ｌ２）も変化してしま
う。
【０００９】ところで、近年においてはトランジスタの
微細化に伴ってゲート絶縁膜の膜厚が減少してきてお
り、メタル配線層のエッチング工程における電荷のチャ
ージによるゲート絶縁膜の劣化が問題となっている。こ
のように、配線パターンに電荷が蓄積される現象は、ア
ンテナ効果と呼ばれている。図２に示すように、セルの
外部にまで伸びる長い入力ピンを第１の配線層６で形成
する場合には、第１の配線層のエッチング工程におい
て、入力ピン及びゲート電極３に蓄積される電荷量も大
きくなる。
微細化に伴ってゲート絶縁膜の膜厚が減少してきてお
り、メタル配線層のエッチング工程における電荷のチャ
ージによるゲート絶縁膜の劣化が問題となっている。こ
のように、配線パターンに電荷が蓄積される現象は、ア
ンテナ効果と呼ばれている。図２に示すように、セルの
外部にまで伸びる長い入力ピンを第１の配線層６で形成
する場合には、第１の配線層のエッチング工程におい
て、入力ピン及びゲート電極３に蓄積される電荷量も大
きくなる。
【００１０】このアンテナ効果により入力ピン及びゲー
ト電極３に蓄積される電荷量が大きくなると、ゲート絶
縁膜２の絶縁が破壊され、ゲート絶縁膜の劣化が生じて
リーク電流の発生要因になってしまうという問題があっ
た。しかも、現在の自動配置・配線によるレイアウト設
計手法においては、プロセスチャージに対して配線長を
制御することは困難である。
ト電極３に蓄積される電荷量が大きくなると、ゲート絶
縁膜２の絶縁が破壊され、ゲート絶縁膜の劣化が生じて
リーク電流の発生要因になってしまうという問題があっ
た。しかも、現在の自動配置・配線によるレイアウト設
計手法においては、プロセスチャージに対して配線長を
制御することは困難である。
【００１１】一方、特開平８−９７４１６号公報には、
アンテナ比が増加しても金属配線のプラズマエッチング
時に金属配線に蓄積されるプラズマ荷電粒子に起因する
ゲート酸化膜の劣化及び破壊を防止するために、金属配
線とゲート電極層との間にダイオード及び抵抗を構成す
るＮ型拡散層を介在させた半導体装置が掲載されてい
る。しかしながら、この方式によれば、新たにＮ型拡散
層を設けなければならないので、セルが大きくなると共
に配線層の変更だけでは対応できず、また、回路中にダ
イオード及び抵抗が介在することになるので、信号の遅
延時間も増加してしまう。
アンテナ比が増加しても金属配線のプラズマエッチング
時に金属配線に蓄積されるプラズマ荷電粒子に起因する
ゲート酸化膜の劣化及び破壊を防止するために、金属配
線とゲート電極層との間にダイオード及び抵抗を構成す
るＮ型拡散層を介在させた半導体装置が掲載されてい
る。しかしながら、この方式によれば、新たにＮ型拡散
層を設けなければならないので、セルが大きくなると共
に配線層の変更だけでは対応できず、また、回路中にダ
イオード及び抵抗が介在することになるので、信号の遅
延時間も増加してしまう。
【００１２】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明の目的は、メタル配線層のエッチング工程に
おける電荷チャージに起因するゲート絶縁膜の劣化及び
リーク電流の発生を防止するのに適した配線構造を有す
る半導体装置を提供することである。
み、本発明の目的は、メタル配線層のエッチング工程に
おける電荷チャージに起因するゲート絶縁膜の劣化及び
リーク電流の発生を防止するのに適した配線構造を有す
る半導体装置を提供することである。
【００１３】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体装置は、半導体基板と、半導体
基板内に形成された不純物拡散領域と半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極とを有する複
数のトランジスタを含み所定の回路ブロックを実現する
ためのセルと、半導体基板上に層間絶縁膜を介して形成
された第１の配線層において、回路ブロックの入力段の
トランジスタのゲート電極への接続を行うためにセル内
に形成された第１の入力配線パターンと、第１の配線層
において、セル外の素子への接続を行うためにセル内外
に形成された第２の入力配線パターンと、第１の配線層
上に層間絶縁膜を介して形成された第２の配線層におい
て、第１の入力配線パターンと第２の入力配線パターン
とを電気的に接続するためにセル内に形成された第３の
入力配線パターンとを具備する。
め、本発明に係る半導体装置は、半導体基板と、半導体
基板内に形成された不純物拡散領域と半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極とを有する複
数のトランジスタを含み所定の回路ブロックを実現する
ためのセルと、半導体基板上に層間絶縁膜を介して形成
された第１の配線層において、回路ブロックの入力段の
トランジスタのゲート電極への接続を行うためにセル内
に形成された第１の入力配線パターンと、第１の配線層
において、セル外の素子への接続を行うためにセル内外
に形成された第２の入力配線パターンと、第１の配線層
上に層間絶縁膜を介して形成された第２の配線層におい
て、第１の入力配線パターンと第２の入力配線パターン
とを電気的に接続するためにセル内に形成された第３の
入力配線パターンとを具備する。
【００１４】ここで、半導体基板上に層間絶縁膜を介し
て形成された少なくとも１つの配線層において、セルに
含まれる複数のトランジスタの接続を行うためにセル内
に形成されたセル内配線パターンをさらに具備するよう
にしても良い。
て形成された少なくとも１つの配線層において、セルに
含まれる複数のトランジスタの接続を行うためにセル内
に形成されたセル内配線パターンをさらに具備するよう
にしても良い。
【００１５】また、本発明に係る半導体装置の設計方法
は、所定の回路ブロックを実現するためのセルを用いて
半導体装置のレイアウトを設計する方法であって、半導
体基板内に形成される不純物拡散領域と半導体基板上に
ゲート絶縁膜を介して形成されるゲート電極とを有する
複数のトランジスタをセル内に配置するステップ（ａ）
と、半導体基板上に層間絶縁膜を介して形成される第１
の配線層において、回路ブロックの入力段のトランジス
タのゲート電極への接続を行うためにセル内に形成され
る第１の入力配線パターンとセル外の素子への接続を行
うためにセル内外に形成される第２の入力配線パターン
とを配置するステップ（b）と、第１の配線層上に層間
絶縁膜を介して形成される第２の配線層において、第１
の入力配線パターンと第２の入力配線パターンとを電気
的に接続するためにセル内に形成される第３の入力配線
パターンを配置するステップ（ｃ）とを具備する。
は、所定の回路ブロックを実現するためのセルを用いて
半導体装置のレイアウトを設計する方法であって、半導
体基板内に形成される不純物拡散領域と半導体基板上に
ゲート絶縁膜を介して形成されるゲート電極とを有する
複数のトランジスタをセル内に配置するステップ（ａ）
と、半導体基板上に層間絶縁膜を介して形成される第１
の配線層において、回路ブロックの入力段のトランジス
タのゲート電極への接続を行うためにセル内に形成され
る第１の入力配線パターンとセル外の素子への接続を行
うためにセル内外に形成される第２の入力配線パターン
とを配置するステップ（b）と、第１の配線層上に層間
絶縁膜を介して形成される第２の配線層において、第１
の入力配線パターンと第２の入力配線パターンとを電気
的に接続するためにセル内に形成される第３の入力配線
パターンを配置するステップ（ｃ）とを具備する。
【００１６】ここで、半導体基板上に層間絶縁膜を介し
て形成される少なくとも１つの配線層において、セルに
含まれる複数のトランジスタの接続を行うためにセル内
に形成されるセル内配線パターンを配置するステップを
さらに具備しても良い。以上において、第１の入力配線
パターンの長さが、５００μｍ以下であることが望まし
い。
て形成される少なくとも１つの配線層において、セルに
含まれる複数のトランジスタの接続を行うためにセル内
に形成されるセル内配線パターンを配置するステップを
さらに具備しても良い。以上において、第１の入力配線
パターンの長さが、５００μｍ以下であることが望まし
い。
【００１７】以上の様に構成した本発明によれば、全体
のレイアウトにおいてセルの入力がどのように配線され
ようとも、セルの入力トランジスタのゲート電極への接
続を行うために第１の配線層に形成される配線パターン
の長さを所定の値以下に制限することができるので、第
１の配線層のエッチング工程におけるアンテナ効果を抑
制することができる。その結果、ゲート絶縁膜の劣化及
びリーク電流の発生を防止することが可能である。
のレイアウトにおいてセルの入力がどのように配線され
ようとも、セルの入力トランジスタのゲート電極への接
続を行うために第１の配線層に形成される配線パターン
の長さを所定の値以下に制限することができるので、第
１の配線層のエッチング工程におけるアンテナ効果を抑
制することができる。その結果、ゲート絶縁膜の劣化及
びリーク電流の発生を防止することが可能である。
【００１８】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。図１は、本発明の一実施
形態に係る半導体装置における配線パターンの一部を示
す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ’における断面図である。なお、図１の（ａ）におい
ては、絶縁膜を省略している。
実施の形態について説明する。図１は、本発明の一実施
形態に係る半導体装置における配線パターンの一部を示
す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ’における断面図である。なお、図１の（ａ）におい
ては、絶縁膜を省略している。
【００１９】シリコン等の半導体基板１上には、ゲート
絶縁膜２を介してゲート電極３が形成される。ゲート絶
縁膜２は、例えば、シリコン酸化膜又はシリコン窒化膜
を含んでいる。また、ゲート電極３は、例えば、ポリシ
リコンに不純物を含有させて形成される。次に、ゲート
電極３の両側の半導体基板１内に、ソース／ドレインと
なる不純物拡散領域４が形成される。図１においては、
セル１０の回路ブロックの入力段を構成するトランジス
タＱ１を示している。
絶縁膜２を介してゲート電極３が形成される。ゲート絶
縁膜２は、例えば、シリコン酸化膜又はシリコン窒化膜
を含んでいる。また、ゲート電極３は、例えば、ポリシ
リコンに不純物を含有させて形成される。次に、ゲート
電極３の両側の半導体基板１内に、ソース／ドレインと
なる不純物拡散領域４が形成される。図１においては、
セル１０の回路ブロックの入力段を構成するトランジス
タＱ１を示している。
【００２０】トランジスタが形成された半導体基板１の
上には、第１の層間絶縁膜５が形成され、第１の層間絶
縁膜５の所定の部分に開口が設けられる。続いて、第１
の層間絶縁膜５の上に第１の配線層が設けられ、エッチ
ングにより所望の配線６ａ、６ｂがパターン形成され
る。配線層としては、アルミニウム等のメタルを用いる
のが一般的である。第１の配線層の配線パターンは、第
１の層間絶縁膜５の開口を介して、ゲート電極３や不純
物拡散領域４に接続される。
上には、第１の層間絶縁膜５が形成され、第１の層間絶
縁膜５の所定の部分に開口が設けられる。続いて、第１
の層間絶縁膜５の上に第１の配線層が設けられ、エッチ
ングにより所望の配線６ａ、６ｂがパターン形成され
る。配線層としては、アルミニウム等のメタルを用いる
のが一般的である。第１の配線層の配線パターンは、第
１の層間絶縁膜５の開口を介して、ゲート電極３や不純
物拡散領域４に接続される。
【００２１】図１においては、第１の配線層の配線パタ
ーン６ａと配線パターン６ｂとが、セル１０の回路ブロ
ックの入力段を構成するトランジスタＱ１のゲート電極
３とセル１０外の第２の配線層の配線パターン８ｂとを
接続する入力ピンを形成している。ただし、この入力ピ
ンは、セル１０内で分断されている。配線パターン６ａ
の長さはＬ１１であり、配線パターン６ｂのセル１０内
における長さはＬ１２であり、セル外における長さはＬ
２である。
ーン６ａと配線パターン６ｂとが、セル１０の回路ブロ
ックの入力段を構成するトランジスタＱ１のゲート電極
３とセル１０外の第２の配線層の配線パターン８ｂとを
接続する入力ピンを形成している。ただし、この入力ピ
ンは、セル１０内で分断されている。配線パターン６ａ
の長さはＬ１１であり、配線パターン６ｂのセル１０内
における長さはＬ１２であり、セル外における長さはＬ
２である。
【００２２】半導体装置のレイアウト設計においては、
セル内のレイアウトを予め決定しておき、そのような幾
つかのセルを適切な位置に配置して配線することにより
全体のレイアウトが決定される。その際、上記のよう
に、セル１０内の第１の配線層において入力ピンを分断
しておけば、全体のレイアウトにおいてセル１０の入力
がどのように配線されようとも、セル１０の入力トラン
ジスタＱ１のゲート電極３への接続を行うために第１の
配線層に形成される配線パターン６ａの長さ及び面積を
所定の値以下に制限することができる。例えば、配線パ
ターン６ａの幅が０．４μｍである場合に、配線パター
ン６ａの長さを５００μｍ以下とすれば、配線パターン
６ａの面積が２００μｍ2以下となって、第１の配線層
のエッチング工程におけるアンテナ効果を抑制するため
に適切な値となる。
セル内のレイアウトを予め決定しておき、そのような幾
つかのセルを適切な位置に配置して配線することにより
全体のレイアウトが決定される。その際、上記のよう
に、セル１０内の第１の配線層において入力ピンを分断
しておけば、全体のレイアウトにおいてセル１０の入力
がどのように配線されようとも、セル１０の入力トラン
ジスタＱ１のゲート電極３への接続を行うために第１の
配線層に形成される配線パターン６ａの長さ及び面積を
所定の値以下に制限することができる。例えば、配線パ
ターン６ａの幅が０．４μｍである場合に、配線パター
ン６ａの長さを５００μｍ以下とすれば、配線パターン
６ａの面積が２００μｍ2以下となって、第１の配線層
のエッチング工程におけるアンテナ効果を抑制するため
に適切な値となる。
【００２３】次に、第１の配線層が形成された半導体基
板１の上に第２の層間絶縁膜７が形成され、第２の層間
絶縁膜７の所定の部分に開口が設けられる。第２の層間
絶縁膜７が形成されると、第１の配線層は、アンテナ効
果を受け難くなる。続いて、第２の層間絶縁膜７の上に
第２の配線層が設けられ、エッチングにより所望の配線
８ａ、８ｂがパターン形成される。第２の配線層は、セ
ル１０内において第１の配線層の配線パターン６ａと配
線パターン６ｂとを電気的に接続する第３のパターン８
ａと、セル１０外の配線パターン８ｂとを含んでいる。
板１の上に第２の層間絶縁膜７が形成され、第２の層間
絶縁膜７の所定の部分に開口が設けられる。第２の層間
絶縁膜７が形成されると、第１の配線層は、アンテナ効
果を受け難くなる。続いて、第２の層間絶縁膜７の上に
第２の配線層が設けられ、エッチングにより所望の配線
８ａ、８ｂがパターン形成される。第２の配線層は、セ
ル１０内において第１の配線層の配線パターン６ａと配
線パターン６ｂとを電気的に接続する第３のパターン８
ａと、セル１０外の配線パターン８ｂとを含んでいる。
【００２４】一般的には、第２の配線層の配線パターン
８ｂの長さ及び面積を所定の値以下に制限することが望
ましい。一方、第２の配線層が最上配線層である場合に
は、そのような制限は不要である。第２の配線層が最上
配線層である場合には、配線パターン８ｂは、トランジ
スタＱ１のゲート電極３に接続されるときに、必ずいず
れかのトランジスタのソース又はドレイン等にも接続さ
れる。従って、第２の配線層のエッチング工程において
配線パターン８ａ、８ｂに電荷がチャージされたとして
も、その電荷はいずれかのトランジスタのソース又はド
レイン等を介して半導体基板又は接地電位に逃れること
ができるので、ゲート絶縁膜が絶縁破壊されることはな
い。
８ｂの長さ及び面積を所定の値以下に制限することが望
ましい。一方、第２の配線層が最上配線層である場合に
は、そのような制限は不要である。第２の配線層が最上
配線層である場合には、配線パターン８ｂは、トランジ
スタＱ１のゲート電極３に接続されるときに、必ずいず
れかのトランジスタのソース又はドレイン等にも接続さ
れる。従って、第２の配線層のエッチング工程において
配線パターン８ａ、８ｂに電荷がチャージされたとして
も、その電荷はいずれかのトランジスタのソース又はド
レイン等を介して半導体基板又は接地電位に逃れること
ができるので、ゲート絶縁膜が絶縁破壊されることはな
い。
【００２５】上記実施形態においては、配線層が２層の
場合について説明したが、本発明はこれに限定されず、
一般的な多層配線を有する半導体装置に適用できる。
場合について説明したが、本発明はこれに限定されず、
一般的な多層配線を有する半導体装置に適用できる。
【００２６】
【発明の効果】以上述べた様に、本発明によれば、全体
のレイアウトにおいてセルの入力がどのように配線され
ようとも、セルの入力トランジスタのゲート電極への接
続を行うために第１の配線層に形成される配線パターン
の長さを所定の値以下に制限することができるので、第
１の配線層のエッチング工程におけるアンテナ効果を抑
制することができる。その結果、ゲート絶縁膜の劣化及
びリーク電流の発生を防止することが可能である。
のレイアウトにおいてセルの入力がどのように配線され
ようとも、セルの入力トランジスタのゲート電極への接
続を行うために第１の配線層に形成される配線パターン
の長さを所定の値以下に制限することができるので、第
１の配線層のエッチング工程におけるアンテナ効果を抑
制することができる。その結果、ゲート絶縁膜の劣化及
びリーク電流の発生を防止することが可能である。
【図１】本発明の一実施形態に係る半導体装置における
配線パターンの一部を示す図であり、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ’における断面図である。
配線パターンの一部を示す図であり、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ’における断面図である。
【図２】従来の半導体装置における配線パターンの一部
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ
−Ｂ’における断面図である。
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ
−Ｂ’における断面図である。
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ 不純物拡散領域
５ 第１の層間絶縁膜
６ 第１の配線層
６ａ、６ｂ 第１の配線層の配線パターン
７ 第２の層間絶縁膜
８ 第２の配線層
８ａ、８ｂ 第２の配線層の配線パターン
１０、２０ セル
Ｑ１ トランジスタ
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板内に形成された不純物拡散領域と、前記
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極とを有する複数のトランジスタを含み、所定の回路
ブロックを実現するためのセルと、 前記半導体基板上に層間絶縁膜を介して形成された第１
の配線層において、前記回路ブロックの入力段のトラン
ジスタのゲート電極への接続を行うために前記セル内に
形成された第１の入力配線パターンと、 前記第１の配線層において、前記セル外の素子への接続
を行うために前記セル内外に形成された第２の入力配線
パターンと、 前記第１の配線層上に層間絶縁膜を介して形成された第
２の配線層において、前記第１の入力配線パターンと前
記第２の入力配線パターンとを電気的に接続するために
前記セル内に形成された第３の入力配線パターンと、を
具備する半導体装置。 - 【請求項２】 前記半導体基板上に層間絶縁膜を介して
形成された少なくとも１つの配線層において、前記セル
に含まれる複数のトランジスタの接続を行うために前記
セル内に形成されたセル内配線パターンをさらに具備す
る請求項１記載の半導体装置。 - 【請求項３】 前記第１の入力配線パターンの長さが、
５００μｍ以下であることを特徴とする請求項１又は２
記載の半導体装置。 - 【請求項４】 所定の回路ブロックを実現するためのセ
ルを用いて半導体装置のレイアウトを設計する方法であ
って、 半導体基板内に形成される不純物拡散領域と、前記半導
体基板上にゲート絶縁膜を介して形成されるゲート電極
とを有する複数のトランジスタを前記セル内に配置する
ステップ（ａ）と、 前記半導体基板上に層間絶縁膜を介して形成される第１
の配線層において、前記回路ブロックの入力段のトラン
ジスタのゲート電極への接続を行うために前記セル内に
形成される第１の入力配線パターンと、前記セル外の素
子への接続を行うために前記セル内外に形成される第２
の入力配線パターンとを配置するステップ（ｂ）と、 前記第１の配線層上に層間絶縁膜を介して形成される第
２の配線層において、前記第１の入力配線パターンと前
記第２の入力配線パターンとを電気的に接続するために
前記セル内に形成される第３の入力配線パターンを配置
するステップ（ｃ）と、を具備する半導体装置の設計方
法。 - 【請求項５】 前記半導体基板上に層間絶縁膜を介して
形成される少なくとも１つの配線層において、前記セル
に含まれる複数のトランジスタの接続を行うために前記
セル内に形成されるセル内配線パターンを配置するステ
ップをさらに具備する請求項４記載の半導体装置の設計
方法。 - 【請求項６】 ステップ（ｂ）が、長さが５００μｍ以
下である第１の入力配線パターンを配置することを含む
請求項４又は５記載の半導体装置の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307019A JP2003115490A (ja) | 2001-10-03 | 2001-10-03 | 半導体装置及びその設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307019A JP2003115490A (ja) | 2001-10-03 | 2001-10-03 | 半導体装置及びその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003115490A true JP2003115490A (ja) | 2003-04-18 |
Family
ID=19126553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001307019A Withdrawn JP2003115490A (ja) | 2001-10-03 | 2001-10-03 | 半導体装置及びその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003115490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129342A1 (ja) * | 2005-05-30 | 2006-12-07 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2014011176A (ja) * | 2012-06-27 | 2014-01-20 | Canon Inc | 半導体装置の製造方法 |
-
2001
- 2001-10-03 JP JP2001307019A patent/JP2003115490A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129342A1 (ja) * | 2005-05-30 | 2006-12-07 | Spansion Llc | 半導体装置およびその製造方法 |
| JP5330687B2 (ja) * | 2005-05-30 | 2013-10-30 | スパンション エルエルシー | 半導体装置およびその製造方法 |
| JP2014011176A (ja) * | 2012-06-27 | 2014-01-20 | Canon Inc | 半導体装置の製造方法 |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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