JP2005327900A

JP2005327900A - 半導体装置

Info

Publication number: JP2005327900A
Application number: JP2004144632A
Authority: JP
Inventors: Yuji Takashima; 裕司高嶋
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-05-14
Filing date: 2004-05-14
Publication date: 2005-11-24

Abstract

【課題】半導体基板上に形成されるトランジスタのゲート電極下の絶縁膜が、当該ゲート電極に接続される配線の形成時の蓄積電荷によりダメージを受けるプロセスアンテナ問題を回避しつつ配線レイアウトの変更を行うことが容易でない。
【解決手段】半導体基板上にトランジスタを構成するｎ型拡散層領域３０，ｐ型拡散層領域３４と共に、保護ダイオードを構成するｎ型拡散層領域３２をゲート電極３６の近傍に予め形成する。ｎ型拡散層領域３２は、標準配線長以下の配線４６には接続されず、孤立状態に置かれる。一方、レイアウトの変更により配線の長さが標準配線長を超えることとなる場合には、当該配線をｎ型拡散層領域３２に接続し、蓄積電荷の放電を可能とする。
【選択図】図１

Description

本発明は、半導体基板の上に回路素子を形成した回路からなる半導体装置及びその製造方法に関し、特に、回路素子に対する配線を後発的に設計変更することを容易とする。

半導体基板上に回路を集積する半導体装置（集積回路）においては、加工寸法の微細化により集積度の向上が図られている。集積回路は、半導体基板上にトランジスタ等の回路素子を形成し、さらにそれらに接続される配線がメタル層（金属層）を加工することにより形成される。配線は、例えばアルミやタングステン等を含むメタル層を成膜した後、これをプラズマエッチング等のプロセス技術を用いてパターニングして、近年では０．１８μｍ以下の幅に形成できるようになっている。

回路素子の一例であるトランジスタは、ソース−ドレイン間に位置する半導体領域（チャネル領域）の電位を、その上にシリコン酸化膜等の絶縁層を介して配置されたゲート電極に印加する電圧によって制御する。このように、回路素子には、半導体基板の目的領域に絶縁層を介して容量結合するゲート電極を設け、当該ゲート電極により当該目的領域の電位を制御する構造が形成され得る。このゲート電極に対する配線は、ゲート電極に電気的に接触するように金属膜を形成した後、エッチングにより金属膜の不要部分を除去することにより形成される。

エッチング方法によっては、メタル層の不要部分を取り除く際に、残存する配線部が帯電する。配線部とゲート電極とはコンタクトにより上述のように電気的に接続されているので、配線部の蓄積電荷量に応じて、ゲート電極の電位が変動し、その下の半導体基板の目的領域との間に電界を生じる。ゲート電極と目的領域との間の絶縁層は、素子分離領域における局所酸化膜（ＬＯＣＯＳ）等に比較して薄いこともあり、配線部の蓄積電荷量が多くなり、電界が大きくなると、その電界で加速された電子等により当該絶縁層がダメージを受けることがある。この問題は、プロセスアンテナ（Process Antenna）と称される。

エッチングにおいて配線部に蓄積され得る電荷量は、配線部のサイズと共に増加し、また配線部の幅及び膜厚を基本的に一定とすれば、その長さと共に増加する。また、ゲート電極下の絶縁層に生じる電界は、ゲート電極と目的領域との間の静電容量に反比例し、よって、目的領域の面積（例えば、トランジスタにおいてはチャネル幅とチャネル長との積で定義されるチャネル面積）に反比例する。

よって、従来の配線部のパターンの設計においては、プロセスアンテナ回避策として、トランジスタのゲート電極に接続される配線部に関し、例えば、チャネル面積に対する配線部の長さの比が所定値以下とするように配慮がなされている。

ここで、メタル層は複数層形成することができ、これにより多層配線が可能となるが、プロセスアンテナは各層の配線の形成において問題となる。すなわち、ゲート電極に直接接続される配線部だけでなく、その直接接続された配線部を介してゲート電極に間接的に接続される配線部も長くなるとプロセスアンテナを生じ得る。そのため、上述の配慮は各メタル層での配線設計において要求される。

配線部の長さの抑制は、複数メタル層間での配線の組み替えにより可能である。すなわち、プロセスアンテナの制限を超える長さの配線経路に対しては、その制限以下の長さで、かつ配置されるメタル層が異なる複数の配線部をつなぐことでプロセスアンテナを回避することができる。

ちなみに、ゲート電極に直接接続される配線は通常、第１層又は第２層のメタル層から形成される。例えば、図４に示すように、ゲート電極２にコンタクト４を介して直接接続される配線部６を第１層のメタル層で形成する場合、その長さＬが上述の条件による制限を超える前に、配線部６を第２層のメタル層で形成された配線部８にコンタクト１０を介してつなげば第１層メタルにおけるプロセスアンテナは回避される。

また、従来より、後発的なシステム変更に対応するリバイズ処理を容易とするために、半導体基板の上にＮＡＮＤ等の予備の回路素子を予め形成しておき、基本的に回路素子間の配線に関わる工程のマスクだけを後発的に変更することが行われている。また、回路素子間で伝達される電気信号のタイミングを変更するＥＣＯ(engineering-change-order)処理においても、配線パターンの変更が行われる。このように後発的に配線パターンを設計変更する場合においても、プロセスアンテナを回避するために、変更後の配線部の長さが上述の要件を満たすように配慮がなされる。

しかしながら、後発的に行う配線パターンの変更においては、作業の効率化等の観点から、リバイズやタイミングＥＣＯに直接関係しない配線部分はなるべく現状のままに保つため、変更する配線部のレイアウトの自由度が、初期設計時に比べて制約され、複数のメタル層を用いる場合においても配線変更が不可能となることが起こり得る。

一方、プロセスアンテナを回避する別の技術として、ゲート電極に接続される配線部にダイオードを接続する構成がある。このダイオードは、エッチングに際して配線部に蓄積する電荷を半導体基板に放電するような極性で接続され、プロセスアンテナを回避する保護ダイオードとして機能する。図５は、この保護ダイオードを設けた配線構造の模式図である。ゲート電極２にコンタクト４を介して直接接続される配線部６に、保護ダイオード２０が接続される。この保護ダイオード２０は半導体基板表面に不純物拡散層等を形成して構成される。

上述のように、配線部を多層で構成し、配線部をそれら層間で組み替える方法は、自由度が制限されるため採用不可能である場合がある。一方、保護ダイオードを接続すると配線部の容量が増加し、配線部を伝達される信号が劣化し得る。よって、高周波成分が多い信号を伝達する場合などには、配線部に保護ダイオードを接続しない方が好ましい場合もある。すなわち、予め全ての配線部に一律に保護ダイオードを接続することは必ずしも好適ではない。

これら各方法の問題は、配線のうち部分的に保護ダイオードを用いて配線レイアウトの自由度を緩和しつつ、プロセスアンテナを防ぐように配線を組み替えることで回避可能である。

しかし、従来は、リバイズ処理やＥＣＯ処理での配線の変更に伴い後発的に必要となった保護ダイオードを半導体基板に形成している。この従来方法では、フォトリソグラフィに用いるマスクを、配線に係る比較的に後の工程だけでなく、半導体基板への拡散層の形成等の比較的に前の工程についても変更しなくてはならなくなり、作業負荷が増大するという問題があった。また、保護ダイオード追加に伴う設計変更の作業を軽減するために、既に半導体基板上にレイアウトされた回路素子の配置は基本的に変更せず、その空いたスペースに保護ダイオードが追加される。しかし、回路の集積度が高い場合には、保護ダイオードを必要とする配線部に近い位置に空きスペースが存在するとは限らず、配線部から離れた位置に保護ダイオードが形成され得る。その場合、配線部を当該保護ダイオードの位置まで迂回させる必要が生じ、配線長の増加に伴い信号遅延時間の増加や高周波特性の劣化が生じ得る。すなわち、動作タイミング等の信号伝達特性に関する要求を満たしつつ保護ダイオードを配線部に接続することが難しい場合があるという問題があった。

本発明は上記問題点を解決することを目的とし、配線部の信号伝達特性に関する要求を満たし、かつマスク修正が必要となる製造プロセス数を抑制しながら、プロセスアンテナを回避する技術を提供する。

本発明に係る半導体装置は、半導体基板の目的領域に絶縁層を介して容量結合し、当該目的領域の電位を制御するゲート電極と、前記ゲート電極に電気的に接触する配線部と、前記ゲート電極から所定の近傍距離内にて前記半導体基板に形成されたダイオードと、を有し、前記近傍距離が、前記ゲート電極と前記目的領域との間の静電容量に応じた値を有し、前記配線部が、そのサイズに応じて近傍の前記ダイオードに選択的に電気接続され、当該配線部の形成工程にて当該配線部に蓄積する電荷を、当該ダイオードを介して放電する。

本発明によれば、ダイオードはゲート電極の所定近傍距離内の半導体基板上に予め配置されている。そして、ゲート電極に接続される配線部のサイズに応じて、当該配線部は予め配置されたダイオードに接続されたり、接続されなかったりする。例えば、配線部のサイズが小さい場合には、ダイオードと配線部とは電気的に接続されず、一方、配線部のサイズが大きい場合には接続される。特に、本発明に係る半導体装置には、後発的に配線部のレイアウトの設計変更を行って形成された半導体装置が含まれる。本発明の半導体装置においては、配線部に接続されるか否かにかかわらず、ダイオードがゲート電極の近傍距離内に配置されるが、これは、配線部のレイアウト変更において、ダイオード等を形成する半導体基板への不純物拡散等の比較的早い段階の製造プロセスは変更不要であることを意味する。すなわち、配線部のレイアウト変更においては、例えば、配線部の形成や配線部とゲート電極とを接続するコンタクトの形成といったゲート電極形成後の比較的後工程の製造プロセスのマスクだけが作り直され、ゲート電極以前のパターニングに使用するマスクは基本的に変更しなくてもよい。その結果、本発明の半導体装置においては、サイズの小さい配線部はダイオードに接続されず、ゲート電極の近傍距離内に配置されたダイオードの中には使用されずに残るものが存在する。ダイオードはゲート電極の近傍距離内に配置されるので、ゲート電極に接続される配線部は大きな迂回を生じずに当該ダイオードに接続され得る。よって、ダイオードへの接続による配線部の信号伝達特性への影響は抑制される。

本発明の好適な態様は、前記配線部が、前記ゲート電極の形成後に成膜される金属層をプラズマエッチングによりパターニングして形成される半導体装置である。

他の本発明に係る半導体装置においては、前記配線部が、所定の標準配線長以下の場合には前記ダイオードとの間を電気的に切断され、前記標準配線長を超える場合には前記ダイオードに接続される。

本発明によれば、ダイオードに接続されるか否かは配線部の長さに応じて相違する。ここで、ダイオードに接続されるか否かを区別する配線部の長さが標準配線長である。

さらに他の本発明に係る半導体装置においては、前記配線部の前記標準配線長が、前記形成工程での当該配線部の蓄積電荷の推定量と、当該配線部が接続される前記ゲート電極に対応する前記静電容量及び前記絶縁層の電気的特性とに基づいて設定され、前記近傍距離が、当該標準配線長に応じて定められる。

プロセスアンテナの問題は、基本的に、配線部の形成時に蓄積される電荷量が大きいほど起こりやすく、一方、ゲート電極と目的領域との間の静電容量が大きいほど起こりにくい。また、当該問題は、絶縁層へのダメージに係るものであるから、当該絶縁層の耐圧といった電気的特性にも依存する。本発明によれば、標準配線長はこれらの要因を考慮して定められる。

別の本発明に係る半導体装置においては、前記ダイオードが、前記ゲート電極と前記配線部との接続部に隣接配置される。

本発明によれば、標準配線長を超える場合には、配線部はダイオードに接続されるが、そのために配線部の長さが不要に長くなることが回避される。

また別の本発明に係る半導体装置においては、前記ダイオードが、前記標準配線長以下の前記配線部に隣接配置される。

本発明によれば、配線レイアウトの設計変更に際して、配線部の長さが標準配線長を超えることとなる場合、ダイオードに接続するための配線パターンの修正が容易である。

さらに別の本発明に係る半導体装置においては、前記ダイオードが、前記標準配線長以下の前記配線部の下に配置される。

本発明によっても、配線レイアウトの設計変更に際して、配線部の長さが標準配線長を超えることとなる場合、ダイオードに接続するための配線パターンの修正が容易である。

本発明に係る半導体装置の製造方法は、半導体基板の目的領域に絶縁層を介して容量結合し、当該目的領域の電位を制御するゲート電極を含む回路素子を、前記半導体基板上に形成する素子形成工程と、前記回路素子に接続される配線部を、前記ゲート電極の形成後に成膜される金属層をプラズマエッチングによりパターニングして形成する配線形成工程と、前記回路素子のレイアウトはそのままに、前記配線形成工程にて用いる前記配線部のパターンを後発的に設計変更する配線変更設計工程と、を有するものにおいて、前記素子形成工程が、前記配線変更設計工程の実施により、前記パターニングにおいて当該配線部に蓄積する電荷量が許容値を超えるようになる場合に備えて、当該配線部の放電に用いるダイオードを前記ゲート電極から所定の近傍距離内に予め配置するダイオード形成工程を有し、前記配線変更設計工程が、前記配線部の長さを前記許容値に対応した標準配線長を超えるように変更する際に、当該配線部がその近くに配置された前記ダイオードに電気的に接続されるような設計変更を含み、前記近傍距離が、前記ゲート電極と前記目的領域との間の静電容量に応じて定められるものである。

他の本発明に係る半導体装置の製造方法においては、前記配線部の蓄積電荷の前記許容値が、当該配線部が接続される前記ゲート電極に対応する前記静電容量及び前記絶縁層の電気的特性とに基づいて設定され、前記近傍距離が、当該標準配線長に応じて定められる。

本発明によれば、プロセスアンテナを回避するために必要に応じて配線部がダイオードに接続される。ここで本発明によれば、半導体基板内に予め配置されたダイオードに対して、配線部のサイズに応じて接続するか否かが定められる構成である。これにより、本発明に係る半導体装置の製造（設計段階を含む）に際し、配線レイアウトの設計変更を行う場合のマスク変更は、ダイオード等を形成する半導体基板への不純物拡散等の比較的早い段階の製造プロセスに係るマスクに対しては基本的に不要とされ、配線部の形成や配線部とゲート電極とを接続するコンタクトの形成といったゲート電極形成後の比較的後工程の製造プロセスに係るマスクに対して変更を加えればよい。すなわち、配線レイアウトの設計変更に際して、修正が必要となるマスク数が抑制される。また、ダイオードはゲート電極の近傍距離内に配置されるので、ダイオードに接続される配線部の迂回量が抑制され、良好な信号伝達特性の確保が可能となる。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１、図２はそれぞれ半導体基板上に形成した１段のＭＯＳインバータの概略のレイアウト図であり、例えば、図１は初期設計に基づく構成、図２はその後のリバイズ処理やタイミングＥＣＯ処理により修正された構成の例を示している。ちなみに、当該ＭＯＳインバータは図３の回路図に示されるように、ｐチャネルのＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であるＱＰとｎチャネルのＭＯＳＦＥＴであるＱＮとからなり、それらのゲートは共通の入力端ＩＮに接続される。ＱＰ，ＱＮはＶddとＶssとの間にチャネルを直列にして接続される。すなわち、ＶddにＱＰのソースが接続され、ＱＰのドレインとＱＮのドレインとが接続され、そしてＱＮのソースがＶssに接続される。ＱＰ及びＱＮのドレイン同士の接続点が当該インバータの出力端ＯＵＴとなる。なお、Ｖddは例えば＋５Ｖ程度の正電圧、Ｖssは例えば接地電位である。

図１，図２には、製造プロセスのうち主要なものに関するパターンのみが示されている。具体的には、これらの図にはｎ型拡散層領域３０，３２、ｐ型拡散層領域３４、ゲート電極３６のパターンの他、第１メタル層、第２メタル層及びコンタクトのパターンが表されている。第１メタル層により配線４０〜４６，５０が形成され、第２メタル層により配線６０〜６４が形成される。これら製造プロセスにおいては、まず半導体基板上にｎ型拡散層領域及びｐ型拡散層領域がイオン注入等の工程により形成され、その後、半導体基板表面に酸化膜が形成される。例えば、この酸化膜として、ｎ型拡散層領域３０，３２及びｐ型拡散層領域３４上においては比較的薄いゲート酸化膜が形成され、一方、不活性領域等、その他の領域ではＬＯＣＯＳ等の比較的厚い酸化膜が形成される。酸化膜の形成後、例えばポリシリコン層を成膜し、これをパターニングしてゲート電極３６が形成される。次に層間絶縁膜を形成後、これにコンタクト孔を開け、さらに第１メタル層を成膜する。当該第１メタル層をプラズマエッチングによりパターニングして、配線４０〜４６，５０が形成される。その上に層間絶縁膜を形成し、これにコンタクト孔を開けた後、第２メタル層を成膜する。当該第２メタル層をプラズマエッチングによりパターニングして、配線６０〜６４が形成される。

図１及び図２の構成は、基本的にインバータへ入力信号を与える配線に係る部分が異なり、その他の部分は共通である。まず、その共通部分を説明する。ｎ型拡散層領域３０とこれに交差するゲート電極３６とがトランジスタＱＮを構成する。また、ｐ型拡散層領域３４とこれに交差するゲート電極３６とがトランジスタＱＰを構成する。

ここでゲート電極３６はＱＮ，ＱＰそれぞれのゲートを構成する。ゲート酸化膜で覆われたｎ型拡散層領域３０、ｐ型拡散層領域３４とゲート電極３６とがオーバーラップした領域がそれぞれＱＮ，ＱＰのチャネルとなる。ゲート電極３６はこのチャネル領域を目的領域とし、当該領域にゲート酸化膜を介して容量結合し、当該領域の電位を制御する。ちなみにＱＮ，ＱＰのチャネル幅Ｗｎ，Ｗｐはそれぞれｎ型拡散層領域３０、ｐ型拡散層領域３４の幅により規定され、チャネル長Ｌｎ，Ｌｐはそれぞれゲート電極３６の幅により規定される。

ｎ型拡散層領域３０、ｐ型拡散層領域３４のうちチャネルで区切られた両側の領域がそれぞれソース、ドレインとなる。図３の説明で述べたように、ここでは、各ＦＥＴのソースに電源ラインを接続する構成であり、図１又は図２において各ＦＥＴのチャネルの右側の領域をソースとして、ＱＮのソースにはＶssの電源ラインとなる配線４２がコンタクト７０を介して電気的に接続され、ＱＰのソースにはＶddの電源ラインとなる配線４０がコンタクト７２を介して電気的に接続される。一方、各拡散層領域３０，３４のチャネルの左側の領域がドレインとなり、出力信号線となる配線４４がそれらドレインにコンタクト７４，７６を介して電気的に接続される。

さて、ｎ型拡散層領域３０の近傍に配置されたｎ型拡散層領域３２は、その下に設けられるｐ型不純物領域と組み合わさってダイオードＤを構成する。このダイオードは、図５に示した保護ダイオード２０に相当するものであり、入力信号線に関係して設けられ、後述するように、入力信号線のうちゲート電極３６に直接接続されるメタル配線のサイズが所定値を超える場合に当該配線に接続され、プロセスアンテナを防止する。

以降、入力信号線に関係する部分を図１、図２それぞれの構成について説明する。図１の構成では、配線４６及び配線６０がインバータへの入力信号線を構成する。配線４６は上述のように第１メタル層で形成され、その一方端がコンタクト７８を介してゲート電極３６に接続され、他方端が第２メタル層で形成された配線６０にコンタクト９０を介して接続される。配線４６をプラズマエッチングでパターニングする際には、当該配線４６に電荷が蓄積する。この蓄積電荷によってＱＮ，ＱＰのチャネル領域のゲート酸化膜に対する上述のプロセスアンテナの問題が発生しないようにするために、配線４６は所定のサイズ以下に設計され、その先の入力信号線は第２メタル層の配線６０に組み替えられる。

このように配線４６のサイズを制限する理由は、そのサイズに応じて当該配線に蓄積され得る電荷量も大きくなりプロセスアンテナが問題となり得るからである。その観点から配線４６のサイズを、メタル層をパターニングしてストリップ状に形成される配線４６の面積に基づいて定義することができ、また配線の線幅を所定基準値に固定するならば、配線長に基づいて定義することもできる。ここでは、配線４６の上限サイズを配線長に基づいて定義し、これを標準配線長とする。

標準配線長は、配線４６に接続されるゲート電極３６とチャネル領域との間の静電容量及びゲート酸化膜の耐圧といった電気的特性に依存し、配線４６を標準配線長としたときに蓄積し得る電荷量によってチャネル領域のゲート酸化膜がダメージを受けないことに基づいて定められる。ちなみに標準配線長は、ゲート電極３６とチャネル領域との静電容量が大きいほど大きくなる。この静電容量は、チャネル領域の面積と共に大きくなる。また、当該静電容量には、ゲート電極３６の側面とｎ型拡散層領域３０、ｐ型拡散層領域３４との間の容量結合分も寄与し得る。なお、本回路構成での当該静電容量は、ＱＮに起因する分とＱＰに起因する分との和となり、基本的にＷｎ，Ｗｐ，Ｌｎ，Ｌｐが大きいほど大きくなる。

半導体基板上への回路素子のレイアウトを設計する際に、保護ダイオードＤを構成するｎ型拡散層領域３２の位置は標準配線長を考慮して定められる。例えば、ｎ型拡散層領域３２は、配線４６とゲート電極３６との接続部からの距離が標準配線長以下となる範囲内に配置される。例えば、当該接続部に隣接する位置に他の素子が配置されないスペースを設けることができる場合には、ｎ型拡散層領域３２をそのスペースに配置することができる。本実施形態では、ｎ型拡散層領域３２は標準配線長以下に設計される配線４６に隣接配置されている。なお、ｎ型拡散層領域３２を標準配線長以下に設計される配線４６の下に配置してもよい。初期設計段階、すなわち拡散層、ゲート電極及びメタル配線等、製造プロセスの各工程のレイアウトを総合的に設計する際には、ｎ型拡散層領域３２を上述のようなゲート電極３６の近傍に配置することは比較的容易である。この初期設計段階にて、ｎ型拡散層領域３２はそれを使用するか否かにかかわらず、後の配線修正にて使用され得ることを考慮して予め配置される。

保護ダイオードＤは、配線４６を標準配線長以下に設計することができる場合には、電気的に孤立した状態に形成される。初期設計段階では、配線４６が標準配線長以下となるように設計することも比較的容易であるので、多くの場合、保護ダイオードＤは図１に示すように孤立した状態に形成され得る。一方、初期設計段階においても、配線４６を標準配線長以下とすることができない箇所では、保護ダイオードＤは図２に示すように当該配線４６に接続される。

図２の構成では、配線５０及び配線６２がインバータへの入力信号線を構成する。配線５０は上述のように第１メタル層で形成され、その一方端がコンタクト７８を介してゲート電極３６に接続される。図２のレイアウトは、リバイズ等の処理による修正の結果、コンタクト７８から配線５０が延びる先に、配線５０に交差する方向に第２メタル層で形成される配線６４を配置する必要が生じた場合を想定したものである。この場合、ゲート電極３６から見て配線６４の向こう側へ延びる入力信号線は、配線５０を配線６４を越えて延在させることにより構成される。すなわち、配線５０の他方端と第２メタル層で形成される配線６２とを接続するコンタクト９２は、配線６４に対してコンタクト７８とは反対側に位置する。このように配線５０は図１に示す配線４６より長くなり、ここでは標準配線長を越えるものとなる。この場合、配線５０をプラズマエッチングでパターニングする際の当該配線５０への蓄積電荷は、プロセスアンテナの問題を生じるのに十分な量となり得る。そこで、このレイアウトでは、配線５０にｎ型拡散層領域３２の上への突出部９４を設けると共に、この突出部９４とｎ型拡散層領域３２とを接続するコンタクト９６が設けられる。

このレイアウトにより、ｎ型拡散層領域３２を含んで構成される保護ダイオードＤが配線５０に電気的に接続され、エッチング時に配線５０に蓄積し得る電荷がダイオードＤを介して放電され、プロセスアンテナを回避することができる。

ここで図１に示す初期設計のレイアウトを、リバイズ処理等により図２のレイアウトとする場合、基本的にゲート電極３６以前の各工程のパターンは変更されず、それより後の工程である各メタル層の形成工程やコンタクト形成工程のパターンを変更するだけでよい。拡散層のレイアウトに変更を加えると、その変更が後続工程のレイアウトに次々と波及して、多くの工程のマスク変更が必要になる事態となり得るが、本発明においては、初期設計段階にて保護ダイオードＤを予め半導体基板に形成するように設計することで、そのような事態を回避することができる。すなわち、本発明においては、例えば、コンタクト及びメタル層のマスクを作り直すだけでよく、ゲート電極３６以前の工程のマスクは作り直さずに済ませることができる。

半導体基板上に形成した１段のＭＯＳインバータの初期設計に基づく概略のレイアウト図である。半導体基板上に形成した１段のＭＯＳインバータのリバイズ処理等による修正後の概略のレイアウト図である。１段のＭＯＳインバータの回路図である。多層メタル配線間での配線の組み替えを行いプロセスアンテナを回避する配線構造の模式図である。配線部に保護ダイオードを接続してプロセスアンテナを回避する配線構造の模式図である。

符号の説明

３０，３２ｎ型拡散層領域、３４ｐ型拡散層領域、３６ゲート電極、４０〜４６，５０第１メタル層配線、６０〜６４第２メタル層配線、７０〜７８，９０，９２，９６コンタクト。

Claims

半導体基板の目的領域に絶縁層を介して容量結合し、当該目的領域の電位を制御するゲート電極と、
前記ゲート電極に電気的に接触する配線部と、
前記ゲート電極から所定の近傍距離内にて前記半導体基板に形成されたダイオードと、
を有し、
前記近傍距離は、前記ゲート電極と前記目的領域との間の静電容量に応じた値を有し、
前記配線部は、そのサイズに応じて近傍の前記ダイオードに選択的に電気接続され、当該配線部の形成工程にて当該配線部に蓄積する電荷を、当該ダイオードを介して放電すること、
を特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記配線部は、前記ゲート電極の形成後に成膜される金属層をプラズマエッチングによりパターニングして形成されること、を特徴とする半導体装置。
請求項１又は請求項２に記載の半導体装置において、
前記配線部は、所定の標準配線長以下の場合には前記ダイオードとの間を電気的に切断され、前記標準配線長を超える場合には前記ダイオードに接続されること、を特徴とする半導体装置。
請求項３に記載の半導体装置において、
前記配線部の前記標準配線長は、前記形成工程での当該配線部の蓄積電荷の推定量と、当該配線部が接続される前記ゲート電極に対応する前記静電容量及び前記絶縁層の電気的特性とに基づいて設定され、
前記近傍距離は、当該標準配線長に応じて定められること、
を特徴とする半導体装置。
請求項３に記載の半導体装置において、
前記ダイオードは、前記ゲート電極と前記配線部との接続部に隣接配置されること、を特徴とする半導体装置。
請求項３に記載の半導体装置において、
前記ダイオードは、前記標準配線長以下の前記配線部に隣接配置されること、を特徴とする半導体装置。
請求項３に記載の半導体装置において、
前記ダイオードは、前記標準配線長以下の前記配線部の下に配置されること、を特徴とする半導体装置。
半導体基板の目的領域に絶縁層を介して容量結合し、当該目的領域の電位を制御するゲート電極を含む回路素子を、前記半導体基板上に形成する素子形成工程と、前記回路素子に接続される配線部を、前記ゲート電極の形成後に成膜される金属層をプラズマエッチングによりパターニングして形成する配線形成工程と、前記回路素子のレイアウトはそのままに、前記配線形成工程にて用いる前記配線部のパターンを後発的に設計変更する配線変更設計工程と、を有する半導体装置の製造方法において、
前記素子形成工程は、
前記配線変更設計工程の実施により、前記パターニングにおいて当該配線部に蓄積する電荷量が許容値を超えるようになる場合に備えて、当該配線部の放電に用いるダイオードを前記ゲート電極から所定の近傍距離内に予め配置するダイオード形成工程を有し、
前記配線変更設計工程は、
前記配線部の長さを前記許容値に対応した標準配線長を超えるように変更する際に、当該配線部がその近くに配置された前記ダイオードに電気的に接続されるような設計変更を含み、
前記近傍距離は、前記ゲート電極と前記目的領域との間の静電容量に応じて定められること、を特徴とする製造方法。
請求項８に記載の製造方法において、
前記配線部の蓄積電荷の前記許容値は、当該配線部が接続される前記ゲート電極に対応する前記静電容量及び前記絶縁層の電気的特性とに基づいて設定され、
前記近傍距離は、当該標準配線長に応じて定められること、
を特徴とする半導体装置の製造方法。