JP2004235451A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004235451A JP2004235451A JP2003022378A JP2003022378A JP2004235451A JP 2004235451 A JP2004235451 A JP 2004235451A JP 2003022378 A JP2003022378 A JP 2003022378A JP 2003022378 A JP2003022378 A JP 2003022378A JP 2004235451 A JP2004235451 A JP 2004235451A
- Authority
- JP
- Japan
- Prior art keywords
- well
- insulating film
- semiconductor substrate
- impurity diffusion
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】メタル配線層のエッチング工程における電荷チャージに起因するゲート絶縁膜の劣化、及び、それに起因するリーク電流の発生を防止する。
【解決手段】半導体基板1と、半導体基板上にゲート絶縁膜13、23を介して形成された複数のゲート電極14、24と、各々のゲート電極の両側の半導体基板内に形成されたトランジスタ用不純物拡散領域11、12、21、22と、半導体基板内に形成された第1の型のウエル20と、ウエルの所定の領域上に絶縁膜を介して形成された保護用電極32と、ウエル内に形成された、第1の型と異なる第2の型の保護用不純物拡散領域31と、半導体基板上に層間絶縁膜4を介して形成され、複数のゲート電極の内の少なくとも1つと保護用不純物拡散領域とに電気的に接続された配線を含む少なくとも1層の配線層5とを具備する。
【選択図】 図2
【解決手段】半導体基板1と、半導体基板上にゲート絶縁膜13、23を介して形成された複数のゲート電極14、24と、各々のゲート電極の両側の半導体基板内に形成されたトランジスタ用不純物拡散領域11、12、21、22と、半導体基板内に形成された第1の型のウエル20と、ウエルの所定の領域上に絶縁膜を介して形成された保護用電極32と、ウエル内に形成された、第1の型と異なる第2の型の保護用不純物拡散領域31と、半導体基板上に層間絶縁膜4を介して形成され、複数のゲート電極の内の少なくとも1つと保護用不純物拡散領域とに電気的に接続された配線を含む少なくとも1層の配線層5とを具備する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、特に、メタル配線層のエッチング工程における電荷のチャージ(アンテナ効果)によるゲート絶縁膜の劣化、及び、それに起因するリーク電流の発生を防止した半導体集積回路に関する。
【0002】
【従来の技術】
ICやLSI等の半導体装置においては、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数のMOSトランジスタが、層間絶縁膜を介して積層された何層かのメタル配線によって接続されている。近年においては、トランジスタの微細化に伴ってゲート絶縁膜の膜厚が減少してきており、メタル配線層のエッチング工程において、長い配線に電荷がチャージされることによるゲート絶縁膜の劣化が問題となっている。このように長い配線に電荷が蓄積される現象は、アンテナ効果と呼ばれている。
【0003】
アンテナ効果により、ゲート電極に蓄積される電荷量が大きくなると、ゲート絶縁膜の絶縁が破壊され、ゲート絶縁膜の劣化が生じてリーク電流の発生要因になってしまう。しかも、現在の自動配置・配線によるレイアウト設計手法においては、プロセスチャージに対する配線長を制御することは困難である。
【0004】
アンテナ効果によるゲート絶縁膜の劣化を防止するため、特許文献1には、ゲート電極に中継ピンを接続することにより最上層の配線パターンを用いてゲート電極の配線を行い、配線パターンを形成するときには必ず配線パターンが不純物形成領域等に電気的に接続されるようにして、メタル配線層のエッチング工程における電荷チャージをゲート電極以外の領域に逃がしてゲート絶縁膜の劣化を防止した半導体装置が開示されている。
【0005】
メタル配線層のエッチング工程における電荷チャージは、接地電位に接続されることが多い低電位側の電源電位VSS用の端子に逃がすのが一般的である。図3は、このような従来の半導体装置の構造を示す平面図であり、図4は、図3のB−B’における断面図である。なお、図3においては、ポリシリコン層までを示している。図3及び図4に示すように、半導体基板1内に設けられたPウエル20内にN型の不純物拡散領域31を形成して、Pウエル20をアノード、N型不純物拡散領域31をカソードとする保護用ダイオード(PN接合)を構成し、ポリシリコン層のゲート電極14及び24とN型の不純物拡散領域31とをメタル配線5で接続する。Pウエル20を電源電位VSS端子に接続することにより、ゲート電極14及び24に蓄積された負の電荷を電源電位VSS端子に逃がすことができる。また、ゲート電極14及び24に蓄積された正の電荷は、保護用ダイオードの逆方向リーク電流により、電源電位VSS端子に逃がすことができる。
【0006】
【特許文献1】
特開2001−358143号公報(第1頁、図1)
【0007】
【発明が解決しようとする課題】
しかしながら、近年におけるトランジスタの微細化に伴って、半導体装置の加工温度が低温化しているため、保護用ダイオードにおけるリーク電流が減少し、メタル配線層のエッチング工程における電荷チャージを逃がすという目的が果たせなくなってきている。
【0008】
そこで、上記の点に鑑み、本発明は、メタル配線層のエッチング工程における電荷チャージに起因するゲート絶縁膜の劣化、及び、それに起因するリーク電流の発生を防止できる構造を有する半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、半導体基板と、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、各々のゲート電極の両側の半導体基板内に形成されたトランジスタ用不純物拡散領域と、半導体基板内に形成された第1の型のウエルと、ウエルの所定の領域上に絶縁膜を介して形成された保護用電極と、ウエル内に形成された、第1の型と異なる第2の型の保護用不純物拡散領域と、複数のゲート電極及び保護用電極が少なくとも形成された半導体基板上に、層間絶縁膜を介して形成された少なくとも1層の配線層であって、複数のゲート電極の内の少なくとも1つと保護用不純物拡散領域とに電気的に接続された配線を含む少なくとも1層の配線層とを具備する。
【0010】
ここで、保護用電極が、ウエルが形成されている領域の周辺部の上に絶縁膜を介して形成されるようにしても良いし、保護用不純物拡散領域が、保護用電極によって囲まれた領域におけるウエル内に形成されるようにしても良い。また、ウエル及び保護用電極が、低電位側の電源電位が供給される端子に電気的に接続されるようにしても良い。
【0011】
上記の様に構成した本発明によれば、半導体基板内に形成された第1の型のウエルと該ウエル内に形成された第2の型の保護用不純物拡散領域とによって構成されるPN接合のリーク電流を、ウエルの所定の領域上に絶縁膜を介して形成された保護用電極を用いて制御することにより、PN接合のリーク電流を大きくすることができる。これにより、メタル配線層のエッチング工程における電荷チャージを逃がして、ゲート絶縁膜の劣化、及び、それに起因するリーク電流の発生を防止することが可能である。
【0012】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図1は、本発明の一実施形態に係る半導体装置の構造を示す平面図であり、図2は、図1のA−A’における断面図である。なお、図1においては、ポリシリコン層までを示している。
【0013】
本実施形態においては、半導体基板1としてシリコン基板を用いている。半導体基板1には、選択酸化法(local oxidation of silicon:LOCOS法)等により、シリコン酸化膜等の絶縁膜を含む素子分離領域2が形成されている。素子分離領域2によって分離された半導体基板1の領域には、Nウエル10及びPウエル20が形成されている。
【0014】
Nウエル10上には、ゲート絶縁膜13を介してゲート電極14が形成され、Pウエル20上には、ゲート絶縁膜23を介してゲート電極24が形成される。また、Pウエル20の所定の領域上には、素子分離領域2の絶縁膜を介して保護用電極32が形成される。ゲート絶縁膜13及び23は、シリコン酸化膜又はシリコン窒化膜により形成される。また、ゲート電極14、24、及び、保護用電極32は、ポリシリコンに不純物を含有させて形成される。
【0015】
次に、ゲート電極14の両側のNウエル10内に、ソース/ドレインとなるP型不純物拡散領域11、12が形成され、これらによりPチャネルMOSトランジスタが構成される。また、ゲート電極24の両側のPウエル20内に、ソース/ドレインとなるN型不純物拡散領域21、22が形成され、これらによりNチャネルMOSトランジスタが構成される。さらに、保護用電極32によって囲まれた領域におけるPウエル20内に、保護用のN型不純物拡散領域31を形成することにより、Pウエル20をアノード、N型不純物拡散領域31をカソードとする保護用ダイオード(PN接合)が構成される。
【0016】
複数のトランジスタ及び保護用ダイオードが形成された半導体基板1上には、層間絶縁膜4が形成され、エッチングにより層間絶縁膜4の所定の部分に開口が設けられる。続いて、層間絶縁膜4上に配線層5が設けられ、エッチングにより所望の配線がパターン形成される。配線層5としては、アルミニウム等のメタルを用いている。配線層5における1つの配線が、層間絶縁膜4の開口を介して、複数のゲート電極の内の少なくとも1つ(図1及び図2においては、ゲート電極14及び24)と保護用のN型不純物拡散領域31とに接続される。さらに、必要に応じて層間絶縁膜及び配線層が繰り返し設けられることにより、多層配線が実現される。
【0017】
Nウエル10は、高電位側の電源電位VDDが供給される端子に電気的に接続され、Pウエル20は、低電位側の電源電位VSSが供給される端子に電気的に接続される。これにより、Pウエル20をアノード、N型不純物拡散領域31をカソードとする保護用ダイオードは、電源電位VSS端子とゲート電極14及び24との間に接続されることになる。さらに、保護用電極32が、電源電位VSS端子に電気的に接続される。
【0018】
上記の保護用ダイオード(PN接合)を、保護用のN型不純物拡散領域31をドレインとし保護用電極32をゲートとするNチャネルMOSトランジスタの一部であると考えると、保護用のN型不純物拡散領域31からPウエル20に向けて流れるリーク電流(ゲートインデューストドレインリーケージ:GIDL)は、保護用電極32の電位によって変化する。保護用電極32を電源電位VSS端子に電気的に接続する場合には、保護用電極32が存在しない場合と比べて、PN接合の逆方向リーク電流が増加する。従って、配線層5のエッチング工程において、アンテナ効果によって配線パターンに電荷がチャージされたとしても、その電荷は、保護用ダイオードのリーク電流によって電源電位VSS端子に逃れることができるので、ゲート絶縁膜13、23の絶縁破壊を防止することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の構造を示す平面図。
【図2】図1のA−A’における断面図。
【図3】従来の半導体装置の構造を示す平面図。
【図4】図3のB−B’における断面図。
【符号の説明】
1 半導体基板、 2 素子分離領域、 3 絶縁膜、 4 層間絶縁膜、 5 配線層、 10 Nウエル、 11、12 P型不純物拡散領域、 13、23 ゲート絶縁膜、 14、24 ゲート電極、 20 Pウエル、 21、22 N型不純物拡散領域、 31 保護用のN型不純物拡散領域、 32 保護用電極
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、特に、メタル配線層のエッチング工程における電荷のチャージ(アンテナ効果)によるゲート絶縁膜の劣化、及び、それに起因するリーク電流の発生を防止した半導体集積回路に関する。
【0002】
【従来の技術】
ICやLSI等の半導体装置においては、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数のMOSトランジスタが、層間絶縁膜を介して積層された何層かのメタル配線によって接続されている。近年においては、トランジスタの微細化に伴ってゲート絶縁膜の膜厚が減少してきており、メタル配線層のエッチング工程において、長い配線に電荷がチャージされることによるゲート絶縁膜の劣化が問題となっている。このように長い配線に電荷が蓄積される現象は、アンテナ効果と呼ばれている。
【0003】
アンテナ効果により、ゲート電極に蓄積される電荷量が大きくなると、ゲート絶縁膜の絶縁が破壊され、ゲート絶縁膜の劣化が生じてリーク電流の発生要因になってしまう。しかも、現在の自動配置・配線によるレイアウト設計手法においては、プロセスチャージに対する配線長を制御することは困難である。
【0004】
アンテナ効果によるゲート絶縁膜の劣化を防止するため、特許文献1には、ゲート電極に中継ピンを接続することにより最上層の配線パターンを用いてゲート電極の配線を行い、配線パターンを形成するときには必ず配線パターンが不純物形成領域等に電気的に接続されるようにして、メタル配線層のエッチング工程における電荷チャージをゲート電極以外の領域に逃がしてゲート絶縁膜の劣化を防止した半導体装置が開示されている。
【0005】
メタル配線層のエッチング工程における電荷チャージは、接地電位に接続されることが多い低電位側の電源電位VSS用の端子に逃がすのが一般的である。図3は、このような従来の半導体装置の構造を示す平面図であり、図4は、図3のB−B’における断面図である。なお、図3においては、ポリシリコン層までを示している。図3及び図4に示すように、半導体基板1内に設けられたPウエル20内にN型の不純物拡散領域31を形成して、Pウエル20をアノード、N型不純物拡散領域31をカソードとする保護用ダイオード(PN接合)を構成し、ポリシリコン層のゲート電極14及び24とN型の不純物拡散領域31とをメタル配線5で接続する。Pウエル20を電源電位VSS端子に接続することにより、ゲート電極14及び24に蓄積された負の電荷を電源電位VSS端子に逃がすことができる。また、ゲート電極14及び24に蓄積された正の電荷は、保護用ダイオードの逆方向リーク電流により、電源電位VSS端子に逃がすことができる。
【0006】
【特許文献1】
特開2001−358143号公報(第1頁、図1)
【0007】
【発明が解決しようとする課題】
しかしながら、近年におけるトランジスタの微細化に伴って、半導体装置の加工温度が低温化しているため、保護用ダイオードにおけるリーク電流が減少し、メタル配線層のエッチング工程における電荷チャージを逃がすという目的が果たせなくなってきている。
【0008】
そこで、上記の点に鑑み、本発明は、メタル配線層のエッチング工程における電荷チャージに起因するゲート絶縁膜の劣化、及び、それに起因するリーク電流の発生を防止できる構造を有する半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、半導体基板と、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、各々のゲート電極の両側の半導体基板内に形成されたトランジスタ用不純物拡散領域と、半導体基板内に形成された第1の型のウエルと、ウエルの所定の領域上に絶縁膜を介して形成された保護用電極と、ウエル内に形成された、第1の型と異なる第2の型の保護用不純物拡散領域と、複数のゲート電極及び保護用電極が少なくとも形成された半導体基板上に、層間絶縁膜を介して形成された少なくとも1層の配線層であって、複数のゲート電極の内の少なくとも1つと保護用不純物拡散領域とに電気的に接続された配線を含む少なくとも1層の配線層とを具備する。
【0010】
ここで、保護用電極が、ウエルが形成されている領域の周辺部の上に絶縁膜を介して形成されるようにしても良いし、保護用不純物拡散領域が、保護用電極によって囲まれた領域におけるウエル内に形成されるようにしても良い。また、ウエル及び保護用電極が、低電位側の電源電位が供給される端子に電気的に接続されるようにしても良い。
【0011】
上記の様に構成した本発明によれば、半導体基板内に形成された第1の型のウエルと該ウエル内に形成された第2の型の保護用不純物拡散領域とによって構成されるPN接合のリーク電流を、ウエルの所定の領域上に絶縁膜を介して形成された保護用電極を用いて制御することにより、PN接合のリーク電流を大きくすることができる。これにより、メタル配線層のエッチング工程における電荷チャージを逃がして、ゲート絶縁膜の劣化、及び、それに起因するリーク電流の発生を防止することが可能である。
【0012】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図1は、本発明の一実施形態に係る半導体装置の構造を示す平面図であり、図2は、図1のA−A’における断面図である。なお、図1においては、ポリシリコン層までを示している。
【0013】
本実施形態においては、半導体基板1としてシリコン基板を用いている。半導体基板1には、選択酸化法(local oxidation of silicon:LOCOS法)等により、シリコン酸化膜等の絶縁膜を含む素子分離領域2が形成されている。素子分離領域2によって分離された半導体基板1の領域には、Nウエル10及びPウエル20が形成されている。
【0014】
Nウエル10上には、ゲート絶縁膜13を介してゲート電極14が形成され、Pウエル20上には、ゲート絶縁膜23を介してゲート電極24が形成される。また、Pウエル20の所定の領域上には、素子分離領域2の絶縁膜を介して保護用電極32が形成される。ゲート絶縁膜13及び23は、シリコン酸化膜又はシリコン窒化膜により形成される。また、ゲート電極14、24、及び、保護用電極32は、ポリシリコンに不純物を含有させて形成される。
【0015】
次に、ゲート電極14の両側のNウエル10内に、ソース/ドレインとなるP型不純物拡散領域11、12が形成され、これらによりPチャネルMOSトランジスタが構成される。また、ゲート電極24の両側のPウエル20内に、ソース/ドレインとなるN型不純物拡散領域21、22が形成され、これらによりNチャネルMOSトランジスタが構成される。さらに、保護用電極32によって囲まれた領域におけるPウエル20内に、保護用のN型不純物拡散領域31を形成することにより、Pウエル20をアノード、N型不純物拡散領域31をカソードとする保護用ダイオード(PN接合)が構成される。
【0016】
複数のトランジスタ及び保護用ダイオードが形成された半導体基板1上には、層間絶縁膜4が形成され、エッチングにより層間絶縁膜4の所定の部分に開口が設けられる。続いて、層間絶縁膜4上に配線層5が設けられ、エッチングにより所望の配線がパターン形成される。配線層5としては、アルミニウム等のメタルを用いている。配線層5における1つの配線が、層間絶縁膜4の開口を介して、複数のゲート電極の内の少なくとも1つ(図1及び図2においては、ゲート電極14及び24)と保護用のN型不純物拡散領域31とに接続される。さらに、必要に応じて層間絶縁膜及び配線層が繰り返し設けられることにより、多層配線が実現される。
【0017】
Nウエル10は、高電位側の電源電位VDDが供給される端子に電気的に接続され、Pウエル20は、低電位側の電源電位VSSが供給される端子に電気的に接続される。これにより、Pウエル20をアノード、N型不純物拡散領域31をカソードとする保護用ダイオードは、電源電位VSS端子とゲート電極14及び24との間に接続されることになる。さらに、保護用電極32が、電源電位VSS端子に電気的に接続される。
【0018】
上記の保護用ダイオード(PN接合)を、保護用のN型不純物拡散領域31をドレインとし保護用電極32をゲートとするNチャネルMOSトランジスタの一部であると考えると、保護用のN型不純物拡散領域31からPウエル20に向けて流れるリーク電流(ゲートインデューストドレインリーケージ:GIDL)は、保護用電極32の電位によって変化する。保護用電極32を電源電位VSS端子に電気的に接続する場合には、保護用電極32が存在しない場合と比べて、PN接合の逆方向リーク電流が増加する。従って、配線層5のエッチング工程において、アンテナ効果によって配線パターンに電荷がチャージされたとしても、その電荷は、保護用ダイオードのリーク電流によって電源電位VSS端子に逃れることができるので、ゲート絶縁膜13、23の絶縁破壊を防止することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の構造を示す平面図。
【図2】図1のA−A’における断面図。
【図3】従来の半導体装置の構造を示す平面図。
【図4】図3のB−B’における断面図。
【符号の説明】
1 半導体基板、 2 素子分離領域、 3 絶縁膜、 4 層間絶縁膜、 5 配線層、 10 Nウエル、 11、12 P型不純物拡散領域、 13、23 ゲート絶縁膜、 14、24 ゲート電極、 20 Pウエル、 21、22 N型不純物拡散領域、 31 保護用のN型不純物拡散領域、 32 保護用電極
Claims (4)
- 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
各々のゲート電極の両側の前記半導体基板内に形成されたトランジスタ用不純物拡散領域と、
前記半導体基板内に形成された第1の型のウエルと、
前記ウエルの所定の領域上に絶縁膜を介して形成された保護用電極と、
前記ウエル内に形成された、前記第1の型と異なる第2の型の保護用不純物拡散領域と、
前記複数のゲート電極及び前記保護用電極が少なくとも形成された前記半導体基板上に、層間絶縁膜を介して形成された少なくとも1層の配線層であって、前記複数のゲート電極の内の少なくとも1つと前記保護用不純物拡散領域とに電気的に接続された配線を含む、前記少なくとも1層の配線層と、
を具備する半導体装置。 - 前記保護用電極が、前記ウエルが形成されている領域の周辺部の上に絶縁膜を介して形成されている、請求項1記載の半導体装置。
- 前記保護用不純物拡散領域が、前記保護用電極によって囲まれた領域における前記ウエル内に形成されている、請求項2記載の半導体装置。
- 前記ウエル及び前記保護用電極が、低電位側の電源電位が供給される端子に電気的に接続されている、請求項1〜3のいずれか1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003022378A JP2004235451A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003022378A JP2004235451A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004235451A true JP2004235451A (ja) | 2004-08-19 |
Family
ID=32951456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003022378A Withdrawn JP2004235451A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004235451A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016009825A (ja) * | 2014-06-26 | 2016-01-18 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
2003
- 2003-01-30 JP JP2003022378A patent/JP2004235451A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016009825A (ja) * | 2014-06-26 | 2016-01-18 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6338986B1 (en) | Electrostatic discharge protection device for semiconductor integrated circuit method for producing the same and electrostatic discharge protection circuit using the same | |
US7280329B2 (en) | Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp | |
US6137144A (en) | On-chip ESD protection in dual voltage CMOS | |
US5744839A (en) | ESD protection using selective siliciding techniques | |
US8110878B2 (en) | Semiconductor device having a plurality of shallow wells | |
JP4146672B2 (ja) | 静電気保護素子 | |
US20070040222A1 (en) | Method and apparatus for improved ESD performance | |
JP3810246B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US6448599B1 (en) | Semiconductor device for preventing process-induced charging damages | |
US7485925B2 (en) | High voltage metal oxide semiconductor transistor and fabricating method thereof | |
JP4996166B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
US6504186B2 (en) | Semiconductor device having a library of standard cells and method of designing the same | |
JP2008172121A (ja) | 半導体集積回路装置 | |
US7432556B2 (en) | Semiconductor device with dummy conductors | |
JPH10189756A (ja) | 半導体装置 | |
US20070080404A1 (en) | Semiconductor device | |
US20040088658A1 (en) | Method of designing semiconductor device | |
US10573639B2 (en) | Silicon controlled rectifier (SCR) based ESD protection device | |
US6410964B1 (en) | Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same | |
JP4947964B2 (ja) | 半導体装置及びその製造方法 | |
JP3380836B2 (ja) | Mis半導体装置及びその製造方法 | |
JP2009081458A (ja) | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 | |
JP2004235451A (ja) | 半導体装置 | |
JP2009038099A (ja) | 半導体装置 | |
JP3114613B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |