JP4996166B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
図1は、本実施例による半導体装置1の層構造を示す断面図である。図1に示すように、半導体装置1は、SOI基板11と、層間絶縁膜12−1及び12−2と、抵抗素子13と、基板コンタクト15−1aと、ビア配線15−1b〜15−2と、最下層メタル配線16−1a及び16−1bと、上層メタル配線16−2と、トランジスタ100と、ビア配線105−1及び105−2と、最下層メタル配線106−1と、上層メタル配線106−2とを有する。
次に、本実施例による半導体装置1の製造方法を、図面を用いて詳細に説明する。図3(a)から図4(b)は、本実施例による半導体装置1の製造方法を示すプロセス図である。
図7は、本実施例による半導体装置2の層構造を示す断面図である。図7に示すように、半導体装置2は、実施例1による半導体装置1と同様の構成において、抵抗素子13がデプレッション型のMOSトランジスタ(以下、DMOSトランジスタ)20に置き換えられた構造を有する。なお、この他の構成は実施例1による半導体装置1と同様であるため、個々では詳細な説明を省略する。
次に、本実施例による半導体装置2の製造方法を、図面を用いて詳細に説明する。図8(a)から図9(b)は、本実施例による半導体装置2の製造方法を示すプロセス図である。
図10は、本実施例による半導体装置3の層構造を示す断面図である。図10に示すように、半導体装置3は、実施例1による半導体装置1と同様の構成を有すると共に、層間絶縁膜12−3と、これに形成されたビア配線15−2及び105−2並びに最上層メタル配線16−3及び106−3が追加された構成を有する。
次に、本実施例による半導体装置3の製造方法を、図面を用いて詳細に説明する。ただし、本製造方法では、上層メタル配線16−2及び106−2を形成するまでの工程が、実施例1と同様であるため、ここでは詳細な説明を省略する。
11 SOI基板
11a SOI層
11b BOX層
11c 支持基板
11A 素子分離絶縁膜
12−1、12−2、12−3 層間絶縁膜
13 抵抗素子
13a、14a サリサイド膜
14 拡散領域
15−1a 基板コンタクト
15−1b、15−1c、15−2、15−3、105−1、105−2、105−3 ビア配線
16−1a、16−1b、106−1 最下層メタル配線
16−2、106−2 上層メタル配線
16−3、106−3 最上層メタル配線
20 DMOSトランジスタ
21、101 ゲート電極
22、102 ゲート絶縁膜
23、103 拡散領域
24、104 ボディ領域
24A、104A アクティブ領域
100 トランジスタ
CIR 内部回路
GND1 グランド端子
GND2 基板コンタクト用グランド端子
GNDL グランド線
o3、o4、o31 開口
VDD 電源端子
Claims (12)
- 支持基板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導体層とを含むSOI基板と、
前記半導体層を素子形成領域と素子分離領域とに区画する素子分離絶縁膜と、
前記素子分離領域に形成された抵抗素子と、
前記SOI基板上に形成された1層以上の層間絶縁膜と、
前記層間絶縁膜上に形成された第1端子と、
前記素子分離絶縁膜と前記絶縁膜とを貫通して前記支持基板と電気的に接続された基板コンタクトと、
前記基板コンタクトと前記抵抗素子とを電気的に接続する第1配線と、
前記抵抗素子と前記第1端子とを電気的に接続する第2配線と、
前記半導体層に形成された半導体素子と、
前記層間絶縁膜上に形成された第2端子と、
前記第2端子と前記半導体素子とを電気的に接続し、前記第1端子と電気的に接続された第3配線と、
前記層間絶縁膜上に形成され、前記半導体素子と電気的に接続された第3端子と、
を有し、前記抵抗素子は、前記第2端子と前記第3端子との間に前記半導体素子と並列に接続された保護回路よりも抵抗値が高いことを特徴とする半導体装置。 - 前記抵抗素子の抵抗値は、2kΩ以上であることを特徴とする請求項1記載の半導体装置。
- 前記抵抗素子は、ポリシリコン膜であることを特徴とする請求項1または請求項2記載の半導体装置。
- 前記ポリシリコン膜は、前記素子分離絶縁膜上に形成されていることを特徴とする請求項3記載の半導体装置。
- 前記抵抗素子は、前記素子分離領域の一部に残された前記半導体層に形成されたトランジスタ又は拡散領域であることを特徴とする請求項1から請求項4のいずれか1項記載の半導体装置。
- 前記第3配線は、前記1層以上の層間絶縁膜のうち最上層の層間絶縁膜上に形成された配線であることを特徴とする請求項1から請求項5のいずれか1項記載の半導体装置。
- 前記抵抗素子は、前記第1端子と前記第3端子との間下に形成されていることを特徴とする請求項1から請求項6のいずれか1記載の半導体装置。
- 支持基板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導体層とを含むSOI基板と、
前記半導体層を素子形成領域と素子分離領域とに区画する素子分離絶縁膜と、
前記SOI基板上に形成された1層以上の層間絶縁膜と、
前記層間絶縁膜上に形成された第1端子と、
前記素子分離絶縁膜と前記絶縁膜とを貫通して前記支持基板と電気的に接続され、前記支持基板との接合抵抗が2kΩ以上である基板コンタクトと、
前記基板コンタクトと前記第1端子とを電気的に接続する第2配線と、
前記半導体層に形成された半導体素子と、
前記層間絶縁膜上に形成された第2端子と、
前記第2端子と前記半導体素子とを電気的に接続し、前記第1端子と電気的に接続された第3配線と、
前記層間絶縁膜上に形成され、前記半導体素子と電気的に接続された第3端子と、
を有し、前記接合抵抗は、前記第2端子と前記第3端子との間に前記半導体素子と並列に接続された保護回路よりも抵抗値が高いことを特徴とする半導体装置 - 支持基板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導体層とを含むSOI基板を準備する工程と、
前記半導体層に素子分離絶縁膜を形成することで当該半導体層を素子形成領域と素子分離領域とに区画する工程と、
前記素子形成領域に第1トランジスタを形成すると共に、前記素子分離領域に抵抗素子を形成する工程と、
前記第1トランジスタ及び前記抵抗素子が形成された前記半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜と前記素子分離絶縁膜と前記絶縁膜とを貫通して前記支持基板と電気的に接続された基板コンタクトを形成する工程と、
前記層間絶縁膜上に形成された第1端子を形成する工程と、
前記層間絶縁膜上に形成された第2端子を形成する工程と、
前記基板コンタクトと前記抵抗素子とを電気的に接続する第1配線と、前記抵抗素子と前記第1トランジスタとを電気的に接続する第2配線とをそれぞれ形成する工程と、
前記第2端子と前記第1トランジスタとを電気的に接続し、前記第1端子と電気的に接続された第3配線を形成する工程と、
前記層間絶縁膜上に形成され、前記第1トランジスタと電気的に接続された第3端子を形成する工程と、
を有し、前記抵抗素子は、前記第2端子と前記第3端子との間に前記半導体素子と並列に接続される保護回路よりも抵抗値が高いことを特徴とする半導体装置の製造方法。 - 前記抵抗素子は、前記素子分離絶縁膜上に形成されたポリシリコン膜であることを特徴とする請求項9記載の半導体装置の製造方法。
- 前記素子分離領域は、一部に前記素子分離絶縁膜が形成されていない第1領域を有し、
前記抵抗素子は、前記第1領域に形成された第2トランジスタ又は不純物拡散領域であることを特徴とする請求項9または請求項10記載の半導体装置の製造方法。 - 前記層間絶縁膜は複数層形成され、
前記第2配線は、前記複数の層間絶縁膜のうち最上層の層間絶縁膜上に形成された配線を介して前記抵抗素子と前記第1トランジスタとを電気的に接続することを特徴とする請求項9から請求項11のいずれか1項記載の半導体装置の製造方法。
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