JP2001267433A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000005389 semiconductor device fabrication Methods 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims abstract description 559
- 239000000758 substrate Substances 0.000 claims abstract description 133
- 230000015556 catabolic process Effects 0.000 claims abstract description 33
- 230000001681 protective effect Effects 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 231
- 238000000034 method Methods 0.000 claims description 49
- 238000000926 separation method Methods 0.000 claims description 32
- 229910021332 silicide Inorganic materials 0.000 claims description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 23
- 230000005669 field effect Effects 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 10
- 239000003870 refractory metal Substances 0.000 claims description 9
- 230000001939 inductive effect Effects 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000002344 surface layer Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 230000005685 electric field effect Effects 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 86
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 description 19
- 230000035945 sensitivity Effects 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- 239000011574 phosphorus Substances 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 11
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000005611 electricity Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 101150034533 ATIC gene Proteins 0.000 description 1
- 108700042918 BF02 Proteins 0.000 description 1
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 102100032244 Dynein axonemal heavy chain 1 Human genes 0.000 description 1
- 101001016198 Homo sapiens Dynein axonemal heavy chain 1 Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005865 ionizing radiation Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【課題】 保護回路を構成するサイリスタのターンオン
時間を短縮する。 【解決手段】 埋込絶縁層４Ｂ上に形成された半導体層
４Ｃに、サイリスタ保護素子の寄生ＰＮＰＮサイリスタ
ＴＨおよびトリガ素子ＴＲを設け、その寄生ＰＮＰＮサ
イリスタＴＨのトリガ電極（ゲート）と、トリガ素子Ｔ
Ｒのバックゲートとを同一のｐウエル５Ｐ1に設けて電
気的に接続し、トリガ素子ＴＲの降伏により発生した基
板電流によって寄生ＰＮＰＮサイリスタＴＨが駆動する
ようにした。
時間を短縮する。 【解決手段】 埋込絶縁層４Ｂ上に形成された半導体層
４Ｃに、サイリスタ保護素子の寄生ＰＮＰＮサイリスタ
ＴＨおよびトリガ素子ＴＲを設け、その寄生ＰＮＰＮサ
イリスタＴＨのトリガ電極（ゲート）と、トリガ素子Ｔ
Ｒのバックゲートとを同一のｐウエル５Ｐ1に設けて電
気的に接続し、トリガ素子ＴＲの降伏により発生した基
板電流によって寄生ＰＮＰＮサイリスタＴＨが駆動する
ようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、サイリスタ構造の保護回路
を有する半導体装置およびその製造方法に適用して有効
な技術に関するものである。
その製造技術に関し、特に、サイリスタ構造の保護回路
を有する半導体装置およびその製造方法に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】半導体製造工程における微細加工技術の
進歩により、半導体装置を構成する素子や配線等の微細
化が進められており、これに伴って半導体装置の性能が
益々向上している。しかし、一方で微細化された素子や
配線等は、静電気等のような過電圧に極めて弱く、破壊
しやすいという問題があり、半導体装置の信頼性を確保
するためには、静電気等による劣化および破壊現象にお
けるメカニズムの解明とともに、保護構造の確立が強く
要望されている。
進歩により、半導体装置を構成する素子や配線等の微細
化が進められており、これに伴って半導体装置の性能が
益々向上している。しかし、一方で微細化された素子や
配線等は、静電気等のような過電圧に極めて弱く、破壊
しやすいという問題があり、半導体装置の信頼性を確保
するためには、静電気等による劣化および破壊現象にお
けるメカニズムの解明とともに、保護構造の確立が強く
要望されている。
【０００３】ところで、本発明者はサイリスタ構造の保
護回路について調査した結果、例えば特開平８−３０６
８７２号公報には、入力端子に接続された保護用ＭＯＳ
電界効果トランジスタのゲート端子とソース端子とが、
寄生ＰＮＰＮサイリスタのトリガ端子およびその寄生Ｐ
ＮＰＮサイリスタにおけるＮＰＮトランジスタのコレク
タ・エミッタ間に接続された等価基板抵抗を介して接地
電位に電気的に接続される構造が開示されている。この
技術においては、上記コレクタ・エミッタ間の等価基板
抵抗の電圧降下により上記ＮＰＮトランジスタのベース
電位を上昇させて寄生ＰＮＰＮサイリスタを駆動させる
回路構造が開示されている。また、この公報には、絶縁
基板上の半導体層に寄生ＰＮＰＮサイリスタおよび保護
用ＭＯＳ電界効果トランジスタを設ける技術が開示され
ている。
護回路について調査した結果、例えば特開平８−３０６
８７２号公報には、入力端子に接続された保護用ＭＯＳ
電界効果トランジスタのゲート端子とソース端子とが、
寄生ＰＮＰＮサイリスタのトリガ端子およびその寄生Ｐ
ＮＰＮサイリスタにおけるＮＰＮトランジスタのコレク
タ・エミッタ間に接続された等価基板抵抗を介して接地
電位に電気的に接続される構造が開示されている。この
技術においては、上記コレクタ・エミッタ間の等価基板
抵抗の電圧降下により上記ＮＰＮトランジスタのベース
電位を上昇させて寄生ＰＮＰＮサイリスタを駆動させる
回路構造が開示されている。また、この公報には、絶縁
基板上の半導体層に寄生ＰＮＰＮサイリスタおよび保護
用ＭＯＳ電界効果トランジスタを設ける技術が開示され
ている。
【０００４】
【発明が解決しようとする課題】ところが、上記サイリ
スタ構造の保護回路技術においては、以下の課題がある
ことを本発明者は見出した。
スタ構造の保護回路技術においては、以下の課題がある
ことを本発明者は見出した。
【０００５】すなわち、第１に、保護回路を構成するサ
イリスタのターンオン時間が遅延する課題がある。例え
ば上記公報の技術においては、入力端子にサージ電圧が
印加された際、保護用ＭＯＳ電界効果トランジスタのド
レイン・ソース降伏により流れ始めた電流により上記等
価基板抵抗の電圧降下が上記ＮＰＮトランジスタのベー
ス・エミッタ電圧を上回って初めて寄生ＰＮＰＮサイリ
スタが駆動するため、そのサイリスタのターンオン時間
が遅延する。
イリスタのターンオン時間が遅延する課題がある。例え
ば上記公報の技術においては、入力端子にサージ電圧が
印加された際、保護用ＭＯＳ電界効果トランジスタのド
レイン・ソース降伏により流れ始めた電流により上記等
価基板抵抗の電圧降下が上記ＮＰＮトランジスタのベー
ス・エミッタ電圧を上回って初めて寄生ＰＮＰＮサイリ
スタが駆動するため、そのサイリスタのターンオン時間
が遅延する。
【０００６】第２に、サイリスタ構造の保護回路のデバ
イス設計が難しいという課題がある。例えば上記公報の
技術においては、上記等価基板抵抗が寄生ＰＮＰＮサイ
リスタの感度特性に影響することから適切な値にする必
要があるが、その等価基板抵抗は、その縦構造（寸法や
不純物分布等）がプロセス毎に変動するので、上記感度
特性が適切な値になるように形成することが難しい。
イス設計が難しいという課題がある。例えば上記公報の
技術においては、上記等価基板抵抗が寄生ＰＮＰＮサイ
リスタの感度特性に影響することから適切な値にする必
要があるが、その等価基板抵抗は、その縦構造（寸法や
不純物分布等）がプロセス毎に変動するので、上記感度
特性が適切な値になるように形成することが難しい。
【０００７】第３に、内部回路の素子の微細化に対応す
ることが難しいという課題がある。保護回路の降伏電圧
は、内部回路の素子を保護することから内部回路のゲー
ト絶縁耐圧よりも低いことが必要である。しかし、例え
ば上記公報の技術においては、入力端子電圧が保護用Ｍ
ＯＳ電界効果トランジスタのドレイン・ソース降伏電圧
と寄生バイポーラトランジスタのベース・エミッタ電圧
との和を上回って初めて保護用ＭＯＳ電界効果トランジ
スタのドレイン・ソース降伏電流が流れ始めるので、内
部回路の素子の微細化につれて、保護回路の降伏電圧
を、内部回路の素子のゲート絶縁膜の耐圧より低くする
ことが難しくなる。
ることが難しいという課題がある。保護回路の降伏電圧
は、内部回路の素子を保護することから内部回路のゲー
ト絶縁耐圧よりも低いことが必要である。しかし、例え
ば上記公報の技術においては、入力端子電圧が保護用Ｍ
ＯＳ電界効果トランジスタのドレイン・ソース降伏電圧
と寄生バイポーラトランジスタのベース・エミッタ電圧
との和を上回って初めて保護用ＭＯＳ電界効果トランジ
スタのドレイン・ソース降伏電流が流れ始めるので、内
部回路の素子の微細化につれて、保護回路の降伏電圧
を、内部回路の素子のゲート絶縁膜の耐圧より低くする
ことが難しくなる。
【０００８】第４に、絶縁層上に素子形成用の半導体層
を設ける、いわゆるＳＯＩ（Silicon On Insulator）基
板を用いた場合、静電気等で生じた電流を逃がし難い構
造となっていることから保護回路に高い放電能力が要求
されるという課題がある。ＳＯＩ基板を用いた場合、完
全な素子分離が可能なので、配線−基板間の寄生容量や
拡散容量等を低減でき、半導体装置の動作速度を向上さ
せることが可能である。したがって、高周波信号回路を
有する半導体装置には適している。しかし、完全な素子
分離が可能な反面、静電気等によって生じた過電流も逃
がし難く、素子破壊も生じ易い。このため、ＳＯＩ基板
を用いた半導体装置においては、保護回路に高い放電能
力（感度）が要求されている。
を設ける、いわゆるＳＯＩ（Silicon On Insulator）基
板を用いた場合、静電気等で生じた電流を逃がし難い構
造となっていることから保護回路に高い放電能力が要求
されるという課題がある。ＳＯＩ基板を用いた場合、完
全な素子分離が可能なので、配線−基板間の寄生容量や
拡散容量等を低減でき、半導体装置の動作速度を向上さ
せることが可能である。したがって、高周波信号回路を
有する半導体装置には適している。しかし、完全な素子
分離が可能な反面、静電気等によって生じた過電流も逃
がし難く、素子破壊も生じ易い。このため、ＳＯＩ基板
を用いた半導体装置においては、保護回路に高い放電能
力（感度）が要求されている。
【０００９】本発明の目的は、保護回路を構成するサイ
リスタのターンオン時間を短縮することのできる技術を
提供することにある。
リスタのターンオン時間を短縮することのできる技術を
提供することにある。
【００１０】また、本発明の目的は、サイリスタ構造の
保護回路のデバイス設計を容易にすることのできる技術
を提供することにある。
保護回路のデバイス設計を容易にすることのできる技術
を提供することにある。
【００１１】また、本発明の目的は、内部回路の素子の
微細化に対応した保護回路構成を実現することのできる
技術を提供することにある。
微細化に対応した保護回路構成を実現することのできる
技術を提供することにある。
【００１２】さらに、本発明の目的は、サイリスタ構造
の保護回路の放電能力を向上させることのできる技術を
提供することにある。
の保護回路の放電能力を向上させることのできる技術を
提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】すなわち、本発明は、絶縁層上に設けられ
た半導体層において、前記半導体層の主面側から絶縁層
に延びる分離部によって分離された同一の半導体層内
に、保護用のサイリスタと、その駆動を誘発するトリガ
素子とを設け、その保護用のサイリスタのゲートと、前
記トリガ素子の基板電極部とを同一の半導体領域内に設
けて、そのゲートと基板電極部とを電気的に接続し、前
記トリガ素子の降伏により発生した基板電流により、前
記保護用のサイリスタを駆動させるようにしたものであ
る。
た半導体層において、前記半導体層の主面側から絶縁層
に延びる分離部によって分離された同一の半導体層内
に、保護用のサイリスタと、その駆動を誘発するトリガ
素子とを設け、その保護用のサイリスタのゲートと、前
記トリガ素子の基板電極部とを同一の半導体領域内に設
けて、そのゲートと基板電極部とを電気的に接続し、前
記トリガ素子の降伏により発生した基板電流により、前
記保護用のサイリスタを駆動させるようにしたものであ
る。
【００１６】また、本発明は、信号用の端子に過電圧が
印加された際に接続方向が順方向となるように前記信号
用の端子と基準電位用の端子との間に電気的に接続され
た保護用のダイオードを前記同一の半導体層内に設けた
ものである。
印加された際に接続方向が順方向となるように前記信号
用の端子と基準電位用の端子との間に電気的に接続され
た保護用のダイオードを前記同一の半導体層内に設けた
ものである。
【００１７】また、本発明は、前記保護用のサイリスタ
およびトリガ素子を形成する半導体領域の表層に高融点
金属シリサイド層を設けたものである。
およびトリガ素子を形成する半導体領域の表層に高融点
金属シリサイド層を設けたものである。
【００１８】また、本発明は、前記トリガ端子の基板電
極部と、基準電位用の端子との間に抵抗を電気的に接続
したものである。
極部と、基準電位用の端子との間に抵抗を電気的に接続
したものである。
【００１９】また、本発明は、前記保護用のサイリスタ
の第１のバイポーラトランジスタのベースと信号用の端
子との間に抵抗を電気的に接続したものである。
の第１のバイポーラトランジスタのベースと信号用の端
子との間に抵抗を電気的に接続したものである。
【００２０】また、本発明は、前記トリガ素子と内部回
路の素子とを同一工程時に形成するものである。
路の素子とを同一工程時に形成するものである。
【００２１】また、本発明は、前記トリガ素子を、前記
内部回路の素子に合わせて形成するものである。
内部回路の素子に合わせて形成するものである。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２３】また、本実施の形態においては、電界効果
トランジスタ（ＭＯＳ・ＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor）をＭＯＳと略し、ｐ
チャネル型のＭＯＳ・ＦＥＴをｐＭＯＳと略し、ｎチャ
ネル型のＭＯＳ・ＦＥＴをｎＭＯＳと略す。
トランジスタ（ＭＯＳ・ＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor）をＭＯＳと略し、ｐ
チャネル型のＭＯＳ・ＦＥＴをｐＭＯＳと略し、ｎチャ
ネル型のＭＯＳ・ＦＥＴをｎＭＯＳと略す。
【００２４】（実施の形態１）まず、本実施の形態を説
明する前に、本発明者らが本発明をするのに検討した技
術（以下、発明者検討技術という）について説明する。
明する前に、本発明者らが本発明をするのに検討した技
術（以下、発明者検討技術という）について説明する。
【００２５】図１は、その回路図を示している。入力端
子５０は、入力保護抵抗Ｒ50を介して内部回路の入力ゲ
ートと電気的に接続されている。この入力保護抵抗Ｒ50
と入力ゲートとを結ぶ配線と接地端子との間には、保護
用ＭＯＳＱ50および寄生ＰＮＰＮサイリスタＱth50が電
気的に接続されている。
子５０は、入力保護抵抗Ｒ50を介して内部回路の入力ゲ
ートと電気的に接続されている。この入力保護抵抗Ｒ50
と入力ゲートとを結ぶ配線と接地端子との間には、保護
用ＭＯＳＱ50および寄生ＰＮＰＮサイリスタＱth50が電
気的に接続されている。
【００２６】保護用ＭＯＳＱ50は、ドレイン端子５１
ａ、ソース端子５１ｂ、ゲート端子５１ｃおよび基板端
子５１ｄを有している。また、寄生ＰＮＰＮサイリスタ
ＴＨ50は、寄生ＰＮＰバイポーラトランジスタＱth51
と、寄生ＮＰＮバイポーラトランジスタＱth52と、等価
ｎウエル抵抗Ｒth51と、等価ｐ基板抵抗Ｒth52とで構成
されている。符号５２ａは、寄生ＰＮＰバイポーラトラ
ンジスタＱth51のエミッタ端子を示し、符号５２ｂは、
後述のｎ型ウエルに電位を供給するための電位供給端子
を示し、符号５２ｃは、寄生ＮＰＮバイポーラトランジ
スタＱth52のエミッタ端子を示している。
ａ、ソース端子５１ｂ、ゲート端子５１ｃおよび基板端
子５１ｄを有している。また、寄生ＰＮＰＮサイリスタ
ＴＨ50は、寄生ＰＮＰバイポーラトランジスタＱth51
と、寄生ＮＰＮバイポーラトランジスタＱth52と、等価
ｎウエル抵抗Ｒth51と、等価ｐ基板抵抗Ｒth52とで構成
されている。符号５２ａは、寄生ＰＮＰバイポーラトラ
ンジスタＱth51のエミッタ端子を示し、符号５２ｂは、
後述のｎ型ウエルに電位を供給するための電位供給端子
を示し、符号５２ｃは、寄生ＮＰＮバイポーラトランジ
スタＱth52のエミッタ端子を示している。
【００２７】上記保護用ＭＯＳＱ50のソース端子５１
ｂ、ゲート端子５１ｃおよび基板端子部５１ｄは、互い
に電気的に接続され、上記寄生ＰＮＰＮサイリスタＴＨ
50のトリガ電極部に電気的に接続されている。すなわ
ち、保護用ＭＯＳＱ50のソース端子５１ｂ、ゲート端子
５１ｃおよび基板端子５１ｄは、寄生ＮＰＮバイポーラ
トランジスタＱth52および等価ｐ基板抵抗Ｒth52と電気
的に接続されている。
ｂ、ゲート端子５１ｃおよび基板端子部５１ｄは、互い
に電気的に接続され、上記寄生ＰＮＰＮサイリスタＴＨ
50のトリガ電極部に電気的に接続されている。すなわ
ち、保護用ＭＯＳＱ50のソース端子５１ｂ、ゲート端子
５１ｃおよび基板端子５１ｄは、寄生ＮＰＮバイポーラ
トランジスタＱth52および等価ｐ基板抵抗Ｒth52と電気
的に接続されている。
【００２８】図２は、図１の回路のデバイス構造断面図
を示している。高濃度ｐ型基板５３の表面には、低濃度
ｐ型エピタキシャル層５４が形成されている。この低濃
度ｐ型エピタキシャル層５４には、ｐ型ウエル５５およ
びｎ型ウエル５６が形成されている。
を示している。高濃度ｐ型基板５３の表面には、低濃度
ｐ型エピタキシャル層５４が形成されている。この低濃
度ｐ型エピタキシャル層５４には、ｐ型ウエル５５およ
びｎ型ウエル５６が形成されている。
【００２９】一方のｐ型ウエル５５には、上記保護用Ｍ
ＯＳＱ50のドレイン端子５１ａおよびソース端子５１ｂ
を構成するｎ+型拡散層、保護用ＭＯＳＱ50の基板端子
５１ｄを構成するｐ+型拡散層および寄生ＮＰＮバイポ
ーラトランジスタＱth2のエミッタ端子５２ｃを構成す
るｎ+型拡散層が形成されている。上記基板端子５１ｄ
は、寄生ＮＰＮバイポーラトランジスタＱth2のベース
端子、すなわち、寄生ＰＮＰＮサイリスタのトリガ電極
部でもある。また、エミッタ端子５２ｃは接地端子と電
気的に接続されている。上記等価ｐ基板抵抗Ｒth52は、
実質的には基板端子５１ｄとエミッタ端子５２ｃ間のｐ
型ウエル５５に寄生的に形成される拡散抵抗である。
ＯＳＱ50のドレイン端子５１ａおよびソース端子５１ｂ
を構成するｎ+型拡散層、保護用ＭＯＳＱ50の基板端子
５１ｄを構成するｐ+型拡散層および寄生ＮＰＮバイポ
ーラトランジスタＱth2のエミッタ端子５２ｃを構成す
るｎ+型拡散層が形成されている。上記基板端子５１ｄ
は、寄生ＮＰＮバイポーラトランジスタＱth2のベース
端子、すなわち、寄生ＰＮＰＮサイリスタのトリガ電極
部でもある。また、エミッタ端子５２ｃは接地端子と電
気的に接続されている。上記等価ｐ基板抵抗Ｒth52は、
実質的には基板端子５１ｄとエミッタ端子５２ｃ間のｐ
型ウエル５５に寄生的に形成される拡散抵抗である。
【００３０】他方のｎ型ウエル５６には、上記寄生ＰＮ
ＰバイポーラトランジスタＱth51のエミッタ端子５２ａ
を構成するｐ+型拡散層およびｎ型ウエル５６に所定の
電位を供給するための電位供給部５２ｂを構成するｎ+
型拡散層が形成されている。上記等価ｎウエル抵抗Ｒth
51は、実質的にはｎ型ウエル５６に寄生的に形成される
拡散抵抗である。
ＰバイポーラトランジスタＱth51のエミッタ端子５２ａ
を構成するｐ+型拡散層およびｎ型ウエル５６に所定の
電位を供給するための電位供給部５２ｂを構成するｎ+
型拡散層が形成されている。上記等価ｎウエル抵抗Ｒth
51は、実質的にはｎ型ウエル５６に寄生的に形成される
拡散抵抗である。
【００３１】この発明者検討技術においては、基本的
に、入力端子５０に正のサージ電圧が印加されると、保
護用ＭＯＳＱ50のドレイン・ソース降伏によりそのドレ
イン端子５１ａおよびソース端子５１ｂ間にパンチスル
ー電流が流れ、この電流が寄生ＰＮＰＮサイリスタＴＨ
50のトリガ電流となる。しかし、実質的には、そのトリ
ガ電流の他に、上記パンチスルー電流が等価ｐ基板抵抗
Ｒth52（ｐ型ウエル５５の拡散抵抗）を通じて接地端子
に流れることにより、等価ｐ基板抵抗Ｒth52の電圧降下
によって寄生ＮＰＮバイポーラトランジスタＱth52のベ
ース電位が上昇し、寄生ＮＰＮバイポーラトランジスタ
Ｑth52が駆動する要素を有している。すなわち、この技
術では、寄生ＰＮＰＮサイリスタＴＨ50が駆動する電圧
（保護素子のフォワードブロッキング（forward blocki
ng）電圧（以下、単にブロック電圧という））が、保護
用ＭＯＳＱ50の降伏電圧と、等価ｐ基板抵抗Ｒth52の電
圧降下による寄生ＮＰＮバイポーラトランジスタＱth52
のベース電圧との和になる。
に、入力端子５０に正のサージ電圧が印加されると、保
護用ＭＯＳＱ50のドレイン・ソース降伏によりそのドレ
イン端子５１ａおよびソース端子５１ｂ間にパンチスル
ー電流が流れ、この電流が寄生ＰＮＰＮサイリスタＴＨ
50のトリガ電流となる。しかし、実質的には、そのトリ
ガ電流の他に、上記パンチスルー電流が等価ｐ基板抵抗
Ｒth52（ｐ型ウエル５５の拡散抵抗）を通じて接地端子
に流れることにより、等価ｐ基板抵抗Ｒth52の電圧降下
によって寄生ＮＰＮバイポーラトランジスタＱth52のベ
ース電位が上昇し、寄生ＮＰＮバイポーラトランジスタ
Ｑth52が駆動する要素を有している。すなわち、この技
術では、寄生ＰＮＰＮサイリスタＴＨ50が駆動する電圧
（保護素子のフォワードブロッキング（forward blocki
ng）電圧（以下、単にブロック電圧という））が、保護
用ＭＯＳＱ50の降伏電圧と、等価ｐ基板抵抗Ｒth52の電
圧降下による寄生ＮＰＮバイポーラトランジスタＱth52
のベース電圧との和になる。
【００３２】しかし、上記本発明者検討技術において
は、例えば以下の課題がある。第１に、寄生ＰＮＰＮサ
イリスタＴＨ50のターンオン時間が遅延する、という課
題がある。これは、入力端子５０にサージ電圧が印加さ
れた際、保護用ＭＯＳＱ50のドレイン・ソース降伏によ
り流れ始めた電流により上記等価ｐ基板抵抗Ｒth52の電
圧降下が上記寄生ＮＰＮバイポーラトランジスタＱth52
のベース・エミッタ電圧を上回って初めて寄生ＰＮＰＮ
サイリスタＴＨ50が駆動するためである。
は、例えば以下の課題がある。第１に、寄生ＰＮＰＮサ
イリスタＴＨ50のターンオン時間が遅延する、という課
題がある。これは、入力端子５０にサージ電圧が印加さ
れた際、保護用ＭＯＳＱ50のドレイン・ソース降伏によ
り流れ始めた電流により上記等価ｐ基板抵抗Ｒth52の電
圧降下が上記寄生ＮＰＮバイポーラトランジスタＱth52
のベース・エミッタ電圧を上回って初めて寄生ＰＮＰＮ
サイリスタＴＨ50が駆動するためである。
【００３３】第２に、保護回路のデバイス設計が難しい
という課題がある。上記等価ｐ基板抵抗Ｒth52は、寄生
ＰＮＰＮサイリスタＴＨ50の感度特性に影響することか
ら、その感度特性が適切な値になるように形成する必要
がある。しかし、その等価ｐ基板抵抗Ｒth52が形成され
るｐ型ウエル５５は、その縦構造（寸法や不純物分布
等）がプロセス毎に変動してしまうので、寄生ＰＮＰＮ
サイリスタＴＨ50の感度特性が適切な値になるように等
価ｐ基板抵抗Ｒth５２を形成することは難しい。
という課題がある。上記等価ｐ基板抵抗Ｒth52は、寄生
ＰＮＰＮサイリスタＴＨ50の感度特性に影響することか
ら、その感度特性が適切な値になるように形成する必要
がある。しかし、その等価ｐ基板抵抗Ｒth52が形成され
るｐ型ウエル５５は、その縦構造（寸法や不純物分布
等）がプロセス毎に変動してしまうので、寄生ＰＮＰＮ
サイリスタＴＨ50の感度特性が適切な値になるように等
価ｐ基板抵抗Ｒth５２を形成することは難しい。
【００３４】第３に、内部回路の素子の微細化に対応す
ることが難しいという課題がある。保護回路の降伏電圧
は、内部回路の素子を保護することから内部回路のゲー
ト絶縁耐圧よりも低いことが必要である。しかし、上記
発明者検討技術においては、入力端子５０に印加される
サージ電圧が保護用ＭＯＳ電界効果トランジスタのドレ
イン・ソース降伏電圧と寄生ＮＰＮバイポーラトランジ
スタＱth52のベース電圧との和以上となって初めて保護
ＭＯＳＱ50のドレイン・ソース降伏電流が流れ始めるの
で、内部回路の素子の微細化につれて、保護回路の降伏
電圧を、内部回路の素子のゲート絶縁膜の耐圧より低く
することが難しくなる。
ることが難しいという課題がある。保護回路の降伏電圧
は、内部回路の素子を保護することから内部回路のゲー
ト絶縁耐圧よりも低いことが必要である。しかし、上記
発明者検討技術においては、入力端子５０に印加される
サージ電圧が保護用ＭＯＳ電界効果トランジスタのドレ
イン・ソース降伏電圧と寄生ＮＰＮバイポーラトランジ
スタＱth52のベース電圧との和以上となって初めて保護
ＭＯＳＱ50のドレイン・ソース降伏電流が流れ始めるの
で、内部回路の素子の微細化につれて、保護回路の降伏
電圧を、内部回路の素子のゲート絶縁膜の耐圧より低く
することが難しくなる。
【００３５】第４に、絶縁層上に素子形成用の半導体層
を設ける、いわゆるＳＯＩ（Silicon On Insulator）基
板を用いた場合、静電気等で生じた電流を逃がし難い構
造となっていることから保護回路に高い放電能力が要求
されるという課題がある。ＳＯＩ基板を用いた場合、完
全な素子分離が可能なので、配線−基板間の寄生容量や
拡散容量等を低減でき、半導体装置の動作速度を向上さ
せることが可能であり、高周波信号回路を有する半導体
装置に適している。しかし、完全な素子分離が可能な反
面、静電気等によって生じた電流も逃がし難く、素子破
壊も生じ易いという問題があるため、ＳＯＩ基板を用い
た半導体装置においては、保護回路に高い放電能力が要
求されている。
を設ける、いわゆるＳＯＩ（Silicon On Insulator）基
板を用いた場合、静電気等で生じた電流を逃がし難い構
造となっていることから保護回路に高い放電能力が要求
されるという課題がある。ＳＯＩ基板を用いた場合、完
全な素子分離が可能なので、配線−基板間の寄生容量や
拡散容量等を低減でき、半導体装置の動作速度を向上さ
せることが可能であり、高周波信号回路を有する半導体
装置に適している。しかし、完全な素子分離が可能な反
面、静電気等によって生じた電流も逃がし難く、素子破
壊も生じ易いという問題があるため、ＳＯＩ基板を用い
た半導体装置においては、保護回路に高い放電能力が要
求されている。
【００３６】次に、本実施の形態１の半導体装置につい
て説明する。本実施の形態１の半導体装置は、半導体基
板として上記ＳＯＩ基板が用いられている。半導体装置
の内部回路を静電気等による過電圧または過電流から保
護するための保護回路の主要部は、サイリスタと、それ
を駆動するトリガ素子とを有するサイリスタ保護素子に
よって構成されている。そして、そのサイリスタとトリ
ガ素子とが、完全な分離部に囲まれた同一の半導体層部
分に形成されている。
て説明する。本実施の形態１の半導体装置は、半導体基
板として上記ＳＯＩ基板が用いられている。半導体装置
の内部回路を静電気等による過電圧または過電流から保
護するための保護回路の主要部は、サイリスタと、それ
を駆動するトリガ素子とを有するサイリスタ保護素子に
よって構成されている。そして、そのサイリスタとトリ
ガ素子とが、完全な分離部に囲まれた同一の半導体層部
分に形成されている。
【００３７】まず、本実施の形態１の半導体装置におけ
る保護回路の一例を図３〜図５によって説明する。な
お、図３中における破線は、上記完全な分離部を模式的
に示しており、上記保護回路に関しては、その破線に囲
まれた素子が同一の半導体層部分に設けられていること
を模式的に示している。また、図４（ａ）の矢印は負の
過電流の放電経路を示し、（ｂ）の矢印は正の過電流の
放電経路を示している。
る保護回路の一例を図３〜図５によって説明する。な
お、図３中における破線は、上記完全な分離部を模式的
に示しており、上記保護回路に関しては、その破線に囲
まれた素子が同一の半導体層部分に設けられていること
を模式的に示している。また、図４（ａ）の矢印は負の
過電流の放電経路を示し、（ｂ）の矢印は正の過電流の
放電経路を示している。
【００３８】図３に示すように、外部端子１は、内部回
路２の電極を引き出すための端子であり、一般的には、
ボンディングパッドとも呼ばれ、平面的には半導体チッ
プの主面の外周近傍や主面中央等に配置され、断面的に
は最上の配線層に形成されている。この外部端子１は、
信号用の端子を示しており、内部回路２内の周辺回路部
を介して主回路部と電気的に接続されている。この周辺
回路部は、例えば入力回路、出力回路または入出力双方
向回路等のように、半導体装置の内部と外部との電気的
レベルの整合やタイミングの調整を行うインターフェイ
ス回路部である。主回路部は、半導体装置の機能を決め
る主要な回路部である。本実施の形態１においては、そ
の主回路部に、例えばＬＮＡ（Low Noise Amplifier）
やＭＩＸＥＲ等のような高周波信号回路が形成されてい
る。なお、本実施の形態１において、高周波信号とは、
例えば１ＧＨｚ以上の信号を言う。
路２の電極を引き出すための端子であり、一般的には、
ボンディングパッドとも呼ばれ、平面的には半導体チッ
プの主面の外周近傍や主面中央等に配置され、断面的に
は最上の配線層に形成されている。この外部端子１は、
信号用の端子を示しており、内部回路２内の周辺回路部
を介して主回路部と電気的に接続されている。この周辺
回路部は、例えば入力回路、出力回路または入出力双方
向回路等のように、半導体装置の内部と外部との電気的
レベルの整合やタイミングの調整を行うインターフェイ
ス回路部である。主回路部は、半導体装置の機能を決め
る主要な回路部である。本実施の形態１においては、そ
の主回路部に、例えばＬＮＡ（Low Noise Amplifier）
やＭＩＸＥＲ等のような高周波信号回路が形成されてい
る。なお、本実施の形態１において、高周波信号とは、
例えば１ＧＨｚ以上の信号を言う。
【００３９】このような内部回路２は、相対的に高電位
側の電源端子ＶCCと、相対的に低電位側の電源端子ＶSS
との間に電気的に接続されている。高電位側の電源端子
ＶCCは、半導体装置を駆動させるべく相対的に高い電圧
を供給するための端子であり、具体的には、例えば１．
８Ｖ〜３．３Ｖ程度に設定される。低電位側の電源端子
ＶSSは、半導体装置の基準電位を供給する端子であり、
一般的には、接地端子、ＧＮＤ端子とも呼ばれ、具体的
には、例えば０Ｖまたは他の電位に設定される。なお、
これら低電位側の電源端子ＶSSや高電位側の電源端子Ｖ
CCへの電位供給は、外部端子１から直接的に供給される
場合もあるが、それ以外に内部回路２内の内部電源から
供給される場合もある。
側の電源端子ＶCCと、相対的に低電位側の電源端子ＶSS
との間に電気的に接続されている。高電位側の電源端子
ＶCCは、半導体装置を駆動させるべく相対的に高い電圧
を供給するための端子であり、具体的には、例えば１．
８Ｖ〜３．３Ｖ程度に設定される。低電位側の電源端子
ＶSSは、半導体装置の基準電位を供給する端子であり、
一般的には、接地端子、ＧＮＤ端子とも呼ばれ、具体的
には、例えば０Ｖまたは他の電位に設定される。なお、
これら低電位側の電源端子ＶSSや高電位側の電源端子Ｖ
CCへの電位供給は、外部端子１から直接的に供給される
場合もあるが、それ以外に内部回路２内の内部電源から
供給される場合もある。
【００４０】この外部端子１と内部回路２とを結ぶ配線
と、低電位側の電源端子ＶSSとの間に、本実施の形態１
の保護回路３が電気的に接続されている。保護回路３
は、半導体装置の内部回路２を静電気等による過電圧や
過電流から保護する回路であり、例えばダイオードＤ
１、寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲおよ
びクランプ素子ＣＬを有している。このうち、ダイオー
ドＤ１、寄生ＰＮＰＮサイリスタＴＨ１およびトリガ素
子ＴＲは、完全な分離部に囲まれた同一の半導体層部分
に形成されている。
と、低電位側の電源端子ＶSSとの間に、本実施の形態１
の保護回路３が電気的に接続されている。保護回路３
は、半導体装置の内部回路２を静電気等による過電圧や
過電流から保護する回路であり、例えばダイオードＤ
１、寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲおよ
びクランプ素子ＣＬを有している。このうち、ダイオー
ドＤ１、寄生ＰＮＰＮサイリスタＴＨ１およびトリガ素
子ＴＲは、完全な分離部に囲まれた同一の半導体層部分
に形成されている。
【００４１】ダイオードＤ１は、外部端子１に負の電圧
が印加された際に動作して電荷を逃がすための保護素子
であり、外部端子１に負の過電圧が印加された場合に接
続方向が順方向となるように外部端子１と低電位側の電
源端子ＶSSとの間に電気的に接続されている。このよう
なダイオードＤ１を設けたことにより、図４（ａ）に示
すように、低電位側の電源端子ＶSSの電位よりも負の過
電圧が外部端子１に印加された場合、過電流を低電位側
の電源端子ＶSSからダイオードＤ1を通じて外部端子１
に逃がすことができるので、負の過電圧に対する静電気
破壊耐性を向上させることが可能となっている。ここで
は、ダイオードＤ１が、例えばｐｎ接合ダイオードで形
成されているが、これに限定されるものではなく、例え
ばダイオード接続されたＭＯＳで形成しても良い。この
ｐｎ接合ダイオードやダイオード接続されたＭＯＳにお
いては、小さな面積で形成できるので、レイアウト面積
の大幅な増大を招くことなく、保護回路３を形成するこ
とが可能となる。
が印加された際に動作して電荷を逃がすための保護素子
であり、外部端子１に負の過電圧が印加された場合に接
続方向が順方向となるように外部端子１と低電位側の電
源端子ＶSSとの間に電気的に接続されている。このよう
なダイオードＤ１を設けたことにより、図４（ａ）に示
すように、低電位側の電源端子ＶSSの電位よりも負の過
電圧が外部端子１に印加された場合、過電流を低電位側
の電源端子ＶSSからダイオードＤ1を通じて外部端子１
に逃がすことができるので、負の過電圧に対する静電気
破壊耐性を向上させることが可能となっている。ここで
は、ダイオードＤ１が、例えばｐｎ接合ダイオードで形
成されているが、これに限定されるものではなく、例え
ばダイオード接続されたＭＯＳで形成しても良い。この
ｐｎ接合ダイオードやダイオード接続されたＭＯＳにお
いては、小さな面積で形成できるので、レイアウト面積
の大幅な増大を招くことなく、保護回路３を形成するこ
とが可能となる。
【００４２】一方、サイリスタ保護素子は、外部端子１
に正の電圧が印加された際に動作して電荷を逃がすため
の保護素子であり、寄生ＰＮＰＮサイリスタＴＨおよび
トリガ素子ＴＲを有している。この寄生ＰＮＰＮサイリ
スタＴＨは、第１，第２のバイポーラトランジスタＱth
１，Ｑth２と、抵抗Ｒth１とを有している。第１のバイ
ポーラトランジスタＱth1はＰＮＰ型のバイポーラトラ
ンジスタからなり、第２のバイポーラトランジスタＱth
2はＮＰＮ型のバイポーラトランジスタからなる。
に正の電圧が印加された際に動作して電荷を逃がすため
の保護素子であり、寄生ＰＮＰＮサイリスタＴＨおよび
トリガ素子ＴＲを有している。この寄生ＰＮＰＮサイリ
スタＴＨは、第１，第２のバイポーラトランジスタＱth
１，Ｑth２と、抵抗Ｒth１とを有している。第１のバイ
ポーラトランジスタＱth1はＰＮＰ型のバイポーラトラ
ンジスタからなり、第２のバイポーラトランジスタＱth
2はＮＰＮ型のバイポーラトランジスタからなる。
【００４３】第１のバイポーラトランジスタＱth1のエ
ミッタは外部端子１と電気的に接続されている。また、
第１のバイポーラトランジスタＱth1のベースは、抵抗
Ｒth１を介してそのエミッタおよび外部端子１と電気的
に接続されている他、第２のバイポーラトランジスタＱ
th2のコレクタとも電気的に接続されている。さらに、
第１のバイポーラトランジスタＱth1のコレクタは、第
２のバイポーラトランジスタＱth2のベースと電気的に
接続されている。この第２のバイポーラトランジスタＱ
th2のベースは、寄生ＰＮＰＮサイリスタＴＨのゲー
ト、すなわち、トリガ電極部となっている。この第２の
バイポーラトランジスタＱth2のエミッタは低電位側の
電源端子ＶSSと電気的に接続されている。
ミッタは外部端子１と電気的に接続されている。また、
第１のバイポーラトランジスタＱth1のベースは、抵抗
Ｒth１を介してそのエミッタおよび外部端子１と電気的
に接続されている他、第２のバイポーラトランジスタＱ
th2のコレクタとも電気的に接続されている。さらに、
第１のバイポーラトランジスタＱth1のコレクタは、第
２のバイポーラトランジスタＱth2のベースと電気的に
接続されている。この第２のバイポーラトランジスタＱ
th2のベースは、寄生ＰＮＰＮサイリスタＴＨのゲー
ト、すなわち、トリガ電極部となっている。この第２の
バイポーラトランジスタＱth2のエミッタは低電位側の
電源端子ＶSSと電気的に接続されている。
【００４４】本実施の形態１においては、寄生ＰＮＰＮ
サイリスタＴＨのトリガ電極部となる第２のバイポーラ
トランジスタＱth2のベースに、上記トリガ素子ＴＲの
基板電極（バックゲート）が電気的に接続されている。
このトリガ素子ＴＲは、寄生ＰＮＰＮサイリスタＴＨを
駆動させるきっかけを与える素子であり、例えばダイオ
ード接続されたｎＭＯＳによって形成されている。トリ
ガ素子ＴＲのドレインは、外部端子１と電気的に接続さ
れ、そのソースは、ゲート電極および低電位側の電源端
子ＶSSと電気的に接続されている。ただし、トリガ素子
ＴＲは、ｎＭＯＳに限定されるものではなく種々変更可
能であり、例えばバイポーラトランジスタで形成するこ
ともできる。その場合、トリガ素子用のバイポーラトラ
ンジスタのベースを第２のバイポーラトランジスタＱth
2のベースに電気的に接続する。そして、トリガ素子用
のバイポーラトランジスタのコレクタを外部端子１と電
気的に接続し、エミッタを低電位の電源端子ＶSSと電気
的に接続する。
サイリスタＴＨのトリガ電極部となる第２のバイポーラ
トランジスタＱth2のベースに、上記トリガ素子ＴＲの
基板電極（バックゲート）が電気的に接続されている。
このトリガ素子ＴＲは、寄生ＰＮＰＮサイリスタＴＨを
駆動させるきっかけを与える素子であり、例えばダイオ
ード接続されたｎＭＯＳによって形成されている。トリ
ガ素子ＴＲのドレインは、外部端子１と電気的に接続さ
れ、そのソースは、ゲート電極および低電位側の電源端
子ＶSSと電気的に接続されている。ただし、トリガ素子
ＴＲは、ｎＭＯＳに限定されるものではなく種々変更可
能であり、例えばバイポーラトランジスタで形成するこ
ともできる。その場合、トリガ素子用のバイポーラトラ
ンジスタのベースを第２のバイポーラトランジスタＱth
2のベースに電気的に接続する。そして、トリガ素子用
のバイポーラトランジスタのコレクタを外部端子１と電
気的に接続し、エミッタを低電位の電源端子ＶSSと電気
的に接続する。
【００４５】このようなサイリスタ保護素子を設けたこ
とにより、図４（ｂ）に示すように、外部端子１に正の
過電圧が印加され、トリガ素子ＴＲのソース・ドレイン
間が降伏すると、それにより発生した基板電流によって
寄生ＰＮＰＮサイリスタＴＨがターンオンする。これに
より、過電流を外部端子１から寄生ＰＮＰＮサイリスタ
ＴＨおよびトリガ素子ＴＲを通じて低電位側の電源端子
ＶSSに逃がすことができるので、正の過電圧に対する静
電気破壊耐性を向上させることが可能となっている。
とにより、図４（ｂ）に示すように、外部端子１に正の
過電圧が印加され、トリガ素子ＴＲのソース・ドレイン
間が降伏すると、それにより発生した基板電流によって
寄生ＰＮＰＮサイリスタＴＨがターンオンする。これに
より、過電流を外部端子１から寄生ＰＮＰＮサイリスタ
ＴＨおよびトリガ素子ＴＲを通じて低電位側の電源端子
ＶSSに逃がすことができるので、正の過電圧に対する静
電気破壊耐性を向上させることが可能となっている。
【００４６】特に、本実施の形態１においては、寄生Ｐ
ＮＰＮサイリスタＴＨのトリガ素子（第２のバイポーラ
トランジスタＱth２のベース）に、トリガ素子ＴＲの基
板電極を電気的に接続した（後述するように第２のバイ
ポーラトランジスタＱth2のベースとトリガ素子ＴＲの
基板電極とが、同一半導体領域に一体的に形成されてい
る）ことにより、寄生ＰＮＰＮサイリスタＴＨを高速に
ターンオンさせることができる。これは、外部端子１に
正の過電圧が印加されると、トリガ素子ＴＲのソース・
ドレイン間の降伏により発生した基板電流が寄生ＰＮＰ
ＮサイリスタＴＨのトリガ電流として働くが、その際、
その基板電流は、寄生ＰＮＰＮサイリスタＴＨのトリガ
電極（第２のバイポーラトランジスタＱth２のベース）
に注入される以外に流路がないために、寄生ＰＮＰＮサ
イリスタＴＨのトリガ電極部に効率良く注入されるよう
になるからである。したがって、本実施の形態１におい
ては、正の過電圧に対しても高感度で良好な静電破壊耐
性を示す保護回路３を設けることが可能となる。また、
トリガ電流の利用効率を高くできるので、トリガ素子Ｔ
Ｒ自体のサイズ（占有面積）を小さくすることが可能と
なる。このため、半導体チップのサイズを縮小すること
ができる。したがって、半導体装置の歩留まりを向上さ
せることができ、製造コストを低減することも可能とな
る。また、保護回路３（特に寄生ＰＮＰＮサイリスタＴ
Ｈとトリガ素子ＴＲ）のサイズを小さくできるので、寄
生容量を小さくすることが可能となる。したがって、高
周波信号回路を有する半導体装置において、電気特性を
低下させずに、静電破壊耐性を向上させることが可能と
なる。
ＮＰＮサイリスタＴＨのトリガ素子（第２のバイポーラ
トランジスタＱth２のベース）に、トリガ素子ＴＲの基
板電極を電気的に接続した（後述するように第２のバイ
ポーラトランジスタＱth2のベースとトリガ素子ＴＲの
基板電極とが、同一半導体領域に一体的に形成されてい
る）ことにより、寄生ＰＮＰＮサイリスタＴＨを高速に
ターンオンさせることができる。これは、外部端子１に
正の過電圧が印加されると、トリガ素子ＴＲのソース・
ドレイン間の降伏により発生した基板電流が寄生ＰＮＰ
ＮサイリスタＴＨのトリガ電流として働くが、その際、
その基板電流は、寄生ＰＮＰＮサイリスタＴＨのトリガ
電極（第２のバイポーラトランジスタＱth２のベース）
に注入される以外に流路がないために、寄生ＰＮＰＮサ
イリスタＴＨのトリガ電極部に効率良く注入されるよう
になるからである。したがって、本実施の形態１におい
ては、正の過電圧に対しても高感度で良好な静電破壊耐
性を示す保護回路３を設けることが可能となる。また、
トリガ電流の利用効率を高くできるので、トリガ素子Ｔ
Ｒ自体のサイズ（占有面積）を小さくすることが可能と
なる。このため、半導体チップのサイズを縮小すること
ができる。したがって、半導体装置の歩留まりを向上さ
せることができ、製造コストを低減することも可能とな
る。また、保護回路３（特に寄生ＰＮＰＮサイリスタＴ
Ｈとトリガ素子ＴＲ）のサイズを小さくできるので、寄
生容量を小さくすることが可能となる。したがって、高
周波信号回路を有する半導体装置において、電気特性を
低下させずに、静電破壊耐性を向上させることが可能と
なる。
【００４７】ここで、図５は、寄生ＰＮＰＮサイリスタ
ＴＨの保持電圧を示す典型的な電流ＩＡ−電圧ＶＡ特性
を示している。Ｖｈは寄生ＰＮＰＮサイリスタＴＨの保
持（hold）電圧、Ｖｂｆは保護素子（寄生ＰＮＰＮサイ
リスタＴＨ）の上記ブロック電圧（寄生ＰＮＰＮサイリ
スタＴＨの動作開始電圧）を示している。
ＴＨの保持電圧を示す典型的な電流ＩＡ−電圧ＶＡ特性
を示している。Ｖｈは寄生ＰＮＰＮサイリスタＴＨの保
持（hold）電圧、Ｖｂｆは保護素子（寄生ＰＮＰＮサイ
リスタＴＨ）の上記ブロック電圧（寄生ＰＮＰＮサイリ
スタＴＨの動作開始電圧）を示している。
【００４８】本実施の形態１においては、外部端子１に
過電圧が印加され、その外部端子１の電圧が、トリガ素
子ＴＲ（ｎＭＯＳで例示）のソース・ドレイン降伏電圧
ＢＶＤＳに達した際に発生した基板電流が寄生ＰＮＰＮ
サイリスタＴＨのゲート（トリガ電極部）に注入され
る。このため、サイリスタ保護素子のブロック電圧Ｖｂ
ｆは、上記ソース・ドレイン降伏電圧ＢＶＤＳと等しく
なる。したがって、本実施の形態１の場合は、そのブロ
ック電圧Ｖｂｆを、上記発明者検討技術（Ｖｂｆ＝ＢＶ
ＤＳ＋ＶBE）よりもベース・エミッタ電圧ＶBE（例えば
約０．８Ｖ）分だけ小さくできる。このため、ブロック
電圧Ｖｂｆを、内部回路２を構成するＭＯＳのゲート絶
縁耐圧に対して、より小さく設定できるので、より優れ
た静電破壊耐性を得ることが可能となる。内部回路２を
構成するＭＯＳのゲート絶縁膜は性能向上要求等に伴い
薄膜化が進められている。したがって、ゲート絶縁耐圧
も低くくなることから上記ブロック電圧もそれに伴い低
くせざるを得ない。本実施の形態１においては、そのブ
ロック電圧Ｖｂｆを小さくできるので、そのような内部
回路２のＭＯＳの微細化（ゲート絶縁膜の薄膜化）にも
対応できる。逆に、保護回路側から内部回路の素子に対
しての制約を緩和できるので、内部回路２の素子の微細
化を推進することが可能となる。したがって、半導体装
置の動作速度を向上させることが可能となる。
過電圧が印加され、その外部端子１の電圧が、トリガ素
子ＴＲ（ｎＭＯＳで例示）のソース・ドレイン降伏電圧
ＢＶＤＳに達した際に発生した基板電流が寄生ＰＮＰＮ
サイリスタＴＨのゲート（トリガ電極部）に注入され
る。このため、サイリスタ保護素子のブロック電圧Ｖｂ
ｆは、上記ソース・ドレイン降伏電圧ＢＶＤＳと等しく
なる。したがって、本実施の形態１の場合は、そのブロ
ック電圧Ｖｂｆを、上記発明者検討技術（Ｖｂｆ＝ＢＶ
ＤＳ＋ＶBE）よりもベース・エミッタ電圧ＶBE（例えば
約０．８Ｖ）分だけ小さくできる。このため、ブロック
電圧Ｖｂｆを、内部回路２を構成するＭＯＳのゲート絶
縁耐圧に対して、より小さく設定できるので、より優れ
た静電破壊耐性を得ることが可能となる。内部回路２を
構成するＭＯＳのゲート絶縁膜は性能向上要求等に伴い
薄膜化が進められている。したがって、ゲート絶縁耐圧
も低くくなることから上記ブロック電圧もそれに伴い低
くせざるを得ない。本実施の形態１においては、そのブ
ロック電圧Ｖｂｆを小さくできるので、そのような内部
回路２のＭＯＳの微細化（ゲート絶縁膜の薄膜化）にも
対応できる。逆に、保護回路側から内部回路の素子に対
しての制約を緩和できるので、内部回路２の素子の微細
化を推進することが可能となる。したがって、半導体装
置の動作速度を向上させることが可能となる。
【００４９】上記図３に示したクランプ素子ＣＬは、例
えば上記内部回路３の高電位側の電源端子ＶCCと低電位
側の電源端子ＶSSとの間にダイオード接続されたｎＭＯ
Ｓによって形成されている。このようなクランプ素子Ｃ
Ｌを設けたことにより、内部回路３の電源端子ＶCC，Ｖ
SS間に過電圧が印加された場合の放電経路を形成するこ
とができるので、静電破壊耐性を向上させることが可能
となる。
えば上記内部回路３の高電位側の電源端子ＶCCと低電位
側の電源端子ＶSSとの間にダイオード接続されたｎＭＯ
Ｓによって形成されている。このようなクランプ素子Ｃ
Ｌを設けたことにより、内部回路３の電源端子ＶCC，Ｖ
SS間に過電圧が印加された場合の放電経路を形成するこ
とができるので、静電破壊耐性を向上させることが可能
となる。
【００５０】このような保護回路３は、例えば半導体装
置の全ての入力回路または出力回路に対して設けても良
いし、特定の入力回路または出力回路に対して設けても
良い。また、入力回路および出力回路の両方の周辺回路
に対して保護回路３を設けても良い。保護回路３を入力
回路に対して設けた場合の一例を図６および図７に示
す。なお、図６および図７の破線は図３と同じことを意
味している。また、ここでは一般的な半導体回路の入力
回路を示している。
置の全ての入力回路または出力回路に対して設けても良
いし、特定の入力回路または出力回路に対して設けても
良い。また、入力回路および出力回路の両方の周辺回路
に対して保護回路３を設けても良い。保護回路３を入力
回路に対して設けた場合の一例を図６および図７に示
す。なお、図６および図７の破線は図３と同じことを意
味している。また、ここでは一般的な半導体回路の入力
回路を示している。
【００５１】図６（ａ），（ｂ）は、いずれも入力回路
がＣＭＯＳ（Complementary MOS）インバータ回路ＩＮ
Ｖで構成されている場合を例示している。ＣＭＯＳイン
バータ回路ＩＮＶは、ｐＭＯＳＱ１aとｎＭＯＳＱ１ｂ
とが電源端子ＶCC，ＶSS間に直列に接続されて構成され
ている。ＣＭＯＳインバータ回路ＩＮＶの出力は、半導
体装置の上記主回路部と電気的に接続され、入力は、入
力保護抵抗Ｒ１を介して上記外部端子１と電気的に接続
されている。図６（ａ）では、その入力保護抵抗Ｒ1と
ＣＭＯＳインバータ回路ＩＮＶの入力との間に保護用の
ダイオードＤ2，Ｄ3が電気的に接続されている。また、
図６（ｂ）では、その入力保護抵抗Ｒ1とＣＭＯＳイン
バータ回路ＩＮＶの入力との間に、ダイオードＤ2,Ｄ3
に代えて、ダイオード接続された保護用のｐＭＯＳＱ２
aおよびｎＭＯＳＱ２bが電気的に接続されている。
がＣＭＯＳ（Complementary MOS）インバータ回路ＩＮ
Ｖで構成されている場合を例示している。ＣＭＯＳイン
バータ回路ＩＮＶは、ｐＭＯＳＱ１aとｎＭＯＳＱ１ｂ
とが電源端子ＶCC，ＶSS間に直列に接続されて構成され
ている。ＣＭＯＳインバータ回路ＩＮＶの出力は、半導
体装置の上記主回路部と電気的に接続され、入力は、入
力保護抵抗Ｒ１を介して上記外部端子１と電気的に接続
されている。図６（ａ）では、その入力保護抵抗Ｒ1と
ＣＭＯＳインバータ回路ＩＮＶの入力との間に保護用の
ダイオードＤ2，Ｄ3が電気的に接続されている。また、
図６（ｂ）では、その入力保護抵抗Ｒ1とＣＭＯＳイン
バータ回路ＩＮＶの入力との間に、ダイオードＤ2,Ｄ3
に代えて、ダイオード接続された保護用のｐＭＯＳＱ２
aおよびｎＭＯＳＱ２bが電気的に接続されている。
【００５２】入力保護抵抗Ｒ1は、ＣＭＯＳインバータ
回路ＩＮＶに過電流が流れるのを抑制または防止し、か
つ、外部端子１側からみたインピーダンスを大きくする
ことで、ＣＭＯＳインバータ回路ＩＮＶの入力側配線等
に帯電した電荷をダイオードＤ2,Ｄ3および電源配線を
通じて外部端子側に逃がし易くするための機能を有して
いる。
回路ＩＮＶに過電流が流れるのを抑制または防止し、か
つ、外部端子１側からみたインピーダンスを大きくする
ことで、ＣＭＯＳインバータ回路ＩＮＶの入力側配線等
に帯電した電荷をダイオードＤ2,Ｄ3および電源配線を
通じて外部端子側に逃がし易くするための機能を有して
いる。
【００５３】また、図６（ａ）に示す保護用のダイオー
ドＤ2,Ｄ3は、ＣＭＯＳインバータ回路ＩＮＶの入力の
ゲート電極と電源端子ＶCCとの間およびその入力のゲー
ト電極と電源端子ＶSSとの間に、それぞれ逆方向接続に
なるように電気的に接続されている。この保護用のダイ
オードＤ2，Ｄ3は、例えばＣＤ（Charged Device）法に
よる静電破壊試験等において、外部端子１を接地させて
半導体装置内部に帯電させた電荷を放電させる際に、Ｃ
ＭＯＳインバータ回路ＩＮＶの入力配線（入力側の金属
配線、ゲート電極を含む）の電位と、ＣＭＯＳインバー
タ回路ＩＮＶのＭＯＳＱ1a,Ｑ1bが配置された半導体基
板側のウエルまたはそのＭＯＳＱ1a,Ｑ1bのソース・ド
レイン用の半導体領域（拡散層）の電位との間に差が生
じるのを防ぐ機能を有している。
ドＤ2,Ｄ3は、ＣＭＯＳインバータ回路ＩＮＶの入力の
ゲート電極と電源端子ＶCCとの間およびその入力のゲー
ト電極と電源端子ＶSSとの間に、それぞれ逆方向接続に
なるように電気的に接続されている。この保護用のダイ
オードＤ2，Ｄ3は、例えばＣＤ（Charged Device）法に
よる静電破壊試験等において、外部端子１を接地させて
半導体装置内部に帯電させた電荷を放電させる際に、Ｃ
ＭＯＳインバータ回路ＩＮＶの入力配線（入力側の金属
配線、ゲート電極を含む）の電位と、ＣＭＯＳインバー
タ回路ＩＮＶのＭＯＳＱ1a,Ｑ1bが配置された半導体基
板側のウエルまたはそのＭＯＳＱ1a,Ｑ1bのソース・ド
レイン用の半導体領域（拡散層）の電位との間に差が生
じるのを防ぐ機能を有している。
【００５４】すなわち、本実施の形態１においては、Ｃ
ＭＯＳインバータ回路ＩＮＶの入力段に入力保護抵抗Ｒ
1およびダイオードＤ2,Ｄ3を接続することにより、外部
端子１を接地した場合、ＣＭＯＳインバータ回路ＩＮＶ
の出力配線側に帯電した電荷を、ダイオードＤ2,Ｄ3を
通じて外部入力配線側に素早く放電させることが可能と
なっている。これにより、ＣＭＯＳインバータ回路ＩＮ
Ｖの入力配線側の電荷と出力側の電荷との放電時間の差
を縮めることができるので、その放電時間差に起因し
て、ＣＭＯＳインバータ回路ＩＮＶのＭＯＳＱ1a,Ｑ1b
のゲート絶縁膜に瞬間的に高電圧が印加されるのを防止
することができる。このため、ゲート絶縁破壊を防止で
き、半導体装置の歩留りおよび信頼性を向上させること
が可能となっている。なお、このダイオードＤ2,Ｄ3
は、後述するように半導体基板におい上記した保護回路
３のダイオードＤ1とは異なるウエル内に配置されてい
る。
ＭＯＳインバータ回路ＩＮＶの入力段に入力保護抵抗Ｒ
1およびダイオードＤ2,Ｄ3を接続することにより、外部
端子１を接地した場合、ＣＭＯＳインバータ回路ＩＮＶ
の出力配線側に帯電した電荷を、ダイオードＤ2,Ｄ3を
通じて外部入力配線側に素早く放電させることが可能と
なっている。これにより、ＣＭＯＳインバータ回路ＩＮ
Ｖの入力配線側の電荷と出力側の電荷との放電時間の差
を縮めることができるので、その放電時間差に起因し
て、ＣＭＯＳインバータ回路ＩＮＶのＭＯＳＱ1a,Ｑ1b
のゲート絶縁膜に瞬間的に高電圧が印加されるのを防止
することができる。このため、ゲート絶縁破壊を防止で
き、半導体装置の歩留りおよび信頼性を向上させること
が可能となっている。なお、このダイオードＤ2,Ｄ3
は、後述するように半導体基板におい上記した保護回路
３のダイオードＤ1とは異なるウエル内に配置されてい
る。
【００５５】図６（ｂ）の保護用のｐＭＯＳＱ2aおよび
ｎＭＯＳＱ2bもダイオードＤ2,Ｄ3と同じように機能す
る。保護用のｐＭＯＳＱ2aおよびｎＭＯＳＱ2bは、ＣＭ
ＯＳインバータ回路ＩＮＶの入力のゲート電極と電源端
子ＶCCとの間およびその入力のゲート電極と電源端子Ｖ
SSとの間に、それぞれ逆方向接続になるようにダイオー
ド接続されている。この場合、ＭＯＳの方が、ダイオー
ドよりもブレイクダウン電圧を約１Ｖ程度低くできるの
で、上記した電荷の放電動作が行われ易い構造となる。
したがって、上記した電荷の放電を素早く行うことが可
能となる。また、ダイオードＤ2,Ｄ3に代えて、バイポ
ーラトランジスタをダイオード接続しても良い。この場
合、バイポーラトランジスタの方が、ダイオードよりも
駆動能力が高いことから上記した電荷の放電を素早く行
うことが可能となる。
ｎＭＯＳＱ2bもダイオードＤ2,Ｄ3と同じように機能す
る。保護用のｐＭＯＳＱ2aおよびｎＭＯＳＱ2bは、ＣＭ
ＯＳインバータ回路ＩＮＶの入力のゲート電極と電源端
子ＶCCとの間およびその入力のゲート電極と電源端子Ｖ
SSとの間に、それぞれ逆方向接続になるようにダイオー
ド接続されている。この場合、ＭＯＳの方が、ダイオー
ドよりもブレイクダウン電圧を約１Ｖ程度低くできるの
で、上記した電荷の放電動作が行われ易い構造となる。
したがって、上記した電荷の放電を素早く行うことが可
能となる。また、ダイオードＤ2,Ｄ3に代えて、バイポ
ーラトランジスタをダイオード接続しても良い。この場
合、バイポーラトランジスタの方が、ダイオードよりも
駆動能力が高いことから上記した電荷の放電を素早く行
うことが可能となる。
【００５６】ここでは、上記保護回路３の低電位側の電
源端子ＶSSと、図６（ａ）,（ｂ）で示した入力保護抵
抗Ｒ1、ダイオードＤ2,Ｄ3、ｐＭＯＳＱ2a、ｎＭＯＳＱ
2bおよびＣＭＯＳインバータ回路ＩＮＶの低電位側の電
源端子ＶSSとを共通にしているが、別々にしても良い。
その場合、電源端子ＶSSの電位は等しくても良いし、異
なっていても良い。このように電源端子ＶSSを別々に分
離することにより、一方の回路側で生じた電位変動に起
因して他方の回路の電源の電位が変動するのを防止する
ことが可能となる。
源端子ＶSSと、図６（ａ）,（ｂ）で示した入力保護抵
抗Ｒ1、ダイオードＤ2,Ｄ3、ｐＭＯＳＱ2a、ｎＭＯＳＱ
2bおよびＣＭＯＳインバータ回路ＩＮＶの低電位側の電
源端子ＶSSとを共通にしているが、別々にしても良い。
その場合、電源端子ＶSSの電位は等しくても良いし、異
なっていても良い。このように電源端子ＶSSを別々に分
離することにより、一方の回路側で生じた電位変動に起
因して他方の回路の電源の電位が変動するのを防止する
ことが可能となる。
【００５７】一方、図７（ａ），（ｂ）は入力回路にバ
イポーラトランジスタを用いている場合が例示されてい
る。図７（ａ）では、外部端子１は、入力保護抵抗Ｒ１
を介してバイポーラトランジスタＱ3のベースと電気的
に接続されている。このバイポーラトランジスタＱ3の
出力（コレクタ）は、内部回路２の主回路部と電気的に
接続されている。
イポーラトランジスタを用いている場合が例示されてい
る。図７（ａ）では、外部端子１は、入力保護抵抗Ｒ１
を介してバイポーラトランジスタＱ3のベースと電気的
に接続されている。このバイポーラトランジスタＱ3の
出力（コレクタ）は、内部回路２の主回路部と電気的に
接続されている。
【００５８】また、図７（ｂ）では、入力回路にＢｉＣ
ＭＯＳ（Bipolar CMOS）回路が形成されている場合が例
示されている。ＢｉＣＭＯＳ回路は、バイポーラトラン
ジスタの持つ負荷駆動能力と、ＣＭＯＳの低電力性との
両方の長所を組み合わせた回路であり、例えばＣＭＯＳ
インバータ回路ＩＮＶを構成するｐＭＯＳＱ1aおよびｎ
ＭＯＳＱ1bと、ｎＭＯＳＱ4と、電源端子ＶCC，ＶSS間
に直列に接続された２個のバイポーラトランジスタＱ5
a，Ｑ5bを有している。ここでは、外部端子１は、入力
保護抵抗Ｒ１を介してＣＭＯＳインバータ回路ＩＮＶお
よびｎＭＯＳＱ4の入力と電気的に接続されている。こ
のＣＭＯＳインバータ回路ＩＮＶの出力はバイポーラト
ランジスタＱ5aのベースと電気的に接続されている。ま
た、ｎＭＯＳＱ4のドレインは、バイポーラトランジス
タＱ5aのエミッタとバイポーラトランジスタＱ5bのコレ
クタとの接続部に電気的に接続され、ソースは、バイポ
ーラトランジスタＱ5bのベースと電気的に接続されてい
る。このようなＢｉＣＭＯＳ回路の出力は内部回路２の
主回路と電気的に接続されている。
ＭＯＳ（Bipolar CMOS）回路が形成されている場合が例
示されている。ＢｉＣＭＯＳ回路は、バイポーラトラン
ジスタの持つ負荷駆動能力と、ＣＭＯＳの低電力性との
両方の長所を組み合わせた回路であり、例えばＣＭＯＳ
インバータ回路ＩＮＶを構成するｐＭＯＳＱ1aおよびｎ
ＭＯＳＱ1bと、ｎＭＯＳＱ4と、電源端子ＶCC，ＶSS間
に直列に接続された２個のバイポーラトランジスタＱ5
a，Ｑ5bを有している。ここでは、外部端子１は、入力
保護抵抗Ｒ１を介してＣＭＯＳインバータ回路ＩＮＶお
よびｎＭＯＳＱ4の入力と電気的に接続されている。こ
のＣＭＯＳインバータ回路ＩＮＶの出力はバイポーラト
ランジスタＱ5aのベースと電気的に接続されている。ま
た、ｎＭＯＳＱ4のドレインは、バイポーラトランジス
タＱ5aのエミッタとバイポーラトランジスタＱ5bのコレ
クタとの接続部に電気的に接続され、ソースは、バイポ
ーラトランジスタＱ5bのベースと電気的に接続されてい
る。このようなＢｉＣＭＯＳ回路の出力は内部回路２の
主回路と電気的に接続されている。
【００５９】ところで、この図６および図７において
は、一般的な半導体回路の入力回路を示し、入力回路の
入力端子の前段に入力保護抵抗Ｒ１等を設けた場合を例
示したが、内部回路２が高周波信号回路の場合には、入
力保護抵抗Ｒ１を取り付けない方が良好な高周波特性を
得る上で好ましい。本実施の形態１においては、保護回
路３によって正負の過電圧による過電流を速やかに除去
できるので、高周波信号回路等のように入力保護抵抗Ｒ
１等を取り付けられないようなデバイスであっても、充
分に内部回路２内の素子を保護することが可能である。
は、一般的な半導体回路の入力回路を示し、入力回路の
入力端子の前段に入力保護抵抗Ｒ１等を設けた場合を例
示したが、内部回路２が高周波信号回路の場合には、入
力保護抵抗Ｒ１を取り付けない方が良好な高周波特性を
得る上で好ましい。本実施の形態１においては、保護回
路３によって正負の過電圧による過電流を速やかに除去
できるので、高周波信号回路等のように入力保護抵抗Ｒ
１等を取り付けられないようなデバイスであっても、充
分に内部回路２内の素子を保護することが可能である。
【００６０】次に、本実施の形態１の半導体装置におけ
る保護回路３のデバイス構造を図８および図９により説
明する。なお、図８は、上記保護回路３のダイオードＤ
1、寄生ＰＮＰＮサイリスタＴＨおよびトリガ素子ＴＲ
１部分の模式的な平面図を示し、図９は図８のＡ−Ａ線
の模式的な断面図を示している。
る保護回路３のデバイス構造を図８および図９により説
明する。なお、図８は、上記保護回路３のダイオードＤ
1、寄生ＰＮＰＮサイリスタＴＨおよびトリガ素子ＴＲ
１部分の模式的な平面図を示し、図９は図８のＡ−Ａ線
の模式的な断面図を示している。
【００６１】半導体基板としては、上記したようにＳＯ
Ｉ基板４が用いられている。ＳＯＩ基板４を用いること
により、半導体装置の動作速度の向上、消費電力の低下
および高周波特性の向上を実現することが可能となる。
ＳＯＩ基板４は、支持基板４Ａ上に、埋込絶縁層４Ｂを
介して半導体層４Ｃが形成されてなる。支持基板４Ａ
は、例えばｐ型のシリコン単結晶からなり、主としてＳ
ＯＩ基板４の機械的強度を確保する機能を有している。
埋込絶縁層４Ｂは、例えば酸化シリコン（ＳｉＯ 2）膜
からなり、その厚さは、例えば０．５μｍ程度である。
半導体層４Ｃは、素子が形成される層であり、例えばｐ
型のシリコン単結晶を主体として形成され、その厚さ
は、例えば１〜３μｍ程度である。ここでは、半導体層
４Ｃが、半導体基板層４Ｃｓ上にエピタキシャル層４Ｃ
epが形成されてなる場合が例示されている。エピタキシ
ャル層４Ｃepを設けることにより、例えばＭＯＳのゲー
ト絶縁膜の膜質を向上させることができ、薄膜化させる
ことができる上、バイポーラトランジスタのエミッタ−
コレクタ（埋込コレクタ層）間の距離の設定を良好にす
ることが可能となる。
Ｉ基板４が用いられている。ＳＯＩ基板４を用いること
により、半導体装置の動作速度の向上、消費電力の低下
および高周波特性の向上を実現することが可能となる。
ＳＯＩ基板４は、支持基板４Ａ上に、埋込絶縁層４Ｂを
介して半導体層４Ｃが形成されてなる。支持基板４Ａ
は、例えばｐ型のシリコン単結晶からなり、主としてＳ
ＯＩ基板４の機械的強度を確保する機能を有している。
埋込絶縁層４Ｂは、例えば酸化シリコン（ＳｉＯ 2）膜
からなり、その厚さは、例えば０．５μｍ程度である。
半導体層４Ｃは、素子が形成される層であり、例えばｐ
型のシリコン単結晶を主体として形成され、その厚さ
は、例えば１〜３μｍ程度である。ここでは、半導体層
４Ｃが、半導体基板層４Ｃｓ上にエピタキシャル層４Ｃ
epが形成されてなる場合が例示されている。エピタキシ
ャル層４Ｃepを設けることにより、例えばＭＯＳのゲー
ト絶縁膜の膜質を向上させることができ、薄膜化させる
ことができる上、バイポーラトランジスタのエミッタ−
コレクタ（埋込コレクタ層）間の距離の設定を良好にす
ることが可能となる。
【００６２】この半導体層４Ｃには、ｎウエル（第１の
半導体領域）５Ｎ１およびｐウエル（第２の半導体領
域）５Ｐ１が形成されている。ｎウエル５Ｎ１は、例え
ばリンまたはヒ素が導入されてなり、特に限定されない
が、その不純物濃度は、例えば１０16／ｃｍ3程度であ
る。また、これに隣接するｐウエル５Ｐ１は、例えばホ
ウ素が導入されてなり、特に限定されないが、その不純
物濃度は、例えば５×１０15／ｃｍ3程度である。な
お、図９においては、図面を見易くするため、ｎウエル
５Ｎ１およびｐウエル５Ｐ１にはハッチングを付してい
ない。
半導体領域）５Ｎ１およびｐウエル（第２の半導体領
域）５Ｐ１が形成されている。ｎウエル５Ｎ１は、例え
ばリンまたはヒ素が導入されてなり、特に限定されない
が、その不純物濃度は、例えば１０16／ｃｍ3程度であ
る。また、これに隣接するｐウエル５Ｐ１は、例えばホ
ウ素が導入されてなり、特に限定されないが、その不純
物濃度は、例えば５×１０15／ｃｍ3程度である。な
お、図９においては、図面を見易くするため、ｎウエル
５Ｎ１およびｐウエル５Ｐ１にはハッチングを付してい
ない。
【００６３】また、半導体層４Ｃの主面には、例えば酸
化シリコンからなる分離部６Ａが形成されている。この
分離部６Ａは、例えばＬＯＣＯＳ（Local Oxidization
of Silicon）法等によって形成されており、その底部
は、埋込絶縁層４Ｂまで達していない。この分離部６Ａ
によって素子形成用の活性領域Ｌ１〜Ｌ３が規定されて
いる。なお、この分離部６Ａは、ＬＯＣＯＳ法によって
形成されるものに限定されるものではなく、例えば半導
体層４Ｃに溝を掘り、その内部に絶縁膜等を埋め込むこ
とで形成した、いわゆる溝型の分離部（トレンチアイソ
レーション）としても良い。
化シリコンからなる分離部６Ａが形成されている。この
分離部６Ａは、例えばＬＯＣＯＳ（Local Oxidization
of Silicon）法等によって形成されており、その底部
は、埋込絶縁層４Ｂまで達していない。この分離部６Ａ
によって素子形成用の活性領域Ｌ１〜Ｌ３が規定されて
いる。なお、この分離部６Ａは、ＬＯＣＯＳ法によって
形成されるものに限定されるものではなく、例えば半導
体層４Ｃに溝を掘り、その内部に絶縁膜等を埋め込むこ
とで形成した、いわゆる溝型の分離部（トレンチアイソ
レーション）としても良い。
【００６４】さらに、本実施の形態１においては、その
分離部６Ａの上面から半導体層４Ｃを介して埋込絶縁層
４Ｂに達する溝が掘られ、その溝内に、例えば酸化シリ
コン等からなる絶縁膜が埋め込まれることにより完全な
分離部６Ｂが形成されている。すなわち、その分離部６
Ｂと埋込絶縁層４Ｂとによって囲まれた半導体層４Ｃ
は、他の半導体層４Ｃと完全に絶縁分離されている。こ
こでは、その分離部６Ｂが図８に示すように平面枠状に
形成されており、その枠内の半導体層４Ｃ部分に上記保
護回路３のダイオードＤ１、寄生ＰＮＰＮサイリスタＴ
Ｈおよびトリガ素子ＴＲが形成されている。すなわち、
ダイオードＤ１、寄生ＰＮＰＮサイリスタＴＨ、トリガ
素子ＴＲ、ｎウエル５Ｎ１およびｐウエル５Ｐ１は、完
全な分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた同
一の半導体層４Ｃ内に形成されている。なお、ダイオー
ドＤ１、寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲ
で構成される保護素子のサイズは、特に限定されない
が、例えば５０×５０μｍ程度である。
分離部６Ａの上面から半導体層４Ｃを介して埋込絶縁層
４Ｂに達する溝が掘られ、その溝内に、例えば酸化シリ
コン等からなる絶縁膜が埋め込まれることにより完全な
分離部６Ｂが形成されている。すなわち、その分離部６
Ｂと埋込絶縁層４Ｂとによって囲まれた半導体層４Ｃ
は、他の半導体層４Ｃと完全に絶縁分離されている。こ
こでは、その分離部６Ｂが図８に示すように平面枠状に
形成されており、その枠内の半導体層４Ｃ部分に上記保
護回路３のダイオードＤ１、寄生ＰＮＰＮサイリスタＴ
Ｈおよびトリガ素子ＴＲが形成されている。すなわち、
ダイオードＤ１、寄生ＰＮＰＮサイリスタＴＨ、トリガ
素子ＴＲ、ｎウエル５Ｎ１およびｐウエル５Ｐ１は、完
全な分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた同
一の半導体層４Ｃ内に形成されている。なお、ダイオー
ドＤ１、寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲ
で構成される保護素子のサイズは、特に限定されない
が、例えば５０×５０μｍ程度である。
【００６５】また、内部回路２の領域においても各部に
おいて完全な分離が行われている。これにより、半導体
層４Ｃにα線等のような電離性放射線が照射されても収
集される電荷量が少ないため、ソフトエラー耐性を向上
させることが可能となる。また、ＣＭＯＳ構造において
ラッチアップ現象を防止することができるので、ｐＭＯ
ＳおよびｎＭＯＳの隣接間隔を最小分離幅にできる。し
たがって、ＣＭＯＳ回路を有する半導体装置の高集積化
を実現することが可能となる。なお、完全な分離部６Ｂ
とは、隣接する素子間の電気的分離が設計上許容される
範囲で分離されているものも含む。
おいて完全な分離が行われている。これにより、半導体
層４Ｃにα線等のような電離性放射線が照射されても収
集される電荷量が少ないため、ソフトエラー耐性を向上
させることが可能となる。また、ＣＭＯＳ構造において
ラッチアップ現象を防止することができるので、ｐＭＯ
ＳおよびｎＭＯＳの隣接間隔を最小分離幅にできる。し
たがって、ＣＭＯＳ回路を有する半導体装置の高集積化
を実現することが可能となる。なお、完全な分離部６Ｂ
とは、隣接する素子間の電気的分離が設計上許容される
範囲で分離されているものも含む。
【００６６】上記ダイオードＤ１は、例えばｐｎ接合ダ
イオードからなり、ｎウエル５Ｎ１と、その上部に形成
されたｐ+型半導体領域（第８の半導体領域）７Ｐ１お
よびｎ+型半導体領域（第３の半導体領域）８Ｎ１とを
主要部として有している。このｐ+型半導体領域７Ｐ1
は、例えばｐ型不純物のホウ素が含有されてなり、ｎ+
型半導体領域８Ｎ1は、例えばｎ型不純物のリンまたは
Ａｓが含有されてなる。これらｐ+型半導体領域７Ｐ1
と、ｎ+型半導体領域８Ｎ1とは、同一のｎウエル５Ｎ１
内に設けられている。これにより、それらの間の抵抗値
を低くすることが可能となっている。また、ｐ+型半導
体領域７Ｐ1と、ｎ+型半導体領域８Ｎ1とは、平面的に
その互いの長辺同士が平行になるように配置されてい
る。これにより、ｐ+型半導体領域７Ｐ1と、ｎ+型半導
体領域８Ｎ1との間に流れる電流の経路幅を広く確保す
ることができるので、それらの間の抵抗値を低くするこ
とが可能となっている。これらの構成により、上記負の
過電圧による過電流の放電経路の抵抗を下げることがで
きるので、その過電流を速やかに逃がすことが可能とな
っている。
イオードからなり、ｎウエル５Ｎ１と、その上部に形成
されたｐ+型半導体領域（第８の半導体領域）７Ｐ１お
よびｎ+型半導体領域（第３の半導体領域）８Ｎ１とを
主要部として有している。このｐ+型半導体領域７Ｐ1
は、例えばｐ型不純物のホウ素が含有されてなり、ｎ+
型半導体領域８Ｎ1は、例えばｎ型不純物のリンまたは
Ａｓが含有されてなる。これらｐ+型半導体領域７Ｐ1
と、ｎ+型半導体領域８Ｎ1とは、同一のｎウエル５Ｎ１
内に設けられている。これにより、それらの間の抵抗値
を低くすることが可能となっている。また、ｐ+型半導
体領域７Ｐ1と、ｎ+型半導体領域８Ｎ1とは、平面的に
その互いの長辺同士が平行になるように配置されてい
る。これにより、ｐ+型半導体領域７Ｐ1と、ｎ+型半導
体領域８Ｎ1との間に流れる電流の経路幅を広く確保す
ることができるので、それらの間の抵抗値を低くするこ
とが可能となっている。これらの構成により、上記負の
過電圧による過電流の放電経路の抵抗を下げることがで
きるので、その過電流を速やかに逃がすことが可能とな
っている。
【００６７】なお、このｐ+型半導体領域７Ｐ１は、Ｓ
ＯＩ基板４上の層間絶縁膜９ａに穿孔されたコンタクト
ホール１０ａを通じて第１層配線１１ａ1と電気的に接
続され、さらに低電位側の電源端子ＶSSと電気的に接続
されている。また、ｎ+型半導体領域８Ｎ１は、層間絶
縁膜９ａに穿孔されたコンタクトホール１０ｂを通じて
第１層配線１１ｂ1に接続され、さらに外部端子１と電
気的に接続されている。
ＯＩ基板４上の層間絶縁膜９ａに穿孔されたコンタクト
ホール１０ａを通じて第１層配線１１ａ1と電気的に接
続され、さらに低電位側の電源端子ＶSSと電気的に接続
されている。また、ｎ+型半導体領域８Ｎ１は、層間絶
縁膜９ａに穿孔されたコンタクトホール１０ｂを通じて
第１層配線１１ｂ1に接続され、さらに外部端子１と電
気的に接続されている。
【００６８】また、上記寄生ＰＮＰＮサイリスタＴＨを
構成するバイポーラトランジスタＱth1は、ｐ+型半導体
領域（第４の半導体領域）７Ｐ2と、ｎウエル５Ｎ1と、
ｎ+型半導体領域（第５の半導体領域）８Ｎ2と、ｐウエ
ル５Ｐ1とを主要部として有している。ｐ+型半導体領域
７Ｐ2は、例えばホウ素が含有されてなり、ｎウエル５
Ｎ1の領域内において上記したｎ+型半導体領域８Ｎ1に
隣接して平行に延びて形成されている。また、ｎ+型半
導体領域８Ｎ2は、例えばリンまたはヒ素が含有されて
なり、ｎウエル５Ｎ1とｐウエル５Ｐ1との両方にまたが
るように、上記したｐ+型半導体領域７Ｐ2に隣接して平
行に延びて形成されている。なお、ｐ+型半導体領域７
Ｐ2は、層間絶縁膜９ａに穿孔されたコンタクトホール
１０ｃを通じて第１層配線１１ｂ2に接続され、さらに
外部端子１と電気的に接続されている。また、寄生ＰＮ
ＰＮサイリスタＴＨを構成する抵抗Ｒth１は、ｎウエル
５Ｎ１の抵抗と等価である。
構成するバイポーラトランジスタＱth1は、ｐ+型半導体
領域（第４の半導体領域）７Ｐ2と、ｎウエル５Ｎ1と、
ｎ+型半導体領域（第５の半導体領域）８Ｎ2と、ｐウエ
ル５Ｐ1とを主要部として有している。ｐ+型半導体領域
７Ｐ2は、例えばホウ素が含有されてなり、ｎウエル５
Ｎ1の領域内において上記したｎ+型半導体領域８Ｎ1に
隣接して平行に延びて形成されている。また、ｎ+型半
導体領域８Ｎ2は、例えばリンまたはヒ素が含有されて
なり、ｎウエル５Ｎ1とｐウエル５Ｐ1との両方にまたが
るように、上記したｐ+型半導体領域７Ｐ2に隣接して平
行に延びて形成されている。なお、ｐ+型半導体領域７
Ｐ2は、層間絶縁膜９ａに穿孔されたコンタクトホール
１０ｃを通じて第１層配線１１ｂ2に接続され、さらに
外部端子１と電気的に接続されている。また、寄生ＰＮ
ＰＮサイリスタＴＨを構成する抵抗Ｒth１は、ｎウエル
５Ｎ１の抵抗と等価である。
【００６９】また、寄生ＰＮＰＮサイリスタＴＨを構成
するバイポーラトランジスタＱth2は、ｎ+型半導体領域
８Ｎ2と、ｎウエル５Ｎ1と、ｐウエル５Ｐ１と、ｎ+型
半導体領域（第６の半導体領域）８Ｎ3とを主要部とし
て有している。ｎ+型半導体領域８Ｎ3は、例えばリンま
たはヒ素が含有されてなり、上記分離部６Ａを隔ててｎ
+型半導体領域８Ｎ2の隣に配置されている。このｎ+型
半導体領域８Ｎ３も、ｎ+型半導体領域８Ｎ2に平行に延
びて形成されている。ここでは、ｐウエル５Ｐ１部分が
バイポーラトランジスタＱth2のベース（すなわち、寄
生ＰＮＰＮサイリスタＴＨのトリガ電極部）となる。な
お、ｎ+型半導体領域８Ｎ3は、層間絶縁膜９ａに穿孔さ
れたコンタクトホール１０ｄを通じて第１層配線１１ｂ
3に接続され、さらに外部端子１と電気的に接続されて
いる。
するバイポーラトランジスタＱth2は、ｎ+型半導体領域
８Ｎ2と、ｎウエル５Ｎ1と、ｐウエル５Ｐ１と、ｎ+型
半導体領域（第６の半導体領域）８Ｎ3とを主要部とし
て有している。ｎ+型半導体領域８Ｎ3は、例えばリンま
たはヒ素が含有されてなり、上記分離部６Ａを隔ててｎ
+型半導体領域８Ｎ2の隣に配置されている。このｎ+型
半導体領域８Ｎ３も、ｎ+型半導体領域８Ｎ2に平行に延
びて形成されている。ここでは、ｐウエル５Ｐ１部分が
バイポーラトランジスタＱth2のベース（すなわち、寄
生ＰＮＰＮサイリスタＴＨのトリガ電極部）となる。な
お、ｎ+型半導体領域８Ｎ3は、層間絶縁膜９ａに穿孔さ
れたコンタクトホール１０ｄを通じて第１層配線１１ｂ
3に接続され、さらに外部端子１と電気的に接続されて
いる。
【００７０】また、上記トリガ素子ＴＲは、活性領域Ｌ
３内のｐウエル５Ｐ１に形成された一対のｎ+型半導体
領域８Ｎ3およびｎ+型半導体領域（第７の半導体領域）
８Ｎ4と、ゲート絶縁膜１２ａと、ゲート電極１３ａと
を有している。一対のｎ+型半導体領域８Ｎ3，８Ｎ4
は、トリガ素子ＴＲのソース・ドレインを形成する領域
であり、例えばリンまたはヒ素が含有されてなる。この
ソース・ドレイン用の一対のｎ+型半導体領域８Ｎ3，８
Ｎ4の間にチャネル領域が形成される。このチャネル領
域が、トリガ素子ＴＲの基板電極として機能する。
３内のｐウエル５Ｐ１に形成された一対のｎ+型半導体
領域８Ｎ3およびｎ+型半導体領域（第７の半導体領域）
８Ｎ4と、ゲート絶縁膜１２ａと、ゲート電極１３ａと
を有している。一対のｎ+型半導体領域８Ｎ3，８Ｎ4
は、トリガ素子ＴＲのソース・ドレインを形成する領域
であり、例えばリンまたはヒ素が含有されてなる。この
ソース・ドレイン用の一対のｎ+型半導体領域８Ｎ3，８
Ｎ4の間にチャネル領域が形成される。このチャネル領
域が、トリガ素子ＴＲの基板電極として機能する。
【００７１】本実施の形態１においては、そのトリガ素
子ＴＲの基板電極と、寄生ＰＮＰＮサイリスタＴＨのバ
イポーラトランジスタＱth2のベース（寄生ＰＮＰＮサ
イリスタＴＨのトリガ電極部）とが同一のｐウエル５Ｐ
１に形成されている。これにより、それらの間の抵抗値
を低くすることができ、トリガ素子ＴＲで生じた基板電
流を効率良くバイポーラトランジスタＱth2のベースに
注入することが可能となっている。また、トリガ素子Ｔ
Ｒのチャネル幅方向（ゲート電極１３ａの平面的な延在
方向）を、バイポーラトランジスタＱth2のベースに相
当する部分に対して平行になるように配置したことによ
り、上記基板電流の経路幅を広く確保することができる
ので、それらの間の抵抗値を低くすることが可能となっ
ている。これらにより、寄生ＰＮＰＮサイリスタＴＨの
ターンオン時間を短縮でき、その感度を向上させること
ができる。したがって、上記正の過電圧による過電流を
速やかに逃がすことが可能となっている。
子ＴＲの基板電極と、寄生ＰＮＰＮサイリスタＴＨのバ
イポーラトランジスタＱth2のベース（寄生ＰＮＰＮサ
イリスタＴＨのトリガ電極部）とが同一のｐウエル５Ｐ
１に形成されている。これにより、それらの間の抵抗値
を低くすることができ、トリガ素子ＴＲで生じた基板電
流を効率良くバイポーラトランジスタＱth2のベースに
注入することが可能となっている。また、トリガ素子Ｔ
Ｒのチャネル幅方向（ゲート電極１３ａの平面的な延在
方向）を、バイポーラトランジスタＱth2のベースに相
当する部分に対して平行になるように配置したことによ
り、上記基板電流の経路幅を広く確保することができる
ので、それらの間の抵抗値を低くすることが可能となっ
ている。これらにより、寄生ＰＮＰＮサイリスタＴＨの
ターンオン時間を短縮でき、その感度を向上させること
ができる。したがって、上記正の過電圧による過電流を
速やかに逃がすことが可能となっている。
【００７２】また、サイリスタ保護素子の感度劣化が保
護素子を形成する半導体領域の寸法変動の影響を受け難
い構造とすることができる。したがって、保護回路のデ
バイス設計を容易にすることが可能となる。
護素子を形成する半導体領域の寸法変動の影響を受け難
い構造とすることができる。したがって、保護回路のデ
バイス設計を容易にすることが可能となる。
【００７３】さらに、トリガ素子ＴＲのチャネル長が、
内部回路２のＭＯＳのチャネル長とほぼ同一にされてい
る。これにより、サイリスタ保護素子の感度が、内部回
路２の素子（ＭＯＳ）に応じて最適な値に設定されてい
る。すなわち、内部回路２の素子の微細化に応じて、サ
イリスタ保護素子の感度の設定が可能となっている。
内部回路２のＭＯＳのチャネル長とほぼ同一にされてい
る。これにより、サイリスタ保護素子の感度が、内部回
路２の素子（ＭＯＳ）に応じて最適な値に設定されてい
る。すなわち、内部回路２の素子の微細化に応じて、サ
イリスタ保護素子の感度の設定が可能となっている。
【００７４】上記トリガ素子ＴＲのゲート絶縁膜１２ａ
は、例えば酸化シリコンからなる。また、ゲート電極１
３ａは、例えば低抵抗ポリシリコンからなるが、これに
限定されるものではなく種々変更可能であり、例えば低
抵抗ポリシリコン上に、例えばコバルトシリサイドやタ
ングステンシリサイド等のような高融点金属シリサイド
層を設けた、いわゆるポリサイドゲート電極構造として
も良い。また、低抵抗ポリシリコン上に、例えば窒化タ
ングステン等のようなバリアを介してタングステン等の
ような金属膜を設けた、いわゆるポリメタルゲート電極
構造としても良い。このゲート電極１３ａは、層間絶縁
膜９ａに形成されたコンタクトホール１０ｆを通じて第
１層配線と電気的に接続され、さらに低電位側の電源端
子ＶSSと電気的に接続されている。また、ｎ+型半導体
領域８Ｎ4は、層間絶縁膜９ａに穿孔されたコンタクト
ホール１０ｅを通じて第１層配線１１ａ2に接続され、
さらに低電位側の電源端子ＶSSと電気的に接続されてい
る。
は、例えば酸化シリコンからなる。また、ゲート電極１
３ａは、例えば低抵抗ポリシリコンからなるが、これに
限定されるものではなく種々変更可能であり、例えば低
抵抗ポリシリコン上に、例えばコバルトシリサイドやタ
ングステンシリサイド等のような高融点金属シリサイド
層を設けた、いわゆるポリサイドゲート電極構造として
も良い。また、低抵抗ポリシリコン上に、例えば窒化タ
ングステン等のようなバリアを介してタングステン等の
ような金属膜を設けた、いわゆるポリメタルゲート電極
構造としても良い。このゲート電極１３ａは、層間絶縁
膜９ａに形成されたコンタクトホール１０ｆを通じて第
１層配線と電気的に接続され、さらに低電位側の電源端
子ＶSSと電気的に接続されている。また、ｎ+型半導体
領域８Ｎ4は、層間絶縁膜９ａに穿孔されたコンタクト
ホール１０ｅを通じて第１層配線１１ａ2に接続され、
さらに低電位側の電源端子ＶSSと電気的に接続されてい
る。
【００７５】なお、上記層間絶縁膜９ａは、例えば酸化
シリコンからなる。また、上記コンタクトホール１０ａ
〜１０ｅは、それぞれが配置された各半導体領域の延在
方向に沿って延びて形成されている。これにより配線と
各半導体領域との接触抵抗を低減させることが可能とな
っている。また、上記第１層配線１１ａ1，１１ａ2，１
１ｂ1〜１１ｂ3は、例えばアルミニウムまたはアルミニ
ウム−シリコン−銅合金等のような金属膜からなる。
シリコンからなる。また、上記コンタクトホール１０ａ
〜１０ｅは、それぞれが配置された各半導体領域の延在
方向に沿って延びて形成されている。これにより配線と
各半導体領域との接触抵抗を低減させることが可能とな
っている。また、上記第１層配線１１ａ1，１１ａ2，１
１ｂ1〜１１ｂ3は、例えばアルミニウムまたはアルミニ
ウム−シリコン−銅合金等のような金属膜からなる。
【００７６】このように、本実施の形態１の半導体装置
によれば、上記のような保護回路３を設けたことによ
り、ＳＯＩ基板４を用いた場合においても、正、負両方
の過電圧に対する過電流を速やかに逃がすことができ
る。このため、ＳＯＩ基板４に形成された半導体装置の
歩留まりを向上させることが可能となる。したがって、
その半導体装置のコストを低減することが可能となる。
によれば、上記のような保護回路３を設けたことによ
り、ＳＯＩ基板４を用いた場合においても、正、負両方
の過電圧に対する過電流を速やかに逃がすことができ
る。このため、ＳＯＩ基板４に形成された半導体装置の
歩留まりを向上させることが可能となる。したがって、
その半導体装置のコストを低減することが可能となる。
【００７７】また、サイリスタ保護素子内の各素子の電
極を同一半導体領域に設けることにより、サイリスタ保
護素子のサイズの微細化を図ることができ、また、各電
極間の抵抗を下げることができるので、内部回路２に高
周波信号回路が設けられるような半導体装置であって
も、その電気的特性（周波数特性）の劣化を生じさるこ
となく半導体装置内の回路、特に入力に組み込むことが
でき、静電破壊耐性を向上させることが可能となる。
極を同一半導体領域に設けることにより、サイリスタ保
護素子のサイズの微細化を図ることができ、また、各電
極間の抵抗を下げることができるので、内部回路２に高
周波信号回路が設けられるような半導体装置であって
も、その電気的特性（周波数特性）の劣化を生じさるこ
となく半導体装置内の回路、特に入力に組み込むことが
でき、静電破壊耐性を向上させることが可能となる。
【００７８】次に、上記のようなサイリスタ構造の保護
回路３を有する半導体装置の具体例を図１０〜図１２に
示す。図１０はその半導体装置の要部平面図、図１１は
図１０のＡ−Ａ線の断面図、図１２は図１０の半導体装
置の他の部分の断面図である。
回路３を有する半導体装置の具体例を図１０〜図１２に
示す。図１０はその半導体装置の要部平面図、図１１は
図１０のＡ−Ａ線の断面図、図１２は図１０の半導体装
置の他の部分の断面図である。
【００７９】半導体層４Ｃには、上記ダイオードＤ１、
寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲの他に、
クランプ素子ＣＬ、バイポーラトランジスタＱ3、ｐＭ
ＯＳＱ1aおよびｎＭＯＳＱ1bが形成されている。クラン
プ素子ＣＬ、バイポーラトランジスタＱ3、ｐＭＯＳＱ1
aおよびｎＭＯＳＱ1bは、それぞれ分離部６Ｂによって
囲まれた半導体層４Ｃ部分に互いに電気的に分離された
状態で形成されている。
寄生ＰＮＰＮサイリスタＴＨ、トリガ素子ＴＲの他に、
クランプ素子ＣＬ、バイポーラトランジスタＱ3、ｐＭ
ＯＳＱ1aおよびｎＭＯＳＱ1bが形成されている。クラン
プ素子ＣＬ、バイポーラトランジスタＱ3、ｐＭＯＳＱ1
aおよびｎＭＯＳＱ1bは、それぞれ分離部６Ｂによって
囲まれた半導体層４Ｃ部分に互いに電気的に分離された
状態で形成されている。
【００８０】図１０および図１１に示すように、クラン
プ素子ＣＬは、分離部６Ｂおよび埋込絶縁層４Ｂに取り
囲まれた半導体層４Ｃに形成されている。この半導体層
４Ｃには、ｐウエル５Ｐ2が形成されている。このｐウ
エル５Ｐ2の上部には、クランプ素子ＣＬのソース・ド
レインを形成する一対のｎ+型半導体領域８Ｎ5，８Ｎ6
およびウエル電位供給部を形成するｐ+型半導体領域７
Ｐ3が形成されている。この一対のｎ+型半導体領域８Ｎ
5，８Ｎ6には、例えばリンまたはヒ素が含有され、ウエ
ル電位供給部を形成するｐ+型半導体領域７Ｐ3には、例
えばホウ素が含有されている。
プ素子ＣＬは、分離部６Ｂおよび埋込絶縁層４Ｂに取り
囲まれた半導体層４Ｃに形成されている。この半導体層
４Ｃには、ｐウエル５Ｐ2が形成されている。このｐウ
エル５Ｐ2の上部には、クランプ素子ＣＬのソース・ド
レインを形成する一対のｎ+型半導体領域８Ｎ5，８Ｎ6
およびウエル電位供給部を形成するｐ+型半導体領域７
Ｐ3が形成されている。この一対のｎ+型半導体領域８Ｎ
5，８Ｎ6には、例えばリンまたはヒ素が含有され、ウエ
ル電位供給部を形成するｐ+型半導体領域７Ｐ3には、例
えばホウ素が含有されている。
【００８１】ｎ+型半導体領域８Ｎ5およびｐ+型半導体
領域７Ｐ3は、層間絶縁膜９ａに穿孔されたコンタクト
ホール１０ｆ，１０ｇを通じて第１層配線１１ａ3と電
気的に接続されている。他方のｎ+型半導体領域８Ｎ6
は、層間絶縁膜９ａに穿孔されたコンタクトホール１０
ｈを通じて第１層配線１１ｃ1と電気的に接続されてい
る。なお、ｎ+型半導体領域８Ｎ5およびｐ+型半導体領
域７Ｐ3の間は、分離部６Ａによって分離されている。
領域７Ｐ3は、層間絶縁膜９ａに穿孔されたコンタクト
ホール１０ｆ，１０ｇを通じて第１層配線１１ａ3と電
気的に接続されている。他方のｎ+型半導体領域８Ｎ6
は、層間絶縁膜９ａに穿孔されたコンタクトホール１０
ｈを通じて第１層配線１１ｃ1と電気的に接続されてい
る。なお、ｎ+型半導体領域８Ｎ5およびｐ+型半導体領
域７Ｐ3の間は、分離部６Ａによって分離されている。
【００８２】クランプ素子ＣＬのゲート絶縁膜１２ｂお
よびゲート電極１３ｂは、上記トリガ素子ＴＲのゲート
絶縁膜１２ａおよびがゲート電極１３ａと同じ構造とな
っている。異なるのは、ゲート電極１３ｂは、層間絶縁
膜９ｂに穿孔されたコンタクトホール１０ｉを通じて第
１層配線１１ａ3と電気的に接続されていることであ
る。
よびゲート電極１３ｂは、上記トリガ素子ＴＲのゲート
絶縁膜１２ａおよびがゲート電極１３ａと同じ構造とな
っている。異なるのは、ゲート電極１３ｂは、層間絶縁
膜９ｂに穿孔されたコンタクトホール１０ｉを通じて第
１層配線１１ａ3と電気的に接続されていることであ
る。
【００８３】バイポーラトランジスタＱ3は、分離部６
Ｂおよび埋込絶縁層４Ｂに取り囲まれた半導体層４Ｃに
形成されている。この半導体層４Ｃには、埋込ｎ+型ウ
エル１４、ｎ+型半導体領域１５、ｎ型半導体領域１
６、ｐ型半導体領域１７およびｎ+型半導体領域１８が
形成されている。このバイポーラトランジスタＱ3は、
例えば縦型のＮＰＮバイポーラトランジスタからなり、
そのコレクタは、埋込ｎ+型ウエル１４、ｎ+型半導体領
域１５およびｎ型半導体領域１６を有している。
Ｂおよび埋込絶縁層４Ｂに取り囲まれた半導体層４Ｃに
形成されている。この半導体層４Ｃには、埋込ｎ+型ウ
エル１４、ｎ+型半導体領域１５、ｎ型半導体領域１
６、ｐ型半導体領域１７およびｎ+型半導体領域１８が
形成されている。このバイポーラトランジスタＱ3は、
例えば縦型のＮＰＮバイポーラトランジスタからなり、
そのコレクタは、埋込ｎ+型ウエル１４、ｎ+型半導体領
域１５およびｎ型半導体領域１６を有している。
【００８４】埋込ｎ+型ウエル１４は、上記埋込コレク
タ層に相当する層であり、コレクタ抵抗を下げる機能を
有している。埋込ｎ+型ウエル１４には、例えばアンチ
モン（Ｓｂ）が含有されており、ｎ+型半導体領域１５
およびｎ型半導体領域１６が電気的に接続されている。
ｎ+型半導体領域１５は、例えばリンまたはヒ素が含有
されてなり、コレクタ引出領域を形成し、層間絶縁膜９
ａに穿孔されたコンタクトホール１０ｊを通じて第１層
配線１１ｄと電気的に接続されている。このｎ型半導体
領域１６は、例えばリンまたはヒ素が含有されてなり、
その上部には、バイポーラトランジスタＱ3のベース用
のｐ型半導体領域１７が形成されている。
タ層に相当する層であり、コレクタ抵抗を下げる機能を
有している。埋込ｎ+型ウエル１４には、例えばアンチ
モン（Ｓｂ）が含有されており、ｎ+型半導体領域１５
およびｎ型半導体領域１６が電気的に接続されている。
ｎ+型半導体領域１５は、例えばリンまたはヒ素が含有
されてなり、コレクタ引出領域を形成し、層間絶縁膜９
ａに穿孔されたコンタクトホール１０ｊを通じて第１層
配線１１ｄと電気的に接続されている。このｎ型半導体
領域１６は、例えばリンまたはヒ素が含有されてなり、
その上部には、バイポーラトランジスタＱ3のベース用
のｐ型半導体領域１７が形成されている。
【００８５】このベース用のｐ型半導体領域１７は、例
えばホウ素が含有されてなり、層間絶縁膜９ａに穿孔さ
れたコンタクトホール１０ｋを通じて第１層配線１１ｂ
4と電気的に接続されている。このｐ型半導体領域１７
の上部には、バイポーラトランジスタＱ3のエミッタ用
のｎ+型半導体領域１８が形成されている。このエミッ
タ用のｎ+型半導体領域１８は、例えばリンまたはヒ素
が含有されてなり、層間絶縁膜９ａに穿孔されたコンタ
クトホール１０ｍを通じて第１層配線１１ｅと電気的に
接続されている。なお、コレクタ引出用のｎ+型半導体
領域１５およびベース用のｐ型半導体領域１７は、その
間に介在された分離部６Ａによって電気的に分離されて
いる。
えばホウ素が含有されてなり、層間絶縁膜９ａに穿孔さ
れたコンタクトホール１０ｋを通じて第１層配線１１ｂ
4と電気的に接続されている。このｐ型半導体領域１７
の上部には、バイポーラトランジスタＱ3のエミッタ用
のｎ+型半導体領域１８が形成されている。このエミッ
タ用のｎ+型半導体領域１８は、例えばリンまたはヒ素
が含有されてなり、層間絶縁膜９ａに穿孔されたコンタ
クトホール１０ｍを通じて第１層配線１１ｅと電気的に
接続されている。なお、コレクタ引出用のｎ+型半導体
領域１５およびベース用のｐ型半導体領域１７は、その
間に介在された分離部６Ａによって電気的に分離されて
いる。
【００８６】一方、図１２に示すように、ｐＭＯＳＱ1a
は、分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた半
導体層４Ｃに形成されている。この半導体層４Ｃには、
ｎウエル５Ｎ2が形成されている。このｎウエル５Ｎ2の
上部には、ｐＭＯＳＱ1aのソース・ドレインを形成する
一対のｐ+型半導体領域７Ｐ4，７Ｐ5およびウエル電位
供給部を形成するｎ+型半導体領域８Ｎ7が形成されてい
る。この一対のｐ+型半導体領域７Ｐ4，７Ｐ5には、例
えばホウ素が含有され、ウエル電位供給部を形成するｎ
+型半導体領域８Ｎ7には、例えばリンまたはヒ素が含有
されている。
は、分離部６Ｂおよび埋込絶縁層４Ｂに取り囲まれた半
導体層４Ｃに形成されている。この半導体層４Ｃには、
ｎウエル５Ｎ2が形成されている。このｎウエル５Ｎ2の
上部には、ｐＭＯＳＱ1aのソース・ドレインを形成する
一対のｐ+型半導体領域７Ｐ4，７Ｐ5およびウエル電位
供給部を形成するｎ+型半導体領域８Ｎ7が形成されてい
る。この一対のｐ+型半導体領域７Ｐ4，７Ｐ5には、例
えばホウ素が含有され、ウエル電位供給部を形成するｎ
+型半導体領域８Ｎ7には、例えばリンまたはヒ素が含有
されている。
【００８７】ｐ+型半導体領域７Ｐ4，７Ｐ5は、それぞ
れ層間絶縁膜９ａに穿孔されたコンタクトホール１０
ｎ，１０ｐを通じて第１層配線１１ｆ，１１ｇと電気的
に接続されている。ｎ+型半導体領域８Ｎ7は、層間絶縁
膜９ａに穿孔されたコンタクトホール１０ｑを通じて第
１層配線１１ｈと電気的に接続されている。なお、ｐ+
型半導体領域７Ｐ5およびｎ+型半導体領域８Ｎ7の間
は、分離部６Ａによって分離されている。
れ層間絶縁膜９ａに穿孔されたコンタクトホール１０
ｎ，１０ｐを通じて第１層配線１１ｆ，１１ｇと電気的
に接続されている。ｎ+型半導体領域８Ｎ7は、層間絶縁
膜９ａに穿孔されたコンタクトホール１０ｑを通じて第
１層配線１１ｈと電気的に接続されている。なお、ｐ+
型半導体領域７Ｐ5およびｎ+型半導体領域８Ｎ7の間
は、分離部６Ａによって分離されている。
【００８８】ｐＭＯＳＱ1aのゲート絶縁膜１２ｃおよび
ゲート電極１３ｃは、上記トリガ素子ＴＲのゲート絶縁
膜１２ａおよびがゲート電極１３ａと同じ構造となって
いる。異なるのは、ゲート電極１３ｃは、ｐＭＯＳＱ1b
のゲート電極１３ｄと電気的に接続されていることであ
る。
ゲート電極１３ｃは、上記トリガ素子ＴＲのゲート絶縁
膜１２ａおよびがゲート電極１３ａと同じ構造となって
いる。異なるのは、ゲート電極１３ｃは、ｐＭＯＳＱ1b
のゲート電極１３ｄと電気的に接続されていることであ
る。
【００８９】ｎＭＯＳＱ1bは、分離部６Ｂおよび埋込絶
縁層４Ｂに取り囲まれた半導体層４Ｃに形成されてい
る。この半導体層４Ｃには、ｐウエル５Ｐ3が形成され
ている。このｐウエル５Ｐ3の上部には、ｎＭＯＳＱ1b
のソース・ドレインを形成する一対のｎ+型半導体領域
８Ｎ8，８Ｎ9およびウエル電位供給部を形成するｐ+型
半導体領域７Ｐ6が形成されている。この一対のｎ+型半
導体領域８Ｎ8，８Ｎ9には、例えばリンまたはヒ素が含
有され、ウエル電位供給部を形成するｐ+型半導体領域
７Ｐ6には、例えばホウ素が含有されいる。
縁層４Ｂに取り囲まれた半導体層４Ｃに形成されてい
る。この半導体層４Ｃには、ｐウエル５Ｐ3が形成され
ている。このｐウエル５Ｐ3の上部には、ｎＭＯＳＱ1b
のソース・ドレインを形成する一対のｎ+型半導体領域
８Ｎ8，８Ｎ9およびウエル電位供給部を形成するｐ+型
半導体領域７Ｐ6が形成されている。この一対のｎ+型半
導体領域８Ｎ8，８Ｎ9には、例えばリンまたはヒ素が含
有され、ウエル電位供給部を形成するｐ+型半導体領域
７Ｐ6には、例えばホウ素が含有されいる。
【００９０】ｎ+型半導体領域８Ｎ8，８Ｎ9は、それぞ
れ層間絶縁膜９ａに穿孔されたコンタクトホール１０
ｒ，１０ｓを通じて第１層配線１１ｉ，１１ｆと電気的
に接続されている。ｐ+型半導体領域７Ｐ6は、層間絶縁
膜９ａに穿孔されたコンタクトホール１０ｔを通じて第
１層配線１１ｊと電気的に接続されている。なお、ｎ+
型半導体領域８Ｎ8およびｐ+型半導体領域７Ｐ6の間
は、分離部６Ａによって分離されている。また、ｎＭＯ
ＳＱ1aのゲート絶縁膜１２ｄおよびゲート電極１３ｄ
は、上記トリガ素子ＴＲのゲート絶縁膜１２ａおよびが
ゲート電極１３ａと同じ構造となっている。
れ層間絶縁膜９ａに穿孔されたコンタクトホール１０
ｒ，１０ｓを通じて第１層配線１１ｉ，１１ｆと電気的
に接続されている。ｐ+型半導体領域７Ｐ6は、層間絶縁
膜９ａに穿孔されたコンタクトホール１０ｔを通じて第
１層配線１１ｊと電気的に接続されている。なお、ｎ+
型半導体領域８Ｎ8およびｐ+型半導体領域７Ｐ6の間
は、分離部６Ａによって分離されている。また、ｎＭＯ
ＳＱ1aのゲート絶縁膜１２ｄおよびゲート電極１３ｄ
は、上記トリガ素子ＴＲのゲート絶縁膜１２ａおよびが
ゲート電極１３ａと同じ構造となっている。
【００９１】また、図１０に示すように、外部端子１Ｖ
SSは、半導体チップの外部から内部に対して低電位の電
源を供給する端子であり、上記低電位側の電源端子ＶSS
の一つでもある。この外部端子１ＶSSは、これと一体的
にパターン形成された第１層配線１１ａ，１１ａ1〜１
１ａ3を通じて、上記保護回路３の各部と電気的に接続
されているとともに、内部回路２内の電源端子ＶSSと電
気的に接続されている。
SSは、半導体チップの外部から内部に対して低電位の電
源を供給する端子であり、上記低電位側の電源端子ＶSS
の一つでもある。この外部端子１ＶSSは、これと一体的
にパターン形成された第１層配線１１ａ，１１ａ1〜１
１ａ3を通じて、上記保護回路３の各部と電気的に接続
されているとともに、内部回路２内の電源端子ＶSSと電
気的に接続されている。
【００９２】また、外部端子１Ｓ（１）は、半導体チッ
プの外部から内部に対して信号を伝送する端子であり、
これと一体的にパターン形成された第１層配線１１ｂ，
１１ｂ1，１１ｂ3を通じて、上記保護回路３の各部と電
気的に接続されているとともに、第１層配線１１ｂ4を
通じて内部回路２内の回路の入力端子（ここではバイポ
ーラトランジスタＱ3のベースが例示）と電気的に接続
されている。
プの外部から内部に対して信号を伝送する端子であり、
これと一体的にパターン形成された第１層配線１１ｂ，
１１ｂ1，１１ｂ3を通じて、上記保護回路３の各部と電
気的に接続されているとともに、第１層配線１１ｂ4を
通じて内部回路２内の回路の入力端子（ここではバイポ
ーラトランジスタＱ3のベースが例示）と電気的に接続
されている。
【００９３】さらに、外部端子１ＶCCは、半導体チップ
の外部から内部に対して高電位の電源を供給する端子で
あり、上記高電位側の電源端子ＶCCの一つでもある。こ
の外部端子１ＶCCは、これと一体的にパターン形成され
た第１層配線１１ｃ，１１ｃ1を通じて、上記保護回路
３の一部と電気的に接続されているとともに、内部回路
２内の電源端子ＶCCと電気的に接続されている。
の外部から内部に対して高電位の電源を供給する端子で
あり、上記高電位側の電源端子ＶCCの一つでもある。こ
の外部端子１ＶCCは、これと一体的にパターン形成され
た第１層配線１１ｃ，１１ｃ1を通じて、上記保護回路
３の一部と電気的に接続されているとともに、内部回路
２内の電源端子ＶCCと電気的に接続されている。
【００９４】なお、第１層配線１１ａ，１１ａ1〜１１
ａ3，１１ｂ，１１ｂ1，１１ｂ3，１１ｂ4，１１ｃ，１
１ｃ1は、表面保護膜９ｂによって被覆されている。表
面保護膜９ｂは、例えば酸化シリコンの単層膜、酸化シ
リコン膜上に窒化シリコン膜を堆積してなる積層膜また
は酸化シリコン膜上に窒化シリコン膜を介してポリイミ
ド膜を堆積してなる積層膜からなる。表面保護膜９ｂの
一部には、上記外部端子１，１Ｓ，１ＶSS，１ＶCCが露
出するような開口部１９が形成されている。
ａ3，１１ｂ，１１ｂ1，１１ｂ3，１１ｂ4，１１ｃ，１
１ｃ1は、表面保護膜９ｂによって被覆されている。表
面保護膜９ｂは、例えば酸化シリコンの単層膜、酸化シ
リコン膜上に窒化シリコン膜を堆積してなる積層膜また
は酸化シリコン膜上に窒化シリコン膜を介してポリイミ
ド膜を堆積してなる積層膜からなる。表面保護膜９ｂの
一部には、上記外部端子１，１Ｓ，１ＶSS，１ＶCCが露
出するような開口部１９が形成されている。
【００９５】次に、本実施の形態１の半導体装置におけ
るＳＯＩ基板４の製造方法の一例を図１３および図１４
によって説明する。
るＳＯＩ基板４の製造方法の一例を図１３および図１４
によって説明する。
【００９６】まず、図１３（ａ）に示すように、例えば
ｐ型のシリコン単結晶からなる半導体層形成基板４Ｃｓ
ａ（この段階では、例えば平面略円形状の半導体ウエハ
と称する半導体薄板）の表面に、例えば熱酸化法等によ
って酸化シリコンからなる埋込絶縁層４Ｂを形成する。
続いて、図１３（ｂ）に示すように、その半導体層形成
基板４Ｃｓａとは別に、例えばｐ型のシリコン単結晶か
らなる支持基板４Ａ（この段階では、例えば平面略円形
状の半導体ウエハと称する半導体薄板）を用意し、それ
ら半導体層形成基板４Ｃｓａおよび支持基板４Ａを埋込
絶縁層４Ｂを介して張り合わせ加熱処理（例えば１１０
０℃以下）を施す。その後、半導体層形成基板４Ｃｓａ
の裏面を研磨することにより、図１３（ｃ）に示すよう
に、半導体基板層４Ｃｓを形成する。その後、半導体基
板層４Ｃｓ上に、例えばｐ型のシリコン単結晶からなる
エピタキシャル層を形成し、前記ＳＯＩ基板４を製造す
る。この技術の場合、半導体基板層４Ｃｓの結晶性が優
れている。また、埋込絶縁層４Ｂを熱酸化法によって形
成しているので、ピンホール等が欠陥を少なくすること
ができる。
ｐ型のシリコン単結晶からなる半導体層形成基板４Ｃｓ
ａ（この段階では、例えば平面略円形状の半導体ウエハ
と称する半導体薄板）の表面に、例えば熱酸化法等によ
って酸化シリコンからなる埋込絶縁層４Ｂを形成する。
続いて、図１３（ｂ）に示すように、その半導体層形成
基板４Ｃｓａとは別に、例えばｐ型のシリコン単結晶か
らなる支持基板４Ａ（この段階では、例えば平面略円形
状の半導体ウエハと称する半導体薄板）を用意し、それ
ら半導体層形成基板４Ｃｓａおよび支持基板４Ａを埋込
絶縁層４Ｂを介して張り合わせ加熱処理（例えば１１０
０℃以下）を施す。その後、半導体層形成基板４Ｃｓａ
の裏面を研磨することにより、図１３（ｃ）に示すよう
に、半導体基板層４Ｃｓを形成する。その後、半導体基
板層４Ｃｓ上に、例えばｐ型のシリコン単結晶からなる
エピタキシャル層を形成し、前記ＳＯＩ基板４を製造す
る。この技術の場合、半導体基板層４Ｃｓの結晶性が優
れている。また、埋込絶縁層４Ｂを熱酸化法によって形
成しているので、ピンホール等が欠陥を少なくすること
ができる。
【００９７】また、例えば次のようにしても良い。ま
ず、図１４（ａ）に示すように、上記と同様に半導体層
形成基板４Ｃｓａの表面に埋込絶縁層４Ｂを形成した
後、埋込絶縁層４Ｂを形成した半導体層形成基板４Ｃｓ
ａの所定の深さ位置に水素等をイオン注入法等によって
注入することにより注入層２０を形成する。続いて、図
１４（ｂ）に示すように、その半導体層形成基板４Ｃｓ
ａと、支持基板４Ａとを埋込絶縁層４Ｂを介して張り合
わせ加熱処理（例えば１１００℃以下）を施す。この
際、上記注入層２０にマイクロクラックを生じさせるこ
とにより、図１４（ｃ）に示すように、埋込絶縁層４Ｂ
上に一部の半導体層形成基板４Ｃｓaを残して半導体基
板層４Ｃｓを形成し、残りの半導体層形成基板４Ｃｓａ
部分を剥離する。その後、半導体基板層４Ｃｓの表面を
軽く研磨し、表面処理を施した後、上記と同様に、エピ
タキシャル層を形成し、前記ＳＯＩ基板４を製造する。
この技術の場合、上記図１３の製造技術による効果の他
に、半導体基板層４Ｃｓの厚さを制御性の高いイオン注
入法によって設定できるので、半導体基板層４Ｃｓの厚
さの均一性を向上させることができる。
ず、図１４（ａ）に示すように、上記と同様に半導体層
形成基板４Ｃｓａの表面に埋込絶縁層４Ｂを形成した
後、埋込絶縁層４Ｂを形成した半導体層形成基板４Ｃｓ
ａの所定の深さ位置に水素等をイオン注入法等によって
注入することにより注入層２０を形成する。続いて、図
１４（ｂ）に示すように、その半導体層形成基板４Ｃｓ
ａと、支持基板４Ａとを埋込絶縁層４Ｂを介して張り合
わせ加熱処理（例えば１１００℃以下）を施す。この
際、上記注入層２０にマイクロクラックを生じさせるこ
とにより、図１４（ｃ）に示すように、埋込絶縁層４Ｂ
上に一部の半導体層形成基板４Ｃｓaを残して半導体基
板層４Ｃｓを形成し、残りの半導体層形成基板４Ｃｓａ
部分を剥離する。その後、半導体基板層４Ｃｓの表面を
軽く研磨し、表面処理を施した後、上記と同様に、エピ
タキシャル層を形成し、前記ＳＯＩ基板４を製造する。
この技術の場合、上記図１３の製造技術による効果の他
に、半導体基板層４Ｃｓの厚さを制御性の高いイオン注
入法によって設定できるので、半導体基板層４Ｃｓの厚
さの均一性を向上させることができる。
【００９８】次に、本実施の形態１の半導体装置の製造
方法の一例を図１５〜図１８によって説明する。なお、
図１５〜図１８において、（ａ）は保護回路３部分のＳ
ＯＩ基板４の断面図を示し、（ｂ）はＣＭＯＳ回路部分
のＳＯＩ基板４の断面図を示している。
方法の一例を図１５〜図１８によって説明する。なお、
図１５〜図１８において、（ａ）は保護回路３部分のＳ
ＯＩ基板４の断面図を示し、（ｂ）はＣＭＯＳ回路部分
のＳＯＩ基板４の断面図を示している。
【００９９】図１５は、本実施の形態１の半導体装置に
おける製造工程中のＳＯＩ基板４（この段階では、半導
体ウエハと称する平面円形状の薄板）の要部断面図を示
している。半導体層４Ｃは、半導体基板層４Ｃｓ上にエ
ピタキシャル層４Ｃepが形成されてなり、その主面に
は、分離部６Ａが、例えばＬＯＣＯＳ法等によって形成
されている。また、分離部６Ｂは、分離部６Ａの上面か
ら埋込絶縁層４Ｂに達する溝が掘られ、その内部に酸化
シリコン膜等からなる絶縁膜が埋め込まれることで形成
されている。半導体層４Ｃには、ｎウエル５Ｎ1，５Ｎ
２およびｐウエル５Ｐ1〜５Ｐ3が形成されている。
おける製造工程中のＳＯＩ基板４（この段階では、半導
体ウエハと称する平面円形状の薄板）の要部断面図を示
している。半導体層４Ｃは、半導体基板層４Ｃｓ上にエ
ピタキシャル層４Ｃepが形成されてなり、その主面に
は、分離部６Ａが、例えばＬＯＣＯＳ法等によって形成
されている。また、分離部６Ｂは、分離部６Ａの上面か
ら埋込絶縁層４Ｂに達する溝が掘られ、その内部に酸化
シリコン膜等からなる絶縁膜が埋め込まれることで形成
されている。半導体層４Ｃには、ｎウエル５Ｎ1，５Ｎ
２およびｐウエル５Ｐ1〜５Ｐ3が形成されている。
【０１００】また、半導体層４Ｃの主面上には、ゲート
絶縁膜１２ａ〜１２ｄが形成されている。ゲート絶縁膜
１２ａ〜１２ｄは、例えば酸化シリコン膜からなり、例
えば同一の熱酸化工程によって形成されている。このよ
うに、本実施の形態１においては、トリガ素子用のｎＭ
ＯＳのゲート絶縁膜１２ａと、内部回路のＭＯＳのゲー
ト絶縁膜１２ｃ，１２ｄとを同一の熱酸化処理によって
形成する。
絶縁膜１２ａ〜１２ｄが形成されている。ゲート絶縁膜
１２ａ〜１２ｄは、例えば酸化シリコン膜からなり、例
えば同一の熱酸化工程によって形成されている。このよ
うに、本実施の形態１においては、トリガ素子用のｎＭ
ＯＳのゲート絶縁膜１２ａと、内部回路のＭＯＳのゲー
ト絶縁膜１２ｃ，１２ｄとを同一の熱酸化処理によって
形成する。
【０１０１】また、そのゲート絶縁膜１２ａ〜１２ｄ上
には、ゲート電極１３ａ〜１３ｄが形成されている。ゲ
ート電極１３ａは、例えばＳＯＩ基板４の主面上に、例
えば低抵抗ポリシリコン膜等をＣＶＤ（Chemical Vapor
Deposition）法等によって堆積した後、これをフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることによって形成されている。このよ
うに、本実施の形態１においては、トリガ素子用のｎＭ
ＯＳのゲート電極１３ａと、内部回路のＭＯＳのゲート
電極１３ｃ，１３ｄとを、同一の導体膜で、同一工程時
にパターン形成する。
には、ゲート電極１３ａ〜１３ｄが形成されている。ゲ
ート電極１３ａは、例えばＳＯＩ基板４の主面上に、例
えば低抵抗ポリシリコン膜等をＣＶＤ（Chemical Vapor
Deposition）法等によって堆積した後、これをフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることによって形成されている。このよ
うに、本実施の形態１においては、トリガ素子用のｎＭ
ＯＳのゲート電極１３ａと、内部回路のＭＯＳのゲート
電極１３ｃ，１３ｄとを、同一の導体膜で、同一工程時
にパターン形成する。
【０１０２】まず、このようなＳＯＩ基板４上に、図１
６に示すように、ｎ型半導体領域の形成領域が露出さ
れ、それ以外が被覆されるようなフォトレジストパター
ン２１ａを形成する。続いて、そのフォトレジストパタ
ーン２１ａをマスクとして、半導体層４Ｃに、例えばリ
ンまたはヒ素をイオン注入法等によって導入した後、フ
ォトレジストパターン２１ａを除去する。このような不
純物の導入処理によって、図１７に示すように、ｎ+型
半導体領域８Ｎ１〜８Ｎ9を形成する。このように、本
実施の形態１においては、トリガ素子用のｎＭＯＳのソ
ース・ドレイン用のｎ＋型半導体領域８Ｎ3，８Ｎ4と、
内部回路のｎＭＯＳのソース・ドレイン用のｎ＋型半導
体領域８Ｎ8，８Ｎ9とを同工程時に形成する。
６に示すように、ｎ型半導体領域の形成領域が露出さ
れ、それ以外が被覆されるようなフォトレジストパター
ン２１ａを形成する。続いて、そのフォトレジストパタ
ーン２１ａをマスクとして、半導体層４Ｃに、例えばリ
ンまたはヒ素をイオン注入法等によって導入した後、フ
ォトレジストパターン２１ａを除去する。このような不
純物の導入処理によって、図１７に示すように、ｎ+型
半導体領域８Ｎ１〜８Ｎ9を形成する。このように、本
実施の形態１においては、トリガ素子用のｎＭＯＳのソ
ース・ドレイン用のｎ＋型半導体領域８Ｎ3，８Ｎ4と、
内部回路のｎＭＯＳのソース・ドレイン用のｎ＋型半導
体領域８Ｎ8，８Ｎ9とを同工程時に形成する。
【０１０３】次いで、ＳＯＩ基板４上に、ｐ型半導体領
域の形成領域が露出され、それ以外が被覆されるような
フォトレジストパターン２１ｂを形成した後、そのフォ
トレジストパターン２１ｂをマスクとして、半導体層４
Ｃに、例えばホウ素をイオン注入法等によって導入す
る。このような不純物の導入処理によって、図１８に示
すように、ｐ+型半導体領域７Ｐ１〜７Ｐ6を形成する。
域の形成領域が露出され、それ以外が被覆されるような
フォトレジストパターン２１ｂを形成した後、そのフォ
トレジストパターン２１ｂをマスクとして、半導体層４
Ｃに、例えばホウ素をイオン注入法等によって導入す
る。このような不純物の導入処理によって、図１８に示
すように、ｐ+型半導体領域７Ｐ１〜７Ｐ6を形成する。
【０１０４】このように本実施の形態１の半導体装置の
製造方法においては、寄生ＰＮＰＮサイリスタＴＨを駆
動するトリガ素子ＴＲの各部と、保護対象の内部回路２
における素子の各部とを別々に形成するのではなく、同
一工程時に形成する。すなわち、内部回路２の素子に合
わせてトリガ素子ＴＲを形成する。このため、例えば内
部回路２の素子（ＭＯＳ）の寸法（各部平面寸法やゲー
ト絶縁膜厚）が小さくなれば、それに応じてトリガ素子
ＴＲの寸法（各部平面寸法やゲート絶縁膜厚）も小さく
なり、寄生ＰＮＰＮサイリスタＴＨのターンオン時間も
短くすることができる。すなわち、上記サイリスタ保護
素子の感度を、内部回路２の素子（ＭＯＳ）に応じて最
適な値にすることが可能となっている。したがって、内
部回路２の素子（ＭＯＳ）を保護するのに最適なサイリ
スタ保護素子を形成することが可能となる。このことに
ついてはクランプ素子ＣＬについても同様の効果が得ら
れる。
製造方法においては、寄生ＰＮＰＮサイリスタＴＨを駆
動するトリガ素子ＴＲの各部と、保護対象の内部回路２
における素子の各部とを別々に形成するのではなく、同
一工程時に形成する。すなわち、内部回路２の素子に合
わせてトリガ素子ＴＲを形成する。このため、例えば内
部回路２の素子（ＭＯＳ）の寸法（各部平面寸法やゲー
ト絶縁膜厚）が小さくなれば、それに応じてトリガ素子
ＴＲの寸法（各部平面寸法やゲート絶縁膜厚）も小さく
なり、寄生ＰＮＰＮサイリスタＴＨのターンオン時間も
短くすることができる。すなわち、上記サイリスタ保護
素子の感度を、内部回路２の素子（ＭＯＳ）に応じて最
適な値にすることが可能となっている。したがって、内
部回路２の素子（ＭＯＳ）を保護するのに最適なサイリ
スタ保護素子を形成することが可能となる。このことに
ついてはクランプ素子ＣＬについても同様の効果が得ら
れる。
【０１０５】また、上記サイリスタ保護素子を形成する
ために、新たなプロセスや複雑なプロセスを追加する必
要がない。このため、製造時間や製造コストを増大させ
ることなく、サイリスタ保護素子を有する半導体装置の
製造することが可能となる。したがって、サイリスタ保
護素子を有する半導体装置のコストを低減することが可
能となる。
ために、新たなプロセスや複雑なプロセスを追加する必
要がない。このため、製造時間や製造コストを増大させ
ることなく、サイリスタ保護素子を有する半導体装置の
製造することが可能となる。したがって、サイリスタ保
護素子を有する半導体装置のコストを低減することが可
能となる。
【０１０６】（実施の形態２）本実施の形態２において
は、図１９に示すように、ｐ+型半導体領域７Ｐ1，７Ｐ
2、ｎ+型半導体領域８Ｎ1〜８Ｎ4およびゲート電極１３
ａの表層に、シリサイド層２２が形成されている。この
シリサイド層２２は、例えばコバルトシリサイド、チタ
ンシリサイドまたはタングステンシリサイド等のような
高融点金属シリサイドからなり、通常のサリサイドプロ
セスによって形成されている。
は、図１９に示すように、ｐ+型半導体領域７Ｐ1，７Ｐ
2、ｎ+型半導体領域８Ｎ1〜８Ｎ4およびゲート電極１３
ａの表層に、シリサイド層２２が形成されている。この
シリサイド層２２は、例えばコバルトシリサイド、チタ
ンシリサイドまたはタングステンシリサイド等のような
高融点金属シリサイドからなり、通常のサリサイドプロ
セスによって形成されている。
【０１０７】なお、ゲート電極１３ａの側面には、サイ
ドウォール２３が形成されている。このサイドウォール
２３は、例えば酸化シリコン膜からなり、ゲート電極１
３ａの表層のシリサイド層２２と、ソース・ドレイン用
のｎ+型半導体領域８Ｎ3，８Ｎ4の表層のシリサイド層
２２とが電気的に接続されないように形成されている。
ドウォール２３が形成されている。このサイドウォール
２３は、例えば酸化シリコン膜からなり、ゲート電極１
３ａの表層のシリサイド層２２と、ソース・ドレイン用
のｎ+型半導体領域８Ｎ3，８Ｎ4の表層のシリサイド層
２２とが電気的に接続されないように形成されている。
【０１０８】このように、本実施の形態２においては、
内部回路２に高周波信号回路が設けられるような半導体
装置であっても、その電気的特性（周波数特性）を劣化
させることなく、サイリスタ保護素子を半導体装置の回
路、特に入力に組み込むことが可能となっている。
内部回路２に高周波信号回路が設けられるような半導体
装置であっても、その電気的特性（周波数特性）を劣化
させることなく、サイリスタ保護素子を半導体装置の回
路、特に入力に組み込むことが可能となっている。
【０１０９】また、そのシリサイド層２２を内部回路２
を構成するＭＯＳにおけるソース・ドレイン用の半導体
領域およびゲート電極の表層に形成することにより、内
部回路２の電気的特性（特に周波特性）を向上させるこ
とができるので、半導体装置の動作速度を向上させるこ
とが可能となる。また、このシリサイド層２２は、通常
のサリサイドプロセスにより、保護回路３と内部回路２
とで同時に形成できるので、この構造を採用したからと
いって特に製造プロセスが増加することもない。なお、
この場合も内部回路２のＭＯＳのゲート電極の側面に上
記サイドウォール２３が形成される。
を構成するＭＯＳにおけるソース・ドレイン用の半導体
領域およびゲート電極の表層に形成することにより、内
部回路２の電気的特性（特に周波特性）を向上させるこ
とができるので、半導体装置の動作速度を向上させるこ
とが可能となる。また、このシリサイド層２２は、通常
のサリサイドプロセスにより、保護回路３と内部回路２
とで同時に形成できるので、この構造を採用したからと
いって特に製造プロセスが増加することもない。なお、
この場合も内部回路２のＭＯＳのゲート電極の側面に上
記サイドウォール２３が形成される。
【０１１０】ところで、本実施の形態２においては、上
記サイリスタ保護素子を有する半導体装置にサリサイド
プロセスを採用するのにあたって、例えば以下のような
構造上の工夫がなされている。
記サイリスタ保護素子を有する半導体装置にサリサイド
プロセスを採用するのにあたって、例えば以下のような
構造上の工夫がなされている。
【０１１１】寄生ＰＮＰＮサイリスタＴＨのバイポーラ
トランジスタＱTH1の形成領域において、ｐ+型半導体領
域７Ｐ2８（エミッタ）と、ｎ+型半導体領域８Ｎ2（ベ
ース）との間に、分離部６Ａが形成されている。これ
は、その箇所に分離部６Ａを形成せずに安易にシリサイ
ド層２２を形成してしまうと、ｐ+型半導体領域７Ｐ2
と、ｎ+型半導体領域８Ｎ2とがシリサイド層２２を通じ
て電気的に接続され、寄生ＰＮＰＮサイリスタＴＨのバ
イポーラトランジスタＱTH1のベース・エミッタ間がシ
リサイド層２２を通じて低抵抗で接続されてしまい、バ
イポーラトランジスタＱTH1が動作しなくなってしまう
ので、それを防止するためである。また、ｐ+型半導体
領域７Ｐ2と、ｎ+型半導体領域８Ｎ2との間に分離部６
Ａを設けることにより、バイポーラトランジスタＱTH1
のベース・エミッタ間に並列に接続される抵抗Ｒth１
（ｎウエル５Ｎ１の拡散抵抗）をある程度大きくするこ
とができるので、バイポーラトランジスタＱTH1をオン
させ易くすることができる。すなわち、寄生ＰＮＰＮサ
イリスタＴＨの感度を向上させることが可能となる。
トランジスタＱTH1の形成領域において、ｐ+型半導体領
域７Ｐ2８（エミッタ）と、ｎ+型半導体領域８Ｎ2（ベ
ース）との間に、分離部６Ａが形成されている。これ
は、その箇所に分離部６Ａを形成せずに安易にシリサイ
ド層２２を形成してしまうと、ｐ+型半導体領域７Ｐ2
と、ｎ+型半導体領域８Ｎ2とがシリサイド層２２を通じ
て電気的に接続され、寄生ＰＮＰＮサイリスタＴＨのバ
イポーラトランジスタＱTH1のベース・エミッタ間がシ
リサイド層２２を通じて低抵抗で接続されてしまい、バ
イポーラトランジスタＱTH1が動作しなくなってしまう
ので、それを防止するためである。また、ｐ+型半導体
領域７Ｐ2と、ｎ+型半導体領域８Ｎ2との間に分離部６
Ａを設けることにより、バイポーラトランジスタＱTH1
のベース・エミッタ間に並列に接続される抵抗Ｒth１
（ｎウエル５Ｎ１の拡散抵抗）をある程度大きくするこ
とができるので、バイポーラトランジスタＱTH1をオン
させ易くすることができる。すなわち、寄生ＰＮＰＮサ
イリスタＴＨの感度を向上させることが可能となる。
【０１１２】以上のような構造および製造方法以外は、
前記実施の形態１と同じなので説明を省略する。
前記実施の形態１と同じなので説明を省略する。
【０１１３】（実施の形態３）本実施の形態３において
は、図２０に示すように、寄生ＰＮＰＮサイリスタＴＨ
のバイポーラトランジスタＱth1のベースと外部端子１
との間に抵抗（第１の抵抗）Ｒ２を接続し、寄生ＰＮＰ
ＮサイリスタＴＨのバイポーラトランジスタＱth2のベ
ース（トリガ電極部）と電源端子ＶSSとの間に抵抗（第
２の抵抗）Ｒ３を接続している。なお、抵抗Ｒ２を無く
しても良い。
は、図２０に示すように、寄生ＰＮＰＮサイリスタＴＨ
のバイポーラトランジスタＱth1のベースと外部端子１
との間に抵抗（第１の抵抗）Ｒ２を接続し、寄生ＰＮＰ
ＮサイリスタＴＨのバイポーラトランジスタＱth2のベ
ース（トリガ電極部）と電源端子ＶSSとの間に抵抗（第
２の抵抗）Ｒ３を接続している。なお、抵抗Ｒ２を無く
しても良い。
【０１１４】前記実施の形態１，２においては、上記サ
イリスタ保護素子の感度の向上を図っていたが、その感
度の向上のために寄生ＰＮＰＮサイリスタＴＨのターン
オン電流をあまり小さな値にしてしまうと、過電圧以外
の要因によって寄生ＰＮＰＮサイリスタＴＨが動作して
しまう。
イリスタ保護素子の感度の向上を図っていたが、その感
度の向上のために寄生ＰＮＰＮサイリスタＴＨのターン
オン電流をあまり小さな値にしてしまうと、過電圧以外
の要因によって寄生ＰＮＰＮサイリスタＴＨが動作して
しまう。
【０１１５】そこで、本実施の形態３においては、上記
抵抗Ｒ２，Ｒ３を回路内に積極的に組み込み、それらの
抵抗値を調整するようにした。これにより、寄生ＰＮＰ
ＮサイリスタＴＨのターンオン電流を適切な値に設定す
ることができるので、上記のような寄生ＰＮＰＮサイリ
スタＴＨの誤動作を防止することが可能となる。
抵抗Ｒ２，Ｒ３を回路内に積極的に組み込み、それらの
抵抗値を調整するようにした。これにより、寄生ＰＮＰ
ＮサイリスタＴＨのターンオン電流を適切な値に設定す
ることができるので、上記のような寄生ＰＮＰＮサイリ
スタＴＨの誤動作を防止することが可能となる。
【０１１６】このような抵抗Ｒ２，Ｒ３は、拡散層を用
いた抵抗（以下、拡散抵抗という）またはポリシリコン
膜を用いた抵抗（以下、ポリシリ抵抗という）によって
形成することができる。拡散抵抗は、前記ＳＯＩ基板４
の半導体層４Ｃに不純物を導入することにより形成す
る。また、ポリシリ抵抗は、前記ＳＯＩ基板４の半導体
層４Ｃ上にポリシリ抵抗をパターン形成する。いずれの
場合も、抵抗値の設定精度および再現性が高いので、サ
イリスタ保護素子の回路上およびデバイス上の設計を容
易にすることが可能となる。特に、ポリシリ抵抗の場合
は、ＳＯＩ基板４上に形成することができるので、サイ
リスタ保護素子の平面的なサイズを拡散抵抗に比べて小
さくすることが可能となる。
いた抵抗（以下、拡散抵抗という）またはポリシリコン
膜を用いた抵抗（以下、ポリシリ抵抗という）によって
形成することができる。拡散抵抗は、前記ＳＯＩ基板４
の半導体層４Ｃに不純物を導入することにより形成す
る。また、ポリシリ抵抗は、前記ＳＯＩ基板４の半導体
層４Ｃ上にポリシリ抵抗をパターン形成する。いずれの
場合も、抵抗値の設定精度および再現性が高いので、サ
イリスタ保護素子の回路上およびデバイス上の設計を容
易にすることが可能となる。特に、ポリシリ抵抗の場合
は、ＳＯＩ基板４上に形成することができるので、サイ
リスタ保護素子の平面的なサイズを拡散抵抗に比べて小
さくすることが可能となる。
【０１１７】なお、抵抗Ｒ２の値は、ｎウエル５Ｎ１の
抵抗と拡散抵抗（またはポリシリ抵抗）との和になる。
また、抵抗Ｒ３の値は、ｐウエル５Ｐ１の抵抗と拡散抵
抗（またはポリシリ抵抗）との和になる。しかし、いず
れの場合も拡散抵抗（またはポリシリ抵抗）をウエルの
抵抗よりも高くすることにより、それらが実効的なもの
となるので、ｎウエル５Ｎ１やｐウエル５Ｐ１の抵抗を
無視することができる。
抵抗と拡散抵抗（またはポリシリ抵抗）との和になる。
また、抵抗Ｒ３の値は、ｐウエル５Ｐ１の抵抗と拡散抵
抗（またはポリシリ抵抗）との和になる。しかし、いず
れの場合も拡散抵抗（またはポリシリ抵抗）をウエルの
抵抗よりも高くすることにより、それらが実効的なもの
となるので、ｎウエル５Ｎ１やｐウエル５Ｐ１の抵抗を
無視することができる。
【０１１８】このような場合のデバイス構造の一例を図
２１に示す。ダイオードＤ1と寄生ＰＮＰＮサリサイド
ＴＨとが、分離部６Ａおよび溝型の分離部６Ｂによって
電気的に分離されている。すなわち、ダイオードＤ１と
サイリスタ保護素子（寄生ＰＮＰＮサイリスタＴＨおよ
びトリガ素子ＴＲ）とが互いに絶縁された別々の半導体
層４Ｃに形成されている。ｎ+型半導体領域８Ｎ1は、分
離部６Ａ，６Ｂによって２つのｎ+型半導体領域８Ｎ1a
およびｎ+型半導体領域（第３の半導体領域）８Ｎ1bに
分離されている。ダイオードＤ１と接続されるｎ+型半
導体領域８Ｎ1aは、コンタクトホール１０ｂ1を通じて
第１層配線１１ｂ11に接続され、これを通じて外部端子
１と電気的に接続されている。一方、寄生ＰＮＰＮサイ
リスタＴＨのバイポーラトランジスタＱ1aのベースと接
続されるｎ+型半導体領域８Ｎ1bは、コンタクトホール
１０ｂ２を通じて第１層配線１１ｂ12に接続され、これ
を通じて外付けの抵抗Ｒ2aに電気的に接続され、さら
に、これを介して外部端子１（１Ｓ）と電気的に接続さ
れている。
２１に示す。ダイオードＤ1と寄生ＰＮＰＮサリサイド
ＴＨとが、分離部６Ａおよび溝型の分離部６Ｂによって
電気的に分離されている。すなわち、ダイオードＤ１と
サイリスタ保護素子（寄生ＰＮＰＮサイリスタＴＨおよ
びトリガ素子ＴＲ）とが互いに絶縁された別々の半導体
層４Ｃに形成されている。ｎ+型半導体領域８Ｎ1は、分
離部６Ａ，６Ｂによって２つのｎ+型半導体領域８Ｎ1a
およびｎ+型半導体領域（第３の半導体領域）８Ｎ1bに
分離されている。ダイオードＤ１と接続されるｎ+型半
導体領域８Ｎ1aは、コンタクトホール１０ｂ1を通じて
第１層配線１１ｂ11に接続され、これを通じて外部端子
１と電気的に接続されている。一方、寄生ＰＮＰＮサイ
リスタＴＨのバイポーラトランジスタＱ1aのベースと接
続されるｎ+型半導体領域８Ｎ1bは、コンタクトホール
１０ｂ２を通じて第１層配線１１ｂ12に接続され、これ
を通じて外付けの抵抗Ｒ2aに電気的に接続され、さら
に、これを介して外部端子１（１Ｓ）と電気的に接続さ
れている。
【０１１９】また、寄生ＰＮＰＮサイリスタＴＨのバイ
ポーラトランジスタＱ1aのベースと接続されるｎ+型半
導体領域８Ｎ１bとｐ+型半導体領域７Ｐ2との間に分離
部６Ａを設けることにより、ｎ+型半導体領域８Ｎ１bと
ｐ+型半導体領域７Ｐ2との間の分離を行い、それらの間
のｎウエル５Ｎ1に形成される抵抗Ｒth1を高くしてい
る。図２０に示した抵抗Ｒ２は、この抵抗Ｒ2aと抵抗Ｒ
th1との和で形成されている。ここでは、抵抗Ｒ2aの値
が、抵抗Ｒth1の値よりも高く設定されており、抵抗Ｒ
２の実効的な値を決めている。
ポーラトランジスタＱ1aのベースと接続されるｎ+型半
導体領域８Ｎ１bとｐ+型半導体領域７Ｐ2との間に分離
部６Ａを設けることにより、ｎ+型半導体領域８Ｎ１bと
ｐ+型半導体領域７Ｐ2との間の分離を行い、それらの間
のｎウエル５Ｎ1に形成される抵抗Ｒth1を高くしてい
る。図２０に示した抵抗Ｒ２は、この抵抗Ｒ2aと抵抗Ｒ
th1との和で形成されている。ここでは、抵抗Ｒ2aの値
が、抵抗Ｒth1の値よりも高く設定されており、抵抗Ｒ
２の実効的な値を決めている。
【０１２０】また、ｐ+型半導体領域７Ｐ2と、ｎ+型半
導体領域８Ｎ2との間にも分離部６が形成されている。
また、ｐウエル５Ｐ1の上部において分離部６Ａに囲ま
れた領域には、ｐ+型半導体領域（第９の半導体領域）
７Ｐ7が形成されている。このｐ +型半導体領域７Ｐ7
は、例えばホウ素がｐウエル５Ｐ1に含有されてなり、
トリガ素子ＴＲを構成するｎＭＯＳの基板電極と、ｐウ
エル５Ｐ１に形成される抵抗Ｒth2を介して電気的に接
続されている。また、このｐ+型半導体領域７Ｐ7は、層
間絶縁膜９ａに穿孔されたコンタクトホール１０ｕを通
じて第１層配線１１ａ4と電気的に接続され、これを通
じて外付けの抵抗Ｒ3aに電気的に接続され、さらに、こ
れを介して低電位側の電源端子ＶSSと電気的に接続され
ている。図２０に示した抵抗Ｒ３は、この抵抗Ｒ3aと抵
抗Ｒth2との和で形成されている。ここでは、抵抗Ｒ3a
の値が、抵抗Ｒth2の値よりも高く設定されており、抵
抗Ｒ3の実効的な値を決めている。
導体領域８Ｎ2との間にも分離部６が形成されている。
また、ｐウエル５Ｐ1の上部において分離部６Ａに囲ま
れた領域には、ｐ+型半導体領域（第９の半導体領域）
７Ｐ7が形成されている。このｐ +型半導体領域７Ｐ7
は、例えばホウ素がｐウエル５Ｐ1に含有されてなり、
トリガ素子ＴＲを構成するｎＭＯＳの基板電極と、ｐウ
エル５Ｐ１に形成される抵抗Ｒth2を介して電気的に接
続されている。また、このｐ+型半導体領域７Ｐ7は、層
間絶縁膜９ａに穿孔されたコンタクトホール１０ｕを通
じて第１層配線１１ａ4と電気的に接続され、これを通
じて外付けの抵抗Ｒ3aに電気的に接続され、さらに、こ
れを介して低電位側の電源端子ＶSSと電気的に接続され
ている。図２０に示した抵抗Ｒ３は、この抵抗Ｒ3aと抵
抗Ｒth2との和で形成されている。ここでは、抵抗Ｒ3a
の値が、抵抗Ｒth2の値よりも高く設定されており、抵
抗Ｒ3の実効的な値を決めている。
【０１２１】（実施の形態４）本実施の形態４は、前記
実施の形態３に、前記実施の形態２の技術を適用したも
のである。すなわち、本実施の形態４においては、図２
２に示すように、ｐ+型半導体領域７Ｐ1，７Ｐ2，７Ｐ
7、ｎ+型半導体領域８Ｎ1〜８Ｎ4およびゲート電極１３
ａの表層に、シリサイド層２２が形成されている。
実施の形態３に、前記実施の形態２の技術を適用したも
のである。すなわち、本実施の形態４においては、図２
２に示すように、ｐ+型半導体領域７Ｐ1，７Ｐ2，７Ｐ
7、ｎ+型半導体領域８Ｎ1〜８Ｎ4およびゲート電極１３
ａの表層に、シリサイド層２２が形成されている。
【０１２２】本実施の形態４においては、前記実施の形
態２，３と同様の効果を得ることが可能となる。特に、
本実施の形態４によれば、サイリスタ保護素子の各電極
間の抵抗値を抵抗Ｒ2a，Ｒ3aの値の調整により適宜高い
精度で調節できるので、サイリスタ保護素子の動作特性
を最適化することが可能となる。
態２，３と同様の効果を得ることが可能となる。特に、
本実施の形態４によれば、サイリスタ保護素子の各電極
間の抵抗値を抵抗Ｒ2a，Ｒ3aの値の調整により適宜高い
精度で調節できるので、サイリスタ保護素子の動作特性
を最適化することが可能となる。
【０１２３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１２４】例えば前記実施の形態１〜４においては、
配線をアルミニウム等で形成した場合について説明した
が、これに限定されるものではなく、例えば銅によって
形成しても良い。その場合、層間絶縁膜に配線溝を形成
し、その溝内に配線材料を埋め込むことで配線層を形成
する、いわゆるダマシンまたはデュアルダマシン法によ
って多層配線構造を構成しても良い。これにより、信号
の伝送速度を向上させることが可能となる。また、配線
の微細化が可能となる。なお、この配線材料に銅を用い
た場合には、配線溝の内壁面に、例えば窒化チタン等の
ような銅の拡散を防止するためのバリア膜を設けること
が好ましい。
配線をアルミニウム等で形成した場合について説明した
が、これに限定されるものではなく、例えば銅によって
形成しても良い。その場合、層間絶縁膜に配線溝を形成
し、その溝内に配線材料を埋め込むことで配線層を形成
する、いわゆるダマシンまたはデュアルダマシン法によ
って多層配線構造を構成しても良い。これにより、信号
の伝送速度を向上させることが可能となる。また、配線
の微細化が可能となる。なお、この配線材料に銅を用い
た場合には、配線溝の内壁面に、例えば窒化チタン等の
ような銅の拡散を防止するためのバリア膜を設けること
が好ましい。
【０１２５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である高周波
信号回路を有する半導体装置に適用した場合について説
明したが、それに限定されるものではなく、例えばＤＲ
ＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（St
atic Random Access Memory）またはフラッシュメモリ
（ＥＥＰＲＯＭ；Electric Erasable Programmable Rea
d Only Memory）等のようなメモリ回路を有する半導体
装置、マイクロプロセッサ等のような論理回路を有する
半導体装置あるいは上記メモリ回路と論理回路とを同一
半導体基板に設けている混載型の半導体装置にも適用で
きる。
なされた発明をその背景となった利用分野である高周波
信号回路を有する半導体装置に適用した場合について説
明したが、それに限定されるものではなく、例えばＤＲ
ＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（St
atic Random Access Memory）またはフラッシュメモリ
（ＥＥＰＲＯＭ；Electric Erasable Programmable Rea
d Only Memory）等のようなメモリ回路を有する半導体
装置、マイクロプロセッサ等のような論理回路を有する
半導体装置あるいは上記メモリ回路と論理回路とを同一
半導体基板に設けている混載型の半導体装置にも適用で
きる。
【０１２６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、保護用のサイリスタのゲートと、
前記トリガ素子の基板電極部とを同一の半導体領域内に
設けて、そのゲートと基板電極部とを電気的に接続し、
前記トリガ素子の降伏により発生した基板電流により、
前記保護用のサイリスタを駆動させることにより、保護
回路を構成する保護用のサイリスタのターンオン時間を
短縮することが可能となる。 (2).上記(1)により、保護用のサイリスタを有する保護
回路の放電能力を向上させることが可能となる。 (3).上記(1),(2)により、内部回路の素子の微細化に対
応した保護回路構成を実現することが可能となる。 (4).上記(1),(2)により、絶縁層上に半導体層を設けて
なる基板を用いた半導体装置であっても、過電流を速や
かに逃がすことが可能となる。 (5).本発明によれば、保護用のサイリスタのゲートと、
前記トリガ素子の基板電極部とを同一の半導体領域内に
設けて、そのゲートと基板電極部とを電気的に接続する
ことにより、保護回路を微細化することが可能となる
上、各保護回路を構成する素子の電極間の抵抗や寄生容
量を下げることができる。したがって、内部回路の電気
的特性を劣化させることなく、保護回路の放電能力を向
上させることが可能となる。 (6).本発明によれば、保護用のサイリスタのゲートと、
前記トリガ素子の基板電極部とを同一の半導体領域内に
設けて、そのゲートと基板電極部とを電気的に接続し、
前記トリガ素子の降伏により発生した基板電流により、
前記保護用のサイリスタを駆動させることにより、保護
用のサイリスタの感度劣化が保護素子を形成する半導体
領域の寸法変動の影響を受け難い構造とすることができ
る。したがって、保護回路のデバイス設計を容易にする
ことが可能となる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、保護用のサイリスタのゲートと、
前記トリガ素子の基板電極部とを同一の半導体領域内に
設けて、そのゲートと基板電極部とを電気的に接続し、
前記トリガ素子の降伏により発生した基板電流により、
前記保護用のサイリスタを駆動させることにより、保護
回路を構成する保護用のサイリスタのターンオン時間を
短縮することが可能となる。 (2).上記(1)により、保護用のサイリスタを有する保護
回路の放電能力を向上させることが可能となる。 (3).上記(1),(2)により、内部回路の素子の微細化に対
応した保護回路構成を実現することが可能となる。 (4).上記(1),(2)により、絶縁層上に半導体層を設けて
なる基板を用いた半導体装置であっても、過電流を速や
かに逃がすことが可能となる。 (5).本発明によれば、保護用のサイリスタのゲートと、
前記トリガ素子の基板電極部とを同一の半導体領域内に
設けて、そのゲートと基板電極部とを電気的に接続する
ことにより、保護回路を微細化することが可能となる
上、各保護回路を構成する素子の電極間の抵抗や寄生容
量を下げることができる。したがって、内部回路の電気
的特性を劣化させることなく、保護回路の放電能力を向
上させることが可能となる。 (6).本発明によれば、保護用のサイリスタのゲートと、
前記トリガ素子の基板電極部とを同一の半導体領域内に
設けて、そのゲートと基板電極部とを電気的に接続し、
前記トリガ素子の降伏により発生した基板電流により、
前記保護用のサイリスタを駆動させることにより、保護
用のサイリスタの感度劣化が保護素子を形成する半導体
領域の寸法変動の影響を受け難い構造とすることができ
る。したがって、保護回路のデバイス設計を容易にする
ことが可能となる。
【図１】本発明者らが本発明をするのに検討した技術の
回路図である。
回路図である。
【図２】図１の回路のデバイス構造を示す半導体基板の
断面図である。
断面図である。
【図３】本発明の一実施の形態である半導体装置の要部
回路図である。
回路図である。
【図４】（ａ）は図３の半導体装置の保護回路における
負の過電流の放電経路を模式的に示す回路図であり、
（ｂ）は正の過電流の放電経路を模式的に示す回路図で
ある。
負の過電流の放電経路を模式的に示す回路図であり、
（ｂ）は正の過電流の放電経路を模式的に示す回路図で
ある。
【図５】図３の保護回路の保持電圧を示す典型的な電流
−電圧特性を示すグラフ図である。
−電圧特性を示すグラフ図である。
【図６】（ａ）および（ｂ）は図３の半導体装置の入力
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【図７】（ａ）および（ｂ）は図３の半導体装置の入力
回路の他の一例を示す回路図である。
回路の他の一例を示す回路図である。
【図８】図３の半導体装置の保護回路のデバイス構造を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図９】図８のＡ−Ａ線の断面図である。
【図１０】図３の半導体装置のデバイス構造をさらに詳
細に示した半導体基板の要部平面図である。
細に示した半導体基板の要部平面図である。
【図１１】図１０のＡ−Ａ線の断面図である。
【図１２】図１０の所定の部分の断面図である。
【図１３】（ａ）〜（ｃ）は図８および図９の半導体基
板の製造工程中における要部断面図である。
板の製造工程中における要部断面図である。
【図１４】（ａ）〜（ｄ）は図８および図９の半導体基
板の製造工程中における要部断面図である。
板の製造工程中における要部断面図である。
【図１５】（ａ）および（ｂ）は図８および図９の半導
体装置の製造工程中における要部断面図である。
体装置の製造工程中における要部断面図である。
【図１６】（ａ）および（ｂ）は図１５に続く半導体装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図１７】（ａ）および（ｂ）は図１６に続く半導体装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図１８】（ａ）および（ｂ）は図１７に続く半導体装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図１９】本発明の他の実施の形態である半導体装置の
要部断面図である。
要部断面図である。
【図２０】本発明のさらに他の実施の形態である半導体
装置の要部回路図である。
装置の要部回路図である。
【図２１】図２０のデバイス構造を示す半導体装置の要
部断面図である。
部断面図である。
【図２２】本発明のさらに異なる実施の形態である半導
体装置の要部断面図である。
体装置の要部断面図である。
１ 外部端子 １ＶSS 外部端子 １Ｓ 外部端子 １ＶCC 外部端子 ２ 内部回路 ３ 保護回路 ４ ＳＯＩ基板 ４Ａ 支持基板 ４Ｂ 埋込絶縁層 ４Ｃ 半導体層 ４Ｃｓ 半導体基板層 ４Ｃｓａ 半導体層形成基板 ４Ｃep エピタキシャル層 ５Ｎ１ ｎウエル ５Ｎ２ ｎウエル ５Ｐ１ ｐウエル ５Ｐ２ ｐウエル ５Ｐ３ ｐウエル ６Ａ 分離部 ６Ｂ 分離部 ７Ｐ１〜７Ｐ7 ｐ+型半導体領域 ８Ｎ１〜８Ｎ9 ｎ+型半導体領域 ８Ｎ1a，８Ｎ1b ｎ+型半導体領域 ９ａ 層間絶縁膜 ９ｂ 表面保護膜 １０ａ〜１０ｋ，１０ｍ，１０ｎ、１０ｐ〜１０ｕ コ
ンタクトホール １０ｂ1，１０ｂ2 コンタクトホール １１ａ，１１ａ1〜１１ａ4，１１ｂ11，１１ｂ12 第１
層配線 １１ｂ，１１ｂ1〜１１ｂ4 第１層配線 １１ｃ、１１ｃ1 第１層配線 １１ｄ〜１１ｊ 第１層配線 １２ａ〜１２ｄ ゲート絶縁膜 １３ａ〜１３ｄ ゲート電極 １４ 埋込ｎ+型ウエル １５ ｎ+型半導体領域 １６ ｎ型半導体領域 １７ ｐ型半導体領域 １８ ｎ+型半導体領域 １９ 開口部 ２０ 注入層 ２１ａ フォトレジストパターン ２２ シリサイド層 ２３ サイドウォール ＶCC 高電位側の電源端子 ＶSS 低電位側の電源端子 ５０ 入力端子 ５１ａ ドレイン端子 ５１ｂ ソース端子 ５１ｃ ゲート端子 ５１ｄ 基板端子 ５２ａ エミッタ端子 ５２ｂ 電位供給端子 ５２ｃ エミッタ端子 ５３ 高濃度ｐ型基板 ５４ 低濃度ｐ型エピタキシャル層 ５５ ｐ型ウエル ５６ ｎ型ウエル Ｄ１ ダイオード ＴＨ 寄生ＰＮＰＮサイリスタ ＴＲ トリガ素子 ＣＬ クランプ素子 Ｑth１，Ｑth２ バイポーラトランジスタ Ｒth１ 抵抗 Ｒ１ 入力保護抵抗 ＩＮＶ ＣＭＯＳインバータ回路 Ｑ１a ｐＭＯＳ・ＦＥＴ Ｑ１b ｎＭＯＳ・ＦＥＴ Ｑ２a ｐＭＯＳ・ＦＥＴ Ｑ２b ｎＭＯＳ・ＦＥＴ Ｑ3 バイポーラトランジスタ Ｑ4 ｎＭＯＳ Ｑ5a，Ｑ5b バイポーラトランジスタ Ｌ１〜Ｌ３ 活性領域 Ｒ50 入力保護抵抗 Ｑ50 保護用ＭＯＳ・ＦＥＴ ＴＨ50 寄生ＰＮＰＮサイリスタ Ｑth51 寄生ＰＮＰバイポーラトランジスタ Ｑth52 寄生ＮＰＮバイポーラトランジスタ Ｒth51 等価ｎウエル抵抗 Ｒth52 等価ｐ基板抵抗
ンタクトホール １０ｂ1，１０ｂ2 コンタクトホール １１ａ，１１ａ1〜１１ａ4，１１ｂ11，１１ｂ12 第１
層配線 １１ｂ，１１ｂ1〜１１ｂ4 第１層配線 １１ｃ、１１ｃ1 第１層配線 １１ｄ〜１１ｊ 第１層配線 １２ａ〜１２ｄ ゲート絶縁膜 １３ａ〜１３ｄ ゲート電極 １４ 埋込ｎ+型ウエル １５ ｎ+型半導体領域 １６ ｎ型半導体領域 １７ ｐ型半導体領域 １８ ｎ+型半導体領域 １９ 開口部 ２０ 注入層 ２１ａ フォトレジストパターン ２２ シリサイド層 ２３ サイドウォール ＶCC 高電位側の電源端子 ＶSS 低電位側の電源端子 ５０ 入力端子 ５１ａ ドレイン端子 ５１ｂ ソース端子 ５１ｃ ゲート端子 ５１ｄ 基板端子 ５２ａ エミッタ端子 ５２ｂ 電位供給端子 ５２ｃ エミッタ端子 ５３ 高濃度ｐ型基板 ５４ 低濃度ｐ型エピタキシャル層 ５５ ｐ型ウエル ５６ ｎ型ウエル Ｄ１ ダイオード ＴＨ 寄生ＰＮＰＮサイリスタ ＴＲ トリガ素子 ＣＬ クランプ素子 Ｑth１，Ｑth２ バイポーラトランジスタ Ｒth１ 抵抗 Ｒ１ 入力保護抵抗 ＩＮＶ ＣＭＯＳインバータ回路 Ｑ１a ｐＭＯＳ・ＦＥＴ Ｑ１b ｎＭＯＳ・ＦＥＴ Ｑ２a ｐＭＯＳ・ＦＥＴ Ｑ２b ｎＭＯＳ・ＦＥＴ Ｑ3 バイポーラトランジスタ Ｑ4 ｎＭＯＳ Ｑ5a，Ｑ5b バイポーラトランジスタ Ｌ１〜Ｌ３ 活性領域 Ｒ50 入力保護抵抗 Ｑ50 保護用ＭＯＳ・ＦＥＴ ＴＨ50 寄生ＰＮＰＮサイリスタ Ｑth51 寄生ＰＮＰバイポーラトランジスタ Ｑth52 寄生ＮＰＮバイポーラトランジスタ Ｒth51 等価ｎウエル抵抗 Ｒth52 等価ｐ基板抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠 信博 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 奥山 幸祐 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 石塚 裕康 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F038 AV04 AV05 AV06 BH06 BH07 BH18 DF04 DF05 5F048 AA02 AB01 AB03 AB06 AC03 AC04 AC05 BA01 BA04 BA16 BB05 BB08 BB09 BB12 BE03 BF02 BG01 BG07 BG12 BG14 CA01 CA03 CC00 CC01 CC06 CC09 CC19 CC20 5F110 AA22 BB03 BB04 BB06 BB07 BB08 CC02 DD05 DD13 EE01 EE04 EE05 EE09 EE14 EE15 EE32 EE45 FF02 FF22 GG02 GG12 GG24 GG32 GG34 HJ01 HJ13 HK05 HK40 HL01 HL02 HL03 HL06 HL11 NN02 NN03 NN23 NN24 NN27 NN62 NN66 NN71 QQ17
Claims (31)
- 【請求項１】 絶縁層上に形成された半導体層と、 前記半導体層の主面側から絶縁層に延びる分離部と、 前記半導体層上に形成された信号用の端子と、 前記半導体層に形成された内部回路と、 前記信号用の端子を前記内部回路に電気的に接続する信
号用の配線と、 前記信号用の配線と基準電位用の端子との間に電気的に
接続された保護回路とを有し、 前記保護回路は、保護用のサイリスタと、その駆動を誘
発するトリガ素子とを有しており、 前記保護用のサイリスタと、前記トリガ素子とを、前記
分離部に囲まれた同一の半導体層内に形成し、前記保護
用のサイリスタのゲートと、前記トリガ素子の基板電極
部とを、前記同一の半導体層内の同一の半導体領域に形
成したことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記保護用のサイリスタは、 前記同一の半導体層に形成された第１の半導体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域に隣接するように前
記同一の半導体層に形成され、前記保護用のサイリスタ
のゲートが形成される第２の半導体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第３の半導
体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第４の半導
体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域および第２の半導体
領域に跨るように形成された第５の半導体領域とを有し
前記トリガ素子は、電界効果トランジスタからなり、 前記第２の半導体領域に対して反対の導電型の半導体領
域であって、前記第２の半導体領域に形成されたソース
・ドレイン用の第６、第７の半導体領域と、 前記第６、第７の半導体領域間の第２の半導体領域に形
成され、前記基板電極部を形成するチャネル領域と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを有し、 前記第６の半導体領域を、前記信号用の端子と電気的に
接続し、前記第７の半導体領域を、前記ゲート電極およ
び基準電位用の端子と電気的に接続したことを特徴とす
る半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、前
記第５、第６、第７の半導体領域を、その各々の辺が互
いに平行に対向するように配置したことを特徴とする半
導体装置。 - 【請求項４】 請求項２または３記載の半導体装置にお
いて、前記第５の半導体領域と第６の半導体領域との間
に、前記同一の半導体層における第１の半導体領域と第
２の半導体領域とが分離されないように第２の分離部を
設けたことを特徴とする半導体装置。 - 【請求項５】 請求項２、３または４記載の半導体装置
において、前記第３から第７の半導体領域の表層に高融
点金属シリサイド層を形成したことを特徴とする半導体
装置。 - 【請求項６】 請求項５記載の半導体装置において、前
記第４の半導体領域と、第５の半導体領域との間に、前
記同一の半導体層内における第１の半導体領域が分離さ
れないように第２の分離部を設けたことを特徴とする半
導体装置。 - 【請求項７】 請求項５または６記載の半導体装置にお
いて、前記第３の半導体領域と第４の半導体領域とを表
層の高融点金属シリサイド層によって電気的に接続した
ことを特徴とする半導体装置。 - 【請求項８】 請求項５〜７のいずれか１項に記載の半
導体装置において、 前記ゲート電極の表層に高融点金属シリサイド層を形成
したことを特徴とする半導体装置。 - 【請求項９】 絶縁層上に形成された半導体層と、 前記半導体層の主面側から絶縁層に延びる分離部と、 前記半導体層上に形成された信号用の端子と、 前記半導体層に形成された内部回路と、 前記信号用の端子を前記内部回路に電気的に接続する信
号用の配線と、 前記信号用の配線と基準電位用の端子との間に電気的に
接続された保護回路とを有し、 前記半導体基板は、絶縁層上に形成された半導体層と、
前記半導体層の主面側から絶縁層に延びる分離部とを有
し、 前記保護回路は、保護用のサイリスタと、その駆動を誘
発するトリガ素子と、前記信号用の端子に過電圧が印加
された際に接続方向が順方向となるように電気的に接続
された保護用のダイオード保護用のダイオードとを有し
ており、 前記保護用のサイリスタ、トリガ素子および保護用のダ
イオードを、前記分離部に囲まれた同一の半導体層内に
形成し、前記保護用のサイリスタのゲートと、前記トリ
ガ素子の基板電極部とを、前記同一の半導体層内の同一
の半導体領域に形成したことを特徴とする半導体装置。 - 【請求項１０】 請求項９記載の半導体装置において、 前記保護用のサイリスタは、 前記同一の半導体層に形成された第１の半導体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域に隣接するように前
記同一の半導体層に形成され、前記保護用のサイリスタ
のゲートが形成される第２の半導体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第３の半導
体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第４の半導
体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域および第２の半導体
領域に跨るように形成された第５の半導体領域とを有し
前記トリガ素子は、電界効果トランジスタからなり、 前記第２の半導体領域に対して反対の導電型の半導体領
域であって、前記第２の半導体領域に形成されたソース
・ドレイン用の第６、第７の半導体領域と、 前記第６、第７の半導体領域間の第２の半導体領域に形
成され、前記基板電極部を形成するチャネル領域と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを有し、 前記第６の半導体領域を、前記信号用の端子と電気的に
接続し、前記第７の半導体領域を、前記ゲート電極およ
び基準電位用の端子と電気的に接続し、 前記保護用のダイオードは、 前記第１の半導体領域と、前記第３の半導体領域と、前
記第１の半導体領域に対して反対の導電型の半導体領域
であって、前記第１の半導体領域内に形成され、前記基
準電位用の端子に電気的に接続された第８の半導体領域
とを有することを特徴とする半導体装置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、前記第３、第８の半導体領域を、その各々の辺が互
いに平行に対向するように配置したことを特徴とする半
導体装置。 - 【請求項１２】 請求項１０記載の半導体装置におい
て、前記第３の半導体領域と第８の半導体領域との間
に、前記同一の半導体層における第１の半導体領域が分
離されないように第２の分離部を設けたことを特徴とす
る半導体装置。 - 【請求項１３】 請求項１０、１１または１２記載の半
導体装置において、前記第３から第８の半導体領域の表
層に高融点金属シリサイド層を形成したことを特徴とす
る半導体装置。 - 【請求項１４】 請求項１３記載の半導体装置におい
て、前記第４の半導体領域と、第５の半導体領域との間
に、前記同一の半導体層内における第１の半導体領域が
分離されないように第２の分離部を設けたことを特徴と
する半導体装置。 - 【請求項１５】 請求項１３または１４記載の半導体装
置において、前記第３の半導体領域と第４の半導体領域
とを表層の高融点金属シリサイド層によって電気的に接
続したことを特徴とする半導体装置。 - 【請求項１６】 請求項１３〜１５のいずれか１項に記
載の半導体装置において、前記ゲート電極の表層に高融
点金属シリサイド層を形成したことを特徴とする半導体
装置。 - 【請求項１７】 絶縁層上に形成された半導体層と、 前記半導体層の主面側から絶縁層に延びる分離部と、 前記半導体層上に形成された信号用の端子と、 前記半導体層に形成された内部回路と、 前記信号用の端子を前記内部回路に電気的に接続する信
号用の配線と、 前記信号用の配線と基準電位用の端子との間に電気的に
接続された保護回路とを有し、 前記半導体基板は、絶縁層上に形成された半導体層と、
前記半導体層の主面側から絶縁層に延びる分離部とを有
し、 前記保護回路は、保護用のサイリスタと、その駆動を誘
発するトリガ素子とを有しており、前記保護用のサイリ
スタと、前記トリガ素子とを、前記分離部に囲まれた同
一の半導体層内に形成し、 前記保護用のサイリスタは、 前記同一の半導体層に形成された第１の半導体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域に隣接するように前
記同一の半導体層に形成され、前記保護用のサイリスタ
のゲートが形成される第２の半導体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と第１の抵抗を介して電気的に接
続された第３の半導体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第４の半導
体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域および第２の半導体
領域に跨るように形成された第５の半導体領域とを有し
前記トリガ素子は、電界効果トランジスタからなり、 前記第２の半導体領域に対して反対の導電型の半導体領
域であって、前記第２の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続されたソース・ド
レイン用の第６の半導体領域と、 前記第２の半導体領域に対して反対の導電型の半導体領
域であって、前記第２の半導体領域内に形成され、か
つ、前記基準電位用の端子と電気的に接続されたソース
・ドレイン用の第７の半導体領域と、 前記第６、第７の半導体領域間の第２の半導体領域に形
成され、前記トリガ素子の基板電極部を形成するチャネ
ル領域と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを有する
ことを特徴とする半導体装置。 - 【請求項１８】 請求項１７記載の半導体装置におい
て、前記第１の抵抗は、拡散抵抗またはポリシリ抵抗で
あることを特徴とする半導体装置。 - 【請求項１９】 絶縁層上に形成された半導体層と、 前記半導体層の主面側から絶縁層に延びる分離部と、 前記半導体層上に形成された信号用の端子と、 前記半導体層に形成された内部回路と、 前記信号用の端子を前記内部回路に電気的に接続する信
号用の配線と、 前記信号用の配線と基準電位用の端子との間に電気的に
接続された保護回路とを有し、 前記半導体基板は、絶縁層上に形成された半導体層と、
前記半導体層の主面側から絶縁層に延びる分離部とを有
し、 前記保護回路は、保護用のサイリスタと、その駆動を誘
発するトリガ素子とを有しており、前記保護用のサイリ
スタと、前記トリガ素子とを、前記分離部に囲まれた同
一の半導体層内に形成し、 前記保護用のサイリスタは、 前記同一の半導体層に形成された第１の半導体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域に隣接するように前
記同一の半導体層に形成され、前記保護用のサイリスタ
のゲートが形成される第２の半導体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第３の半導
体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第４の半導
体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域および第２の半導体
領域に跨るように形成された第５の半導体領域とを有し
前記トリガ素子は、電界効果トランジスタからなり、 前記第２の半導体領域に対して反対の導電型の半導体領
域であって、前記第２の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続されたソース・ド
レイン用の第６の半導体領域と、 前記第２の半導体領域に対して反対の導電型の半導体領
域であって、前記第２の半導体領域内に形成され、か
つ、前記基準電位用の端子と電気的に接続されたソース
・ドレイン用の第７の半導体領域と、 前記第２の半導体領域に対して同一の導電型の半導体領
域であって、前記第２の半導体領域内に形成され、か
つ、前記基準電位用の端子と第２の抵抗を介して電気的
に接続された第９の半導体領域と、 前記第６、第７の半導体領域間の第２の半導体領域に形
成され、前記トリガ素子の基板電極部を形成するチャネ
ル領域と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを有する
ことを特徴とする半導体装置。 - 【請求項２０】 請求項１９記載の半導体装置におい
て、前記第２の抵抗は、拡散抵抗またはポリシリ抵抗で
あることを特徴とする半導体装置。 - 【請求項２１】 請求項１９記載の半導体装置におい
て、前記第３の半導体領域と、前記信号用の端子との間
に第１の抵抗を電気的に接続したことを特徴とする半導
体装置。 - 【請求項２２】 請求項２１記載の半導体装置におい
て、前記第１、第２の抵抗は、拡散抵抗またはポリシリ
抵抗であることを特徴とする半導体装置。シリサイド - 【請求項２３】 請求項１７〜２１のいずれか１項に記
載の半導体装置において、前記第３から第７の半導体領
域および第９の半導体領域の表層に高融点金属シリサイ
ド層を形成したことを特徴とする半導体装置。シリサイ
ド第２の分離部 - 【請求項２４】 請求項２３記載の半導体装置におい
て、前記第４の半導体領域と、第５の半導体領域との間
に、前記同一の半導体層内における第１の半導体領域が
分離されないように第２の分離部を設けたことを特徴と
する半導体装置。 - 【請求項２５】 請求項２３または２４記載の半導体装
置において、前記ゲート電極の表層に高融点金属シリサ
イド層を形成したことを特徴とする半導体装置。 - 【請求項２６】 請求項１〜２５のいずれか１項に記載
の半導体装置において、前記内部回路に電界効果トラン
ジスタ、バイポーラトランジスタまたは電界効果トラン
ジスタとバイポーラトランジスタとが混載された素子を
有することを特徴とする半導体装置。 - 【請求項２７】 請求項２６記載の半導体装置におい
て、前記内部回路は、高周波信号回路を有することを特
徴とする半導体装置。 - 【請求項２８】 絶縁層上に設けられた半導体層と、前
記半導体層の主面側から絶縁層に延びる分離部とを有
し、 前記分離部に囲まれた同一の半導体層内に、保護用のサ
イリスタと、前記保護用のサイリスタのトリガ素子とを
設け、 前記保護用のサイリスタのゲートと、前記トリガ素子の
基板電極部とを同一の半導体領域内に設けて、そのゲー
トと基板電極部とを電気的に接続し、前記トリガ素子の
降伏により発生した基板電流により、前記保護用のサイ
リスタを駆動させる構造としたことを特徴とする半導体
装置。 - 【請求項２９】 請求項１〜２８のいずれか１項に記載
の半導体装置において、前記半導体層は、半導体基板層
上にエピタキシャル層を成長させてなることを特徴とす
る半導体装置。 - 【請求項３０】 絶縁層上に形成された半導体層と、 前記半導体層の主面側から絶縁層に延びる分離部と、 前記半導体層上に形成された信号用の端子と、 前記半導体層に形成された内部回路と、 前記信号用の端子を前記内部回路に電気的に接続する信
号用の配線と、 前記信号用の配線と基準電位用の端子との間に電気的に
接続された保護回路とを有し、 前記保護回路は、保護用のサイリスタと、その駆動を誘
発するトリガ素子とを有しており、 前記保護用のサイリスタと、前記トリガ素子とを、前記
分離部に囲まれた同一の半導体層内に形成し、前記保護
用のサイリスタのゲートと、前記トリガ素子の基板電極
部とを、前記同一の半導体層内の同一の半導体領域に形
成し、 前記トリガ素子と、前記内部回路の素子とを同一製造工
程時に形成することを特徴とする半導体装置の製造方
法。 - 【請求項３１】 絶縁層上に形成された半導体層と、 前記半導体層の主面側から絶縁層に延びる分離部と、 前記半導体層上に形成された信号用の端子と、 前記半導体層に形成された内部回路と、 前記信号用の端子を前記内部回路に電気的に接続する信
号用の配線と、 前記信号用の配線と基準電位用の端子との間に電気的に
接続された保護回路とを有し、 前記保護回路は、保護用のサイリスタと、その駆動を誘
発するトリガ素子とを有しており、 前記保護用のサイリスタと、前記トリガ素子とを、前記
分離部に囲まれた同一の半導体層内に形成し、前記保護
用のサイリスタのゲートと、前記トリガ素子の基板電極
部とを、前記同一の半導体層内の同一の半導体領域に形
成し、 前記保護用のサイリスタは、 前記同一の半導体層に形成された第１の半導体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域に隣接するように前
記同一の半導体層に形成され、前記保護用のサイリスタ
のゲートが形成される第２の半導体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第３の半導
体領域と、 前記第１の半導体領域に対して反対の導電型の半導体領
域であって、前記第１の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続された第４の半導
体領域と、 前記第１の半導体領域に対して同一の導電型の半導体領
域であって、前記第１の半導体領域および第２の半導体
領域に跨るように形成された第５の半導体領域とを有し
前記トリガ素子は、電界効果トランジスタからなり、 前記第２の半導体領域に対して反対の導電型の半導体領
域であって、前記第２の半導体領域内に形成され、か
つ、前記信号用の端子と電気的に接続されたソース・ド
レイン用の第６の半導体領域と、 前記第２の半導体領域に対して反対の導電型の半導体領
域であって、前記第２の半導体領域内に形成され、か
つ、前記基準電位用の端子と電気的に接続されたソース
・ドレイン用の第７の半導体領域と、 前記第６、第７の半導体領域間の第２の半導体領域に形
成され、前記トリガ素子の基板電極部を形成するチャネ
ル領域と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを有し、 前記ゲート絶縁膜と前記内部回路の電界効果トランジス
タのゲート絶縁膜とを同一工程時に形成する工程と、 前記ゲート電極と前記内部回路の電界効果トランジスタ
のゲート電極とを同一工程時に形成する工程と、 前記第３、第５、第６、第７の半導体領域と前記内部回
路を構成する素子の半導体領域とを同一の不純物導入工
程によって形成する工程と、 前記第４の半導体領域と記内部回路を構成する素子の半
導体領域とを同一の不純物導入工程によって形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071795A JP3810246B2 (ja) | 2000-03-15 | 2000-03-15 | 半導体装置および半導体装置の製造方法 |
| TW090104497A TW517353B (en) | 2000-03-15 | 2001-02-27 | Semiconductor device and manufacturing method of the semiconductor device |
| US09/804,193 US6621108B2 (en) | 2000-03-15 | 2001-03-13 | Semiconductor device and the process of manufacturing the semiconductor device |
| KR1020010013105A KR100698990B1 (ko) | 2000-03-15 | 2001-03-14 | 반도체 장치 및 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071795A JP3810246B2 (ja) | 2000-03-15 | 2000-03-15 | 半導体装置および半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001267433A true JP2001267433A (ja) | 2001-09-28 |
| JP2001267433A5 JP2001267433A5 (ja) | 2005-02-03 |
| JP3810246B2 JP3810246B2 (ja) | 2006-08-16 |
Family
ID=18590310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000071795A Expired - Fee Related JP3810246B2 (ja) | 2000-03-15 | 2000-03-15 | 半導体装置および半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6621108B2 (ja) |
| JP (1) | JP3810246B2 (ja) |
| KR (1) | KR100698990B1 (ja) |
| TW (1) | TW517353B (ja) |
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| US6921931B2 (en) | 2002-06-14 | 2005-07-26 | Sharp Kabushiki Kaisha | Electrostatic discharge protection element |
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| JP2014165245A (ja) * | 2013-02-22 | 2014-09-08 | Toyota Central R&D Labs Inc | 静電気保護用半導体装置 |
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- 2000-03-15 JP JP2000071795A patent/JP3810246B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-27 TW TW090104497A patent/TW517353B/zh not_active IP Right Cessation
- 2001-03-13 US US09/804,193 patent/US6621108B2/en not_active Expired - Lifetime
- 2001-03-14 KR KR1020010013105A patent/KR100698990B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010092313A (ko) | 2001-10-24 |
| US6621108B2 (en) | 2003-09-16 |
| TW517353B (en) | 2003-01-11 |
| US20010025963A1 (en) | 2001-10-04 |
| KR100698990B1 (ko) | 2007-03-26 |
| JP3810246B2 (ja) | 2006-08-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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