JP2001257348A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001257348A JP2001257348A JP2000067432A JP2000067432A JP2001257348A JP 2001257348 A JP2001257348 A JP 2001257348A JP 2000067432 A JP2000067432 A JP 2000067432A JP 2000067432 A JP2000067432 A JP 2000067432A JP 2001257348 A JP2001257348 A JP 2001257348A
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Abstract
(57)【要約】
【課題】ラテラル素子部における寄生サイリスタの動作
を抑制してＩＧＢＴ素子の大電流化を図ることができる
半導体装置を提供する。 【解決手段】ＩＧＢＴにおいて、Ｐ+ 型シリコン基板１
の上にＮ+ 型シリコン層２を介してＮ- 型エピタキシャ
ル層３が形成され、エピタキシャル層３の表層部にＰ型
不純物拡散領域４およびＮ+ 型不純物拡散領域５が形成
されている。チップ内でのＩＧＢＴの形成領域Ｚ１とは
異なるＬＤＭＯＳの領域Ｚ２において、エピタキシャル
層３の表層部にＰ型ウエル領域１３およびＮ+ 型不純物
拡散領域１４，１５が形成されている。Ｎ+ 型シリコン
層２は、ラテラル素子の形成領域Ｚ２においては全面に
形成されるとともに、ＩＧＢＴの形成領域Ｚ１において
は選択的に形成されている。
を抑制してＩＧＢＴ素子の大電流化を図ることができる
半導体装置を提供する。 【解決手段】ＩＧＢＴにおいて、Ｐ+ 型シリコン基板１
の上にＮ+ 型シリコン層２を介してＮ- 型エピタキシャ
ル層３が形成され、エピタキシャル層３の表層部にＰ型
不純物拡散領域４およびＮ+ 型不純物拡散領域５が形成
されている。チップ内でのＩＧＢＴの形成領域Ｚ１とは
異なるＬＤＭＯＳの領域Ｚ２において、エピタキシャル
層３の表層部にＰ型ウエル領域１３およびＮ+ 型不純物
拡散領域１４，１５が形成されている。Ｎ+ 型シリコン
層２は、ラテラル素子の形成領域Ｚ２においては全面に
形成されるとともに、ＩＧＢＴの形成領域Ｚ１において
は選択的に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、ワンチップ内に電力用の絶縁ゲート形バイポーラ
トランジスタと、保護回路やゲート駆動回路等を構成す
るラテラル素子を形成した半導体装置に関するものであ
る。
特に、ワンチップ内に電力用の絶縁ゲート形バイポーラ
トランジスタと、保護回路やゲート駆動回路等を構成す
るラテラル素子を形成した半導体装置に関するものであ
る。
【０００２】
【従来の技術】図１８に示すように、電力用の絶縁ゲー
ト形バイポーラトランジスタ（以下、ＩＧＢＴと略す）
１００に対しゲート駆動回路１０１と保護回路１０２を
接続した回路構成とする場合、ワンチップに集積化する
ことが行われている。この半導体装置の断面構造の一例
を図１９に示す。図１９には、ＩＧＢＴとラテラル素子
（具体的には、ＬＤＭＯＳトランジスタ）の配置を示
し、このラテラル素子にてゲート駆動回路１０１や保護
回路１０２を構成するものである。詳しくは、Ｐ+基板
１１０の上にはＮ+ 層１１１およびＮ- 層１１２が積層
されている。ＩＧＢＴ部においてＮ- 層１１２の表層部
にはＰ領域１１３およびＮ+ 領域１１４が形成されると
ともに、Ｎ- 層１１２の上にはゲート酸化膜１１５を介
してゲート電極１１６が形成されている。一方、ＩＧＢ
Ｔ部以外のＮ- 層１１２においてＰ型ウエル領域１１７
が形成され、そのＰ型ウエル領域１１７の表層部にはＮ
+ 領域１１８，１１９が形成されるとともに、Ｐ型ウエ
ル領域１１７の上にはゲート酸化膜１２０を介してゲー
ト電極１２１が形成されている。また、ソース電極１２
２がＮ+ 領域１１８と、ドレイン電極１２３がＮ+ 領域
１１９と、電極１２４がＰ型ウエル領域１１７とそれぞ
れ接続され、電極１２４（Ｐ型ウエル領域１１７）はＩ
ＧＢＴのエミッタ電極１２５と接続されている。
ト形バイポーラトランジスタ（以下、ＩＧＢＴと略す）
１００に対しゲート駆動回路１０１と保護回路１０２を
接続した回路構成とする場合、ワンチップに集積化する
ことが行われている。この半導体装置の断面構造の一例
を図１９に示す。図１９には、ＩＧＢＴとラテラル素子
（具体的には、ＬＤＭＯＳトランジスタ）の配置を示
し、このラテラル素子にてゲート駆動回路１０１や保護
回路１０２を構成するものである。詳しくは、Ｐ+基板
１１０の上にはＮ+ 層１１１およびＮ- 層１１２が積層
されている。ＩＧＢＴ部においてＮ- 層１１２の表層部
にはＰ領域１１３およびＮ+ 領域１１４が形成されると
ともに、Ｎ- 層１１２の上にはゲート酸化膜１１５を介
してゲート電極１１６が形成されている。一方、ＩＧＢ
Ｔ部以外のＮ- 層１１２においてＰ型ウエル領域１１７
が形成され、そのＰ型ウエル領域１１７の表層部にはＮ
+ 領域１１８，１１９が形成されるとともに、Ｐ型ウエ
ル領域１１７の上にはゲート酸化膜１２０を介してゲー
ト電極１２１が形成されている。また、ソース電極１２
２がＮ+ 領域１１８と、ドレイン電極１２３がＮ+ 領域
１１９と、電極１２４がＰ型ウエル領域１１７とそれぞ
れ接続され、電極１２４（Ｐ型ウエル領域１１７）はＩ
ＧＢＴのエミッタ電極１２５と接続されている。
【０００３】ここで、ラテラル素子部において、Ｎ+ 領
域１１８，１１９とＰ型ウエル領域１１７とＮ層１１
１，１１２とＰ+ 基板１１０にて寄生サイリスタ２００
が形成される。また、ＩＧＢＴ領域においては、Ｎ+ 領
域１１４とＰ領域１１３とＮ層１１１，１１２とＰ+ 基
板１１０にて寄生サイリスタ２０１が形成される。そし
て、ラテラル素子部に形成される寄生サイリスタ２００
は、ＩＧＢＴ領域に形成される寄生サイリスタ２０１よ
り動作しやすい。
域１１８，１１９とＰ型ウエル領域１１７とＮ層１１
１，１１２とＰ+ 基板１１０にて寄生サイリスタ２００
が形成される。また、ＩＧＢＴ領域においては、Ｎ+ 領
域１１４とＰ領域１１３とＮ層１１１，１１２とＰ+ 基
板１１０にて寄生サイリスタ２０１が形成される。そし
て、ラテラル素子部に形成される寄生サイリスタ２００
は、ＩＧＢＴ領域に形成される寄生サイリスタ２０１よ
り動作しやすい。
【０００４】その理由は、ＩＧＢＴ部は、Ｎ+ 領域１１
４とＰ領域１１３が共通の電極１２５で接続されている
ためＮ+ 領域１１４の下のＰ領域１１３からＰ領域１１
３のコンタクトまでの距離が短く、寄生サイリスタ２０
１は動作しにくい。しかし、ラテラル素子部はＮ+ 領域
１１８，１１９の電極１２２，１２３とＰ型ウエル領域
１１７の電極１２４は独立しており、Ｎ+ 領域１１８，
１１９の下のＰ型ウエル領域１１７からＰ領域１１７の
コンタクトまで離れているので、動作時にＮ+領域１１
８，１１９の下のＰ型ウエル領域１１７の電位が上昇し
やすく寄生サイリスタ２００が動作しやすい。
４とＰ領域１１３が共通の電極１２５で接続されている
ためＮ+ 領域１１４の下のＰ領域１１３からＰ領域１１
３のコンタクトまでの距離が短く、寄生サイリスタ２０
１は動作しにくい。しかし、ラテラル素子部はＮ+ 領域
１１８，１１９の電極１２２，１２３とＰ型ウエル領域
１１７の電極１２４は独立しており、Ｎ+ 領域１１８，
１１９の下のＰ型ウエル領域１１７からＰ領域１１７の
コンタクトまで離れているので、動作時にＮ+領域１１
８，１１９の下のＰ型ウエル領域１１７の電位が上昇し
やすく寄生サイリスタ２００が動作しやすい。
【０００５】以上の理由により、従来構造ではラテラル
素子部がＩＧＢＴ動作時に破壊されやすいという問題が
あった。つまり、バルク内に電力用ＩＧＢＴの他に保護
回路・ゲート駆動回路構成用ラテラル素子を形成した半
導体装置においてラテラル素子部での寄生サイリスタが
オンしやすくなり、ＩＧＢＴ電流値を上げられないとい
う問題があった。
素子部がＩＧＢＴ動作時に破壊されやすいという問題が
あった。つまり、バルク内に電力用ＩＧＢＴの他に保護
回路・ゲート駆動回路構成用ラテラル素子を形成した半
導体装置においてラテラル素子部での寄生サイリスタが
オンしやすくなり、ＩＧＢＴ電流値を上げられないとい
う問題があった。
【０００６】
【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的はラテラル素子
部における寄生サイリスタの動作を抑制してＩＧＢＴ素
子の大電流化を図ることができる半導体装置を提供する
ことにある。
景の下になされたものであり、その目的はラテラル素子
部における寄生サイリスタの動作を抑制してＩＧＢＴ素
子の大電流化を図ることができる半導体装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、第２の半導体層を、ラテラル素子の形成領域におい
ては全面に形成するとともに、ＩＧＢＴの形成領域にお
いては選択的に形成したことを特徴としている。よっ
て、ラテラル素子の形成領域においては第１の半導体層
（例えばＰ+ シリコン基板）から第３の半導体層（Ｎ-
ドリフト層）へのホールの注入がＩＧＢＴ素子領域より
少なくなる。これにより、ＩＧＢＴ動作時にラテラル素
子部での第４の不純物拡散領域の下の第３の不純物拡散
領域の電位が上昇しにくくなる。その結果、ラテラル素
子部における寄生サイリスタの動作が抑えられ、ＩＧＢ
Ｔ素子の大電流化を図ることができる。
は、第２の半導体層を、ラテラル素子の形成領域におい
ては全面に形成するとともに、ＩＧＢＴの形成領域にお
いては選択的に形成したことを特徴としている。よっ
て、ラテラル素子の形成領域においては第１の半導体層
（例えばＰ+ シリコン基板）から第３の半導体層（Ｎ-
ドリフト層）へのホールの注入がＩＧＢＴ素子領域より
少なくなる。これにより、ＩＧＢＴ動作時にラテラル素
子部での第４の不純物拡散領域の下の第３の不純物拡散
領域の電位が上昇しにくくなる。その結果、ラテラル素
子部における寄生サイリスタの動作が抑えられ、ＩＧＢ
Ｔ素子の大電流化を図ることができる。
【０００８】請求項２に記載の発明は、第２の半導体層
を、ラテラル素子の形成領域においてはＩＧＢＴの形成
領域よりも高濃度にしたことを特徴としている。よっ
て、ラテラル素子の形成領域においては第１の半導体層
（例えばＰ+ シリコン基板）から第３の半導体層（Ｎ-
ドリフト層）へのホールの注入がＩＧＢＴ素子領域より
少なくなる。これにより、ＩＧＢＴ動作時にラテラル素
子部での第４の不純物拡散領域の下の第３の不純物拡散
領域の電位が上昇しにくくなる。その結果、ラテラル素
子部における寄生サイリスタの動作が抑えられ、ＩＧＢ
Ｔ素子の大電流化を図ることができる。
を、ラテラル素子の形成領域においてはＩＧＢＴの形成
領域よりも高濃度にしたことを特徴としている。よっ
て、ラテラル素子の形成領域においては第１の半導体層
（例えばＰ+ シリコン基板）から第３の半導体層（Ｎ-
ドリフト層）へのホールの注入がＩＧＢＴ素子領域より
少なくなる。これにより、ＩＧＢＴ動作時にラテラル素
子部での第４の不純物拡散領域の下の第３の不純物拡散
領域の電位が上昇しにくくなる。その結果、ラテラル素
子部における寄生サイリスタの動作が抑えられ、ＩＧＢ
Ｔ素子の大電流化を図ることができる。
【０００９】請求項３に記載の発明は、第２の半導体層
を、ラテラル素子の形成領域においてはＩＧＢＴの形成
領域よりも厚くしたことを特徴としている。よって、ラ
テラル素子の形成領域においては第１の半導体層（例え
ばＰ+ シリコン基板）から第３の半導体層（Ｎ- ドリフ
ト層）へのホールの注入がＩＧＢＴ素子領域より少なく
なる。これにより、ＩＧＢＴ動作時にラテラル素子部で
の第４の不純物拡散領域の下の第３の不純物拡散領域の
電位が上昇しにくくなる。その結果、ラテラル素子部に
おける寄生サイリスタの動作が抑えられ、ＩＧＢＴ素子
の大電流化を図ることができる。
を、ラテラル素子の形成領域においてはＩＧＢＴの形成
領域よりも厚くしたことを特徴としている。よって、ラ
テラル素子の形成領域においては第１の半導体層（例え
ばＰ+ シリコン基板）から第３の半導体層（Ｎ- ドリフ
ト層）へのホールの注入がＩＧＢＴ素子領域より少なく
なる。これにより、ＩＧＢＴ動作時にラテラル素子部で
の第４の不純物拡散領域の下の第３の不純物拡散領域の
電位が上昇しにくくなる。その結果、ラテラル素子部に
おける寄生サイリスタの動作が抑えられ、ＩＧＢＴ素子
の大電流化を図ることができる。
【００１０】また、請求項１に記載の半導体装置の製造
方法として、請求項９に記載のように、第１導電型の第
１の半導体層となる半導体基板の表層部に、ラテラル素
子の形成領域においては第２の半導体層を全面に形成す
るとともに、ＩＧＢＴの形成領域においては第２の半導
体層を選択的に形成し、引き続き、半導体基板の上にエ
ピタキシャル成長法により第２導電型の第３の半導体層
を形成すると、実用上好ましいものとなる。
方法として、請求項９に記載のように、第１導電型の第
１の半導体層となる半導体基板の表層部に、ラテラル素
子の形成領域においては第２の半導体層を全面に形成す
るとともに、ＩＧＢＴの形成領域においては第２の半導
体層を選択的に形成し、引き続き、半導体基板の上にエ
ピタキシャル成長法により第２導電型の第３の半導体層
を形成すると、実用上好ましいものとなる。
【００１１】また、請求項２に記載の半導体装置の製造
方法として、請求項１０に記載のように、第１導電型の
第１の半導体層となる半導体基板の表層部に、ラテラル
素子の形成領域においてはＩＧＢＴの形成領域よりも高
濃度な第２の半導体層を形成し、引き続き、半導体基板
の上にエピタキシャル成長法により第２導電型の第３の
半導体層を形成すると、実用上好ましいものとなる。
方法として、請求項１０に記載のように、第１導電型の
第１の半導体層となる半導体基板の表層部に、ラテラル
素子の形成領域においてはＩＧＢＴの形成領域よりも高
濃度な第２の半導体層を形成し、引き続き、半導体基板
の上にエピタキシャル成長法により第２導電型の第３の
半導体層を形成すると、実用上好ましいものとなる。
【００１２】また、請求項３に記載の半導体装置の製造
方法として、請求項１１に記載のように、第１導電型の
第１の半導体層となる半導体基板の表層部に、ラテラル
素子の形成領域においてはＩＧＢＴの形成領域よりも厚
くした第２の半導体層を形成し、引き続き、半導体基板
の上にエピタキシャル成長法により第２導電型の第３の
半導体層を形成すると、実用上好ましいものとなる。
方法として、請求項１１に記載のように、第１導電型の
第１の半導体層となる半導体基板の表層部に、ラテラル
素子の形成領域においてはＩＧＢＴの形成領域よりも厚
くした第２の半導体層を形成し、引き続き、半導体基板
の上にエピタキシャル成長法により第２導電型の第３の
半導体層を形成すると、実用上好ましいものとなる。
【００１３】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００１４】図１には、本実施形態における半導体装置
の縦断面を示す。回路構成は、図１８と同様である。詳
しくは、図１８において、ワンチップ内にＩＧＢＴ１０
０とゲート駆動回路１０１と保護回路１０２が形成さ
れ、ゲート駆動回路１０１はＬＤＭＯＳトランジスタを
有し、保護回路１０２はツェナーダイオードＤz と抵抗
Ｒよりなる。チップの端子（ＩＧＢＴのコレクタ端子）
Ｐ１にはアクチュエータ１５０が接続されるとともに、
チップの端子（ＩＧＢＴのエミッタ端子）Ｐ２はアース
される。ＩＧＢＴのゲート・コレクタ端子間には、保護
回路１０２のツェナーダイオードＤz が接続され、ま
た、ＩＧＢＴ１００のゲート端子には抵抗Ｒを介してゲ
ート駆動回路１０１のＬＤＭＯＳトランジスタが接続さ
れている。チップの端子（ＬＤＭＯＳトランジスタのゲ
ート端子）Ｐ３からアクチュエータの駆動信号を入力す
る。この駆動信号によりゲート駆動回路１０１のＬＤＭ
ＯＳトランジスタがオンすると、ＩＧＢＴ１００のゲー
ト電位が高くなり、ＩＧＢＴ１００がオンする。これに
より、アクチュエータ１５０に通電電流が流れる。一
方、ＩＧＢＴ１００のコレクタ端子側からサージ電圧が
印加されると、保護回路１０２のツェナーダイオードＤ
z がターンオンしてＩＧＢＴ１００のゲート電位が高く
なり、ＩＧＢＴ１００がオンする。これにより、サージ
がグランド側に放電され、ＩＧＢＴ１００が保護され
る。
の縦断面を示す。回路構成は、図１８と同様である。詳
しくは、図１８において、ワンチップ内にＩＧＢＴ１０
０とゲート駆動回路１０１と保護回路１０２が形成さ
れ、ゲート駆動回路１０１はＬＤＭＯＳトランジスタを
有し、保護回路１０２はツェナーダイオードＤz と抵抗
Ｒよりなる。チップの端子（ＩＧＢＴのコレクタ端子）
Ｐ１にはアクチュエータ１５０が接続されるとともに、
チップの端子（ＩＧＢＴのエミッタ端子）Ｐ２はアース
される。ＩＧＢＴのゲート・コレクタ端子間には、保護
回路１０２のツェナーダイオードＤz が接続され、ま
た、ＩＧＢＴ１００のゲート端子には抵抗Ｒを介してゲ
ート駆動回路１０１のＬＤＭＯＳトランジスタが接続さ
れている。チップの端子（ＬＤＭＯＳトランジスタのゲ
ート端子）Ｐ３からアクチュエータの駆動信号を入力す
る。この駆動信号によりゲート駆動回路１０１のＬＤＭ
ＯＳトランジスタがオンすると、ＩＧＢＴ１００のゲー
ト電位が高くなり、ＩＧＢＴ１００がオンする。これに
より、アクチュエータ１５０に通電電流が流れる。一
方、ＩＧＢＴ１００のコレクタ端子側からサージ電圧が
印加されると、保護回路１０２のツェナーダイオードＤ
z がターンオンしてＩＧＢＴ１００のゲート電位が高く
なり、ＩＧＢＴ１００がオンする。これにより、サージ
がグランド側に放電され、ＩＧＢＴ１００が保護され
る。
【００１５】なお、図１８ではＩＧＢＴの保護回路とし
てサージ保護用の回路を示したが、サージ保護回路では
なく熱からＩＧＢＴを保護するための回路であってもよ
い。図３には、チップの平面図を示す。チップの外周部
が外周耐圧部Ｚ４となり、この外周耐圧部Ｚ４にはガー
ドリング等が形成されている。また、外周耐圧部Ｚ４の
内方において保護回路・ゲート駆動回路領域Ｚ２および
ＩＧＢＴ素子領域Ｚ１が形成されている。さらに、保護
回路・ゲート駆動回路領域Ｚ２においてはゲートパッド
部Ｚ３が形成されている。
てサージ保護用の回路を示したが、サージ保護回路では
なく熱からＩＧＢＴを保護するための回路であってもよ
い。図３には、チップの平面図を示す。チップの外周部
が外周耐圧部Ｚ４となり、この外周耐圧部Ｚ４にはガー
ドリング等が形成されている。また、外周耐圧部Ｚ４の
内方において保護回路・ゲート駆動回路領域Ｚ２および
ＩＧＢＴ素子領域Ｚ１が形成されている。さらに、保護
回路・ゲート駆動回路領域Ｚ２においてはゲートパッド
部Ｚ３が形成されている。
【００１６】図１において、ＩＧＢＴと、ゲート駆動回
路のＬＤＭＯＳトランジスタ（ラテラル素子）の断面構
造を示す。Ｐ+ 型シリコン基板（第１導電型の第１の半
導体層）１の上にはＮ+ 型埋め込みシリコン層（第２導
電型の第２の半導体層）２を介してＮ- 型エピタキシャ
ル層（低濃度な第２導電型の第３の半導体層）３が形成
されている。
路のＬＤＭＯＳトランジスタ（ラテラル素子）の断面構
造を示す。Ｐ+ 型シリコン基板（第１導電型の第１の半
導体層）１の上にはＮ+ 型埋め込みシリコン層（第２導
電型の第２の半導体層）２を介してＮ- 型エピタキシャ
ル層（低濃度な第２導電型の第３の半導体層）３が形成
されている。
【００１７】ＩＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１にお
いて、Ｎ- 型エピタキシャル層３の表層部にはＰ型不純
物拡散領域（第１導電型の第１の不純物拡散領域）４が
選択的に形成され、そのＰ型不純物拡散領域４の表層部
にはＮ+ 型不純物拡散領域（第２導電型の第２の不純物
拡散領域）５が選択的に形成されている。また、Ｎ-型
エピタキシャル層３の上にはゲート酸化膜６を介してポ
リシリコンゲート電極７が形成されている。つまり、Ｐ
型不純物拡散領域４をチャネル領域としてこのチャネル
領域上にゲート酸化膜６を介してゲート電極７が形成さ
れている。ポリシリコンゲート電極７は酸化膜８にて被
覆されている。また、Ｎ- 型エピタキシャル層３の上に
はＬＯＣＯＳ酸化膜９が形成されている。さらに、酸化
膜９及び８の上にはアルミ膜よりなるエミッタ電極１０
が形成され、エミッタ電極１０はコンタクトホール（開
口部）１１を通してＰ型不純物拡散領域４及びＮ+ 型不
純物拡散領域５と接触している。また、Ｐ+ 型シリコン
基板１の裏面（下面）にはコレクタ電極１２が形成され
ている。
いて、Ｎ- 型エピタキシャル層３の表層部にはＰ型不純
物拡散領域（第１導電型の第１の不純物拡散領域）４が
選択的に形成され、そのＰ型不純物拡散領域４の表層部
にはＮ+ 型不純物拡散領域（第２導電型の第２の不純物
拡散領域）５が選択的に形成されている。また、Ｎ-型
エピタキシャル層３の上にはゲート酸化膜６を介してポ
リシリコンゲート電極７が形成されている。つまり、Ｐ
型不純物拡散領域４をチャネル領域としてこのチャネル
領域上にゲート酸化膜６を介してゲート電極７が形成さ
れている。ポリシリコンゲート電極７は酸化膜８にて被
覆されている。また、Ｎ- 型エピタキシャル層３の上に
はＬＯＣＯＳ酸化膜９が形成されている。さらに、酸化
膜９及び８の上にはアルミ膜よりなるエミッタ電極１０
が形成され、エミッタ電極１０はコンタクトホール（開
口部）１１を通してＰ型不純物拡散領域４及びＮ+ 型不
純物拡散領域５と接触している。また、Ｐ+ 型シリコン
基板１の裏面（下面）にはコレクタ電極１２が形成され
ている。
【００１８】一方、チップ内でのＩＧＢＴ部（ＩＧＢＴ
形成領域）Ｚ１とは異なる領域Ｚ２において、Ｎ- 型エ
ピタキシャル層３の表層部にはＰ型ウエル領域（第１導
電型の第３の不純物拡散領域）１３が形成されている。
Ｐ型ウエル領域１３の表層部にはＮ+ 型不純物拡散領域
（第２導電型の第４の不純物拡散領域）１４，１５が選
択的に形成されている。Ｐ型ウエル領域１３の上にはゲ
ート酸化膜１６を介してポリシリコンゲート電極１７が
形成され、ポリシリコンゲート電極１７は酸化膜１８に
て被覆されている。また、Ｐ型ウエル領域１３の上には
ＬＯＣＯＳ酸化膜９が形成されている。さらに、酸化膜
９及び１８の上にはアルミ膜よりなるソース電極１９お
よびドレイン電極２０が形成され、ソース電極１９およ
びドレイン電極２０はコンタクトホール（開口部）２
１，２２を通してＮ+ 型不純物拡散領域１４，１５とそ
れぞれ接触している。また、ＬＯＣＯＳ酸化膜９の上に
はアルミ膜よりなる電極２３が形成され、電極２３はコ
ンタクトホール（開口部）２４を通してＰ型ウエル領域
１３と接触している。電極２３（Ｐ型ウエル領域１３）
はＩＧＢＴのエミッタ電極１０と接続されている。アル
ミ電極２３は余剰キャリア抜き取り部として機能する。
形成領域）Ｚ１とは異なる領域Ｚ２において、Ｎ- 型エ
ピタキシャル層３の表層部にはＰ型ウエル領域（第１導
電型の第３の不純物拡散領域）１３が形成されている。
Ｐ型ウエル領域１３の表層部にはＮ+ 型不純物拡散領域
（第２導電型の第４の不純物拡散領域）１４，１５が選
択的に形成されている。Ｐ型ウエル領域１３の上にはゲ
ート酸化膜１６を介してポリシリコンゲート電極１７が
形成され、ポリシリコンゲート電極１７は酸化膜１８に
て被覆されている。また、Ｐ型ウエル領域１３の上には
ＬＯＣＯＳ酸化膜９が形成されている。さらに、酸化膜
９及び１８の上にはアルミ膜よりなるソース電極１９お
よびドレイン電極２０が形成され、ソース電極１９およ
びドレイン電極２０はコンタクトホール（開口部）２
１，２２を通してＮ+ 型不純物拡散領域１４，１５とそ
れぞれ接触している。また、ＬＯＣＯＳ酸化膜９の上に
はアルミ膜よりなる電極２３が形成され、電極２３はコ
ンタクトホール（開口部）２４を通してＰ型ウエル領域
１３と接触している。電極２３（Ｐ型ウエル領域１３）
はＩＧＢＴのエミッタ電極１０と接続されている。アル
ミ電極２３は余剰キャリア抜き取り部として機能する。
【００１９】ＬＤＭＯＳが形成されたラテラル素子部
（ラテラル素子形成領域）Ｚ２において、Ｎ+ 型不純物
拡散領域１４，１５とＰ型ウエル領域１３とＮ型シリコ
ン層３，２とＰ+ 型シリコン基板１にて寄生サイリスタ
２００が形成される。また、ＩＧＢＴ形成領域Ｚ１にお
いては、Ｎ+ 型不純物拡散領域５とＰ型不純物拡散領域
４とＮ型シリコン層３，２とＰ+ 型シリコン基板１にて
寄生サイリスタ２０１が形成される。
（ラテラル素子形成領域）Ｚ２において、Ｎ+ 型不純物
拡散領域１４，１５とＰ型ウエル領域１３とＮ型シリコ
ン層３，２とＰ+ 型シリコン基板１にて寄生サイリスタ
２００が形成される。また、ＩＧＢＴ形成領域Ｚ１にお
いては、Ｎ+ 型不純物拡散領域５とＰ型不純物拡散領域
４とＮ型シリコン層３，２とＰ+ 型シリコン基板１にて
寄生サイリスタ２０１が形成される。
【００２０】ここで、本実施の形態においては、基板１
とエピタキシャル層３との間に配置されるＮ+ 型埋め込
みシリコン層２は、以下のような特徴的構成となってい
る。ラテラル素子部（ラテラル素子形成領域）Ｚ２にお
いては、全面にＮ+ 型埋め込みシリコン層３０が形成さ
れている。また、ＩＧＢＴの形成領域Ｚ１においては、
Ｎ+ 型埋め込みシリコン層３１が選択的に形成されてい
る。詳しくは、図１のＡ−Ａ線での平面図（バッファ層
に相当する埋め込み層２の平面パターン）を図２に示
す。この図２から分かるように、ＩＧＢＴの形成領域Ｚ
１では四角形状のＮ+ 型埋め込み層の無い領域３２（図
１参照）を多数有する。また、チップ全体で見るなら
ば、図４に示すように、ＩＧＢＴの形成領域Ｚ２におい
てＮ+ 型埋め込み層の無い領域３２（図１参照）が多数
形成されている。さらに、図２において、ＩＧＢＴ素子
領域の全体の３０％の面積が埋め込み層となるように領
域３２が形成されている。なお、埋め込み層３０，３１
の濃度は５×１０18ｃｍ-3、厚さは６μｍ程度である。
とエピタキシャル層３との間に配置されるＮ+ 型埋め込
みシリコン層２は、以下のような特徴的構成となってい
る。ラテラル素子部（ラテラル素子形成領域）Ｚ２にお
いては、全面にＮ+ 型埋め込みシリコン層３０が形成さ
れている。また、ＩＧＢＴの形成領域Ｚ１においては、
Ｎ+ 型埋め込みシリコン層３１が選択的に形成されてい
る。詳しくは、図１のＡ−Ａ線での平面図（バッファ層
に相当する埋め込み層２の平面パターン）を図２に示
す。この図２から分かるように、ＩＧＢＴの形成領域Ｚ
１では四角形状のＮ+ 型埋め込み層の無い領域３２（図
１参照）を多数有する。また、チップ全体で見るなら
ば、図４に示すように、ＩＧＢＴの形成領域Ｚ２におい
てＮ+ 型埋め込み層の無い領域３２（図１参照）が多数
形成されている。さらに、図２において、ＩＧＢＴ素子
領域の全体の３０％の面積が埋め込み層となるように領
域３２が形成されている。なお、埋め込み層３０，３１
の濃度は５×１０18ｃｍ-3、厚さは６μｍ程度である。
【００２１】このように、ＩＧＢＴ素子以外の領域Ｚ２
におけるバッファ層に相当する埋め込み拡散層３０の面
積を、ＩＧＢＴ素子領域Ｚ１の埋め込み拡散層３１の面
積より大きくすることで、ラテラル素子の形成領域Ｚ２
においてはＰ+ 型シリコン基板１からＮ- ドリフト層３
へのホールの注入がＩＧＢＴ素子領域Ｚ１より少なくな
る。これにより、ＩＧＢＴ動作時にラテラル素子部での
Ｎ+ 型不純物拡散領域１４，１５の下のＰ型ウエル領域
１３の電位が上昇しにくくなる。その結果、ラテラル素
子部における寄生サイリスタの動作が抑えられ、ＩＧＢ
Ｔ素子の大電流化を図ることができる。
におけるバッファ層に相当する埋め込み拡散層３０の面
積を、ＩＧＢＴ素子領域Ｚ１の埋め込み拡散層３１の面
積より大きくすることで、ラテラル素子の形成領域Ｚ２
においてはＰ+ 型シリコン基板１からＮ- ドリフト層３
へのホールの注入がＩＧＢＴ素子領域Ｚ１より少なくな
る。これにより、ＩＧＢＴ動作時にラテラル素子部での
Ｎ+ 型不純物拡散領域１４，１５の下のＰ型ウエル領域
１３の電位が上昇しにくくなる。その結果、ラテラル素
子部における寄生サイリスタの動作が抑えられ、ＩＧＢ
Ｔ素子の大電流化を図ることができる。
【００２２】つまり、バッファ層２の設計を、ＩＧＢＴ
素子部とそれ以外の領域で異なるものとすることによ
り、ＩＧＢＴ素子以外の領域ではＰ+ 型シリコン基板１
からＮ - 層（ドリフト層）３へのホールの注入を抑える
ことができる。これにより、ＩＧＢＴ素子の大電流化を
図ることができる。
素子部とそれ以外の領域で異なるものとすることによ
り、ＩＧＢＴ素子以外の領域ではＰ+ 型シリコン基板１
からＮ - 層（ドリフト層）３へのホールの注入を抑える
ことができる。これにより、ＩＧＢＴ素子の大電流化を
図ることができる。
【００２３】このように、ラテラル素子部に形成される
寄生サイリスタをオンさせにくくできることにより、例
えば、サージ破壊耐量が上昇する。また、キャリア注入
が抑制されることによりＬＤＭＯＳの高速化が図られ
る。
寄生サイリスタをオンさせにくくできることにより、例
えば、サージ破壊耐量が上昇する。また、キャリア注入
が抑制されることによりＬＤＭＯＳの高速化が図られ
る。
【００２４】次に、この半導体装置の製造方法を、図５
〜図１０及び図１を用いて説明する。まず、図５に示す
ように、Ｐ+ 型シリコン基板（半導体基板）１を用意
し、その表層部にＮ+ 型シリコン層３０，３１を形成す
る。このとき、ラテラル素子部（ラテラル素子形成領
域）Ｚ２にはＮ+ 型シリコン層（第２の半導体層）３０
を全面に形成し、ＩＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１
においてはＮ+ 型シリコン層（第２の半導体層）３１を
選択的に形成する。
〜図１０及び図１を用いて説明する。まず、図５に示す
ように、Ｐ+ 型シリコン基板（半導体基板）１を用意
し、その表層部にＮ+ 型シリコン層３０，３１を形成す
る。このとき、ラテラル素子部（ラテラル素子形成領
域）Ｚ２にはＮ+ 型シリコン層（第２の半導体層）３０
を全面に形成し、ＩＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１
においてはＮ+ 型シリコン層（第２の半導体層）３１を
選択的に形成する。
【００２５】そして、図６に示すように、エピタキシャ
ル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エピ
タキシャル層３を形成する。さらに、図７に示すよう
に、ラテラル素子形成領域Ｚ２におけるＮ- 型エピタキ
シャル層３の表層部にＰ型ウエル領域１３を形成する。
引き続き、図８に示すように、Ｎ- 型エピタキシャル層
３の上の所定領域にＬＯＣＯＳ酸化膜９を形成する。
ル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エピ
タキシャル層３を形成する。さらに、図７に示すよう
に、ラテラル素子形成領域Ｚ２におけるＮ- 型エピタキ
シャル層３の表層部にＰ型ウエル領域１３を形成する。
引き続き、図８に示すように、Ｎ- 型エピタキシャル層
３の上の所定領域にＬＯＣＯＳ酸化膜９を形成する。
【００２６】そして、図９に示すように、Ｎ- 型エピタ
キシャル層３の上にゲート酸化膜６，１６およびその上
にポリシリコンゲート電極７，１７を形成し、さらに酸
化膜８，１８を形成する。さらに、図１０に示すよう
に、ポリシリコンゲート電極７，１７をマスクしたイオ
ン注入によりＰ型不純物拡散領域４およびＮ+ 型不純物
拡散領域５，１４，１５を形成する。その後、図１に示
すように、各電極１０，１９，２０，２３及び１２を形
成する。
キシャル層３の上にゲート酸化膜６，１６およびその上
にポリシリコンゲート電極７，１７を形成し、さらに酸
化膜８，１８を形成する。さらに、図１０に示すよう
に、ポリシリコンゲート電極７，１７をマスクしたイオ
ン注入によりＰ型不純物拡散領域４およびＮ+ 型不純物
拡散領域５，１４，１５を形成する。その後、図１に示
すように、各電極１０，１９，２０，２３及び１２を形
成する。
【００２７】本実施形態の応用例を図１１に示す。Ｎ-
型エピタキシャル層３（第３の半導体層）の表面におい
て、ＩＧＢＴ形成領域Ｚ１とラテラル素子形成領域Ｚ２
とで段差４０が設けられており、その段差４０は２５ｎ
ｍ以上の高さとなっている。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態の形態との相違点を中心に説明する。
型エピタキシャル層３（第３の半導体層）の表面におい
て、ＩＧＢＴ形成領域Ｚ１とラテラル素子形成領域Ｚ２
とで段差４０が設けられており、その段差４０は２５ｎ
ｍ以上の高さとなっている。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態の形態との相違点を中心に説明する。
【００２８】図１２には、図１に代わる本実施形態にお
ける半導体装置の縦断面を示す。図１２に示すごとく、
本実施の形態においては、基板１とエピタキシャル層３
との間に配置されるＮ+ 型埋め込みシリコン層５０は、
以下のような特徴的構成となっている。
ける半導体装置の縦断面を示す。図１２に示すごとく、
本実施の形態においては、基板１とエピタキシャル層３
との間に配置されるＮ+ 型埋め込みシリコン層５０は、
以下のような特徴的構成となっている。
【００２９】ＬＤＭＯＳトランジスタの形成領域Ｚ２に
おいては、高濃度なＮ+ 型埋め込みシリコン層５１が形
成されている。また、ＩＧＢＴの形成領域Ｚ１において
は、低濃度なＮ+ 型埋め込みシリコン層５２が形成され
ている。つまり、Ｎ+ 型埋め込みシリコン層５０の不純
物濃度を、ラテラル素子形成領域Ｚ２においてはＩＧＢ
Ｔ形成領域Ｚ１よりも高濃度にしている。
おいては、高濃度なＮ+ 型埋め込みシリコン層５１が形
成されている。また、ＩＧＢＴの形成領域Ｚ１において
は、低濃度なＮ+ 型埋め込みシリコン層５２が形成され
ている。つまり、Ｎ+ 型埋め込みシリコン層５０の不純
物濃度を、ラテラル素子形成領域Ｚ２においてはＩＧＢ
Ｔ形成領域Ｚ１よりも高濃度にしている。
【００３０】このように、ＩＧＢＴ素子以外の領域Ｚ２
のバッファ層に相当する埋め込み拡散層５０の濃度をＩ
ＧＢＴ素子領域Ｚ１の埋め込み拡散層の濃度より濃くす
ることで、ラテラル素子の形成領域Ｚ２においてはＰ+
型シリコン基板１からＮ- ドリフト層３へのホールの注
入がＩＧＢＴ素子領域Ｚ１より少なくなる。これによ
り、ＩＧＢＴ動作時にラテラル素子部でのＮ+ 型不純物
拡散領域１４，１５の下のＰ型ウエル領域１３の電位が
上昇しにくくなる。その結果、ラテラル素子部における
寄生サイリスタの動作が抑えられ、ＩＧＢＴ素子の大電
流化を図ることができる。
のバッファ層に相当する埋め込み拡散層５０の濃度をＩ
ＧＢＴ素子領域Ｚ１の埋め込み拡散層の濃度より濃くす
ることで、ラテラル素子の形成領域Ｚ２においてはＰ+
型シリコン基板１からＮ- ドリフト層３へのホールの注
入がＩＧＢＴ素子領域Ｚ１より少なくなる。これによ
り、ＩＧＢＴ動作時にラテラル素子部でのＮ+ 型不純物
拡散領域１４，１５の下のＰ型ウエル領域１３の電位が
上昇しにくくなる。その結果、ラテラル素子部における
寄生サイリスタの動作が抑えられ、ＩＧＢＴ素子の大電
流化を図ることができる。
【００３１】次に、この半導体装置の製造方法を説明す
る。まず、図１３に示すように、Ｐ+ 型シリコン基板
（半導体基板）１を用意し、その表層部にＮ+ 型シリコ
ン層５１，５２を形成する。このとき、トランジスタ部
（ラテラル素子形成領域）Ｚ２では高濃度で形成し、Ｉ
ＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１においては低濃度で
形成する。つまり、ラテラル素子形成領域Ｚ２において
はＩＧＢＴ形成領域Ｚ１よりも高濃度なＮ+ 型シリコン
層５１，５２を形成する。このとき、ドーパントの種類
を変える。例えば、ラテラル素子形成領域Ｚ２ではリン
（Ｐ）を用い、ＩＧＢＴ形成領域Ｚ１においては砒素
（Ａｓ）を用いる。このように、Ｎ+ 型埋め込みシリコ
ン層５０のＮ型ドーパントは少なくとも２種類で構成す
るとよい。
る。まず、図１３に示すように、Ｐ+ 型シリコン基板
（半導体基板）１を用意し、その表層部にＮ+ 型シリコ
ン層５１，５２を形成する。このとき、トランジスタ部
（ラテラル素子形成領域）Ｚ２では高濃度で形成し、Ｉ
ＧＢＴ部（ＩＧＢＴ形成領域）Ｚ１においては低濃度で
形成する。つまり、ラテラル素子形成領域Ｚ２において
はＩＧＢＴ形成領域Ｚ１よりも高濃度なＮ+ 型シリコン
層５１，５２を形成する。このとき、ドーパントの種類
を変える。例えば、ラテラル素子形成領域Ｚ２ではリン
（Ｐ）を用い、ＩＧＢＴ形成領域Ｚ１においては砒素
（Ａｓ）を用いる。このように、Ｎ+ 型埋め込みシリコ
ン層５０のＮ型ドーパントは少なくとも２種類で構成す
るとよい。
【００３２】そして、図１４に示すように、エピタキシ
ャル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エ
ピタキシャル層３を形成する。以下は、図７〜図１０と
同じなのでその説明は省略する。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態の形態との相違点を中心に説明する。
ャル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エ
ピタキシャル層３を形成する。以下は、図７〜図１０と
同じなのでその説明は省略する。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態の形態との相違点を中心に説明する。
【００３３】図１５には、図１に代わる本実施形態にお
ける半導体装置の縦断面を示す。図１５に示すごとく、
本実施の形態においては、基板１とエピタキシャル層３
との間に配置されるＮ+ 型埋め込みシリコン層６０は、
以下のような特徴的構成となっている。
ける半導体装置の縦断面を示す。図１５に示すごとく、
本実施の形態においては、基板１とエピタキシャル層３
との間に配置されるＮ+ 型埋め込みシリコン層６０は、
以下のような特徴的構成となっている。
【００３４】ＬＤＭＯＳトランジスタの形成領域におい
ては、厚いＮ+ 型埋め込みシリコン層６１が形成されて
いる。また、ＩＧＢＴの形成領域においては、薄いＮ+
型埋め込みシリコン層６２が形成されている。つまり、
埋め込みシリコン層６０の厚さを、ラテラル素子形成領
域Ｚ２においてはＩＧＢＴ形成領域Ｚ１よりも厚くして
いる。
ては、厚いＮ+ 型埋め込みシリコン層６１が形成されて
いる。また、ＩＧＢＴの形成領域においては、薄いＮ+
型埋め込みシリコン層６２が形成されている。つまり、
埋め込みシリコン層６０の厚さを、ラテラル素子形成領
域Ｚ２においてはＩＧＢＴ形成領域Ｚ１よりも厚くして
いる。
【００３５】このように、ＩＧＢＴ素子以外の領域Ｚ２
のバッファ層に相当する埋め込み拡散層６１の厚さｔ２
を、ＩＧＢＴ素子領域Ｚ１の埋め込み拡散層６２の厚さ
ｔ１より厚くすることで、ラテラル素子の形成領域Ｚ２
においてはＰ+ 型シリコン基板１からＮ- ドリフト層３
へのホールの注入がＩＧＢＴ素子領域Ｚ１より少なくな
る。これにより、ＩＧＢＴ動作時にラテラル素子部での
Ｎ+ 型不純物拡散領域１４，１５の下のＰ型ウエル領域
１３の電位が上昇しにくくなる。その結果、ラテラル素
子部における寄生サイリスタの動作が抑えられ、ＩＧＢ
Ｔ素子の大電流化を図ることができる。
のバッファ層に相当する埋め込み拡散層６１の厚さｔ２
を、ＩＧＢＴ素子領域Ｚ１の埋め込み拡散層６２の厚さ
ｔ１より厚くすることで、ラテラル素子の形成領域Ｚ２
においてはＰ+ 型シリコン基板１からＮ- ドリフト層３
へのホールの注入がＩＧＢＴ素子領域Ｚ１より少なくな
る。これにより、ＩＧＢＴ動作時にラテラル素子部での
Ｎ+ 型不純物拡散領域１４，１５の下のＰ型ウエル領域
１３の電位が上昇しにくくなる。その結果、ラテラル素
子部における寄生サイリスタの動作が抑えられ、ＩＧＢ
Ｔ素子の大電流化を図ることができる。
【００３６】次に、この半導体装置の製造方法を説明す
る。まず、図１６に示すように、Ｐ+ 型シリコン基板
（半導体基板）１を用意し、その表層部にＮ+ 型シリコ
ン層６１，６２を形成する。このとき、ラテラル素子部
（ラテラル素子形成領域）Ｚ２では厚く形成し、ＩＧＢ
Ｔ部（ＩＧＢＴ形成領域）Ｚ１においては薄く形成す
る。つまり、ラテラル素子形成領域Ｚ２においてはＩＧ
ＢＴ形成領域Ｚ１よりも厚くしたＮ+ 型シリコン層６
１，６２を形成する。このとき、ドーパントの種類を変
える。例えば、ラテラル素子形成領域Ｚ２ではリン
（Ｐ）を用い、ＩＧＢＴ形成領域Ｚ１においては砒素
（Ａｓ）を用いる。このように、Ｎ+ 型埋め込みシリコ
ン層６０におけるＮ型のドーパントを少なくとも２種類
で構成するとよい。この際、Ｎ型ドーパントとして、拡
散係数の大きいドーパントであるリン（Ｐ）をラテラル
素子の形成領域Ｚ２のみに形成するとよい。
る。まず、図１６に示すように、Ｐ+ 型シリコン基板
（半導体基板）１を用意し、その表層部にＮ+ 型シリコ
ン層６１，６２を形成する。このとき、ラテラル素子部
（ラテラル素子形成領域）Ｚ２では厚く形成し、ＩＧＢ
Ｔ部（ＩＧＢＴ形成領域）Ｚ１においては薄く形成す
る。つまり、ラテラル素子形成領域Ｚ２においてはＩＧ
ＢＴ形成領域Ｚ１よりも厚くしたＮ+ 型シリコン層６
１，６２を形成する。このとき、ドーパントの種類を変
える。例えば、ラテラル素子形成領域Ｚ２ではリン
（Ｐ）を用い、ＩＧＢＴ形成領域Ｚ１においては砒素
（Ａｓ）を用いる。このように、Ｎ+ 型埋め込みシリコ
ン層６０におけるＮ型のドーパントを少なくとも２種類
で構成するとよい。この際、Ｎ型ドーパントとして、拡
散係数の大きいドーパントであるリン（Ｐ）をラテラル
素子の形成領域Ｚ２のみに形成するとよい。
【００３７】そして、図１７に示すように、エピタキシ
ャル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エ
ピタキシャル層３を形成する。以下は、図７〜図１０と
同じなのでその説明は省略する。
ャル成長法によりＰ+ 型シリコン基板１の上にＮ- 型エ
ピタキシャル層３を形成する。以下は、図７〜図１０と
同じなのでその説明は省略する。
【００３８】なお、これまでの説明においてはラテラル
素子としてＬＤＭＯＳを挙げて説明してきたが、他にも
バイポーラトランジスタやバルクダイオードをラテラル
素子として用いる場合にも有用である。
素子としてＬＤＭＯＳを挙げて説明してきたが、他にも
バイポーラトランジスタやバルクダイオードをラテラル
素子として用いる場合にも有用である。
【００３９】また、第２，第３の実施形態においても、
図１１に示したように段差を形成してもよい。
図１１に示したように段差を形成してもよい。
【図１】 第１の実施形態における半導体装置の縦断面
図。
図。
【図２】 図１のＡ−Ａ線での平面図。
【図３】 チップレイアウト図。
【図４】 Ｎ+ 埋め込みパターンを説明するためのチッ
プレイアウト図。
プレイアウト図。
【図５】 製造工程を説明するための縦断面図。
【図６】 製造工程を説明するための縦断面図。
【図７】 製造工程を説明するための縦断面図。
【図８】 製造工程を説明するための縦断面図。
【図９】 製造工程を説明するための縦断面図。
【図１０】 製造工程を説明するための縦断面図。
【図１１】 第１の実施形態の応用例における半導体装
置の縦断面図。
置の縦断面図。
【図１２】 第２の実施形態における半導体装置の縦断
面図。
面図。
【図１３】 製造工程を説明するための縦断面図。
【図１４】 製造工程を説明するための縦断面図。
【図１５】 第３の実施形態における半導体装置の縦断
面図。
面図。
【図１６】 製造工程を説明するための縦断面図。
【図１７】 製造工程を説明するための縦断面図。
【図１８】 半導体装置の回路構成図。
【図１９】 従来技術を説明するための半導体装置の断
面図。
面図。
１…Ｐ+ 型シリコン基板、２…Ｎ+ 型埋め込みシリコン
層、３…Ｎ- 型エピタキシャル層、４…Ｐ型不純物拡散
領域、５…Ｎ+ 型不純物拡散領域、６…ゲート酸化膜、
７…ポリシリコンゲート電極、１０…エミッタ電極、１
２…コレクタ電極、１３…Ｐ型ウエル領域、１４，１５
…Ｎ+ 型不純物拡散領域、１６…ゲート酸化膜、１７…
ポリシリコンゲート電極、１９…ソース電極、２０…ド
レイン電極、３０，３１…Ｎ+ 型埋め込みシリコン層、
５０，５１，５２…Ｎ+ 型埋め込みシリコン層、６０，
６１，６２…Ｎ+ 型埋め込みシリコン層。
層、３…Ｎ- 型エピタキシャル層、４…Ｐ型不純物拡散
領域、５…Ｎ+ 型不純物拡散領域、６…ゲート酸化膜、
７…ポリシリコンゲート電極、１０…エミッタ電極、１
２…コレクタ電極、１３…Ｐ型ウエル領域、１４，１５
…Ｎ+ 型不純物拡散領域、１６…ゲート酸化膜、１７…
ポリシリコンゲート電極、１９…ソース電極、２０…ド
レイン電極、３０，３１…Ｎ+ 型埋め込みシリコン層、
５０，５１，５２…Ｎ+ 型埋め込みシリコン層、６０，
６１，６２…Ｎ+ 型埋め込みシリコン層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822
Claims (11)
- 【請求項１】 第１導電型の第１の半導体層（１）の上
に、第２導電型の第２の半導体層（２）を介して当該半
導体層（２）よりも低濃度な第２導電型の第３の半導体
層（３）が形成され、当該第３の半導体層（３）の表層
部に第１導電型の第１の不純物拡散領域（４）が選択的
に形成されるとともに、第１の不純物拡散領域（４）の
表層部に第２導電型の第２の不純物拡散領域（５）が選
択的に形成され、第１の不純物拡散領域（４）をチャネ
ル領域としてこのチャネル領域上にゲート酸化膜（６）
を介してゲート電極（７）が形成されたＩＧＢＴと、 チップ内での前記ＩＧＢＴの形成領域（Ｚ１）とは異な
る領域（Ｚ２）において、少なくとも、前記第３の半導
体層（３）の表層部に前記ＩＧＢＴのエミッタ電極と接
続される第１導電型の第３の不純物拡散領域（１３）が
形成されるとともに、第３の不純物拡散領域（１３）の
表層部に第２導電型の第４の不純物拡散領域（１４，１
５）が選択的に形成されたラテラル素子と、を備えた半
導体装置であって、 前記第２の半導体層（２）を、前記ラテラル素子の形成
領域（Ｚ２）においては全面に形成するとともに、ＩＧ
ＢＴの形成領域（Ｚ１）においては選択的に形成したこ
とを特徴とする半導体装置。 - 【請求項２】 第１導電型の第１の半導体層（１）の上
に、第２導電型の第２の半導体層（５０）を介して当該
半導体層（５０）よりも低濃度な第２導電型の第３の半
導体層（３）が形成され、当該第３の半導体層（３）の
表層部に第１導電型の第１の不純物拡散領域（４）が選
択的に形成されるとともに、第１の不純物拡散領域
（４）の表層部に第２導電型の第２の不純物拡散領域
（５）が選択的に形成され、第１の不純物拡散領域
（４）をチャネル領域としてこのチャネル領域上にゲー
ト酸化膜（６）を介してゲート電極（７）が形成された
ＩＧＢＴと、 チップ内での前記ＩＧＢＴの形成領域（Ｚ１）とは異な
る領域（Ｚ２）において、少なくとも、前記第３の半導
体層（３）の表層部に前記ＩＧＢＴのエミッタ電極と接
続される第１導電型の第３の不純物拡散領域（１３）が
形成されるとともに、第３の不純物拡散領域（１３）の
表層部に第２導電型の第４の不純物拡散領域（１４，１
５）が選択的に形成されたラテラル素子と、を備えた半
導体装置であって、 前記第２の半導体層（５０）の不純物濃度を、前記ラテ
ラル素子の形成領域（Ｚ２）においてはＩＧＢＴの形成
領域（Ｚ１）よりも高濃度にしたことを特徴とする半導
体装置。 - 【請求項３】 第１導電型の第１の半導体層（１）の上
に、第２導電型の第２の半導体層（６０）を介して当該
半導体層（６０）よりも低濃度な第２導電型の第３の半
導体層（３）が形成され、当該第３の半導体層（３）の
表層部に第１導電型の第１の不純物拡散領域（４）が選
択的に形成されるとともに、第１の不純物拡散領域
（４）の表層部に第２導電型の第２の不純物拡散領域
（５）が選択的に形成され、第１の不純物拡散領域
（４）をチャネル領域としてこのチャネル領域上にゲー
ト酸化膜（６）を介してゲート電極（７）が形成された
ＩＧＢＴと、 チップ内での前記ＩＧＢＴの形成領域（Ｚ１）とは異な
る領域（Ｚ２）において、少なくとも、前記第３の半導
体層（３）の表層部に前記ＩＧＢＴのエミッタ電極と接
続される第１導電型の第３の不純物拡散領域（１３）が
形成されるとともに、第３の不純物拡散領域（１３）の
表層部に第２導電型の第４の不純物拡散領域（１４，１
５）が選択的に形成されたラテラル素子と、を備えた半
導体装置であって、 前記第２の半導体層（６０）の厚さを、前記ラテラル素
子の形成領域（Ｚ２）においてはＩＧＢＴの形成領域
（Ｚ１）よりも厚くしたことを特徴とする半導体装置。 - 【請求項４】 請求項２に記載の半導体装置において、 前記第２の半導体層（５０）における第２導電型のドー
パントは少なくとも２種類で構成されたものであること
を特徴とする半導体装置。 - 【請求項５】 請求項３に記載の半導体装置において、 前記第２の半導体層（６０）における第２導電型のドー
パントは少なくとも２種類で構成されたものであること
を特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 第２導電型の拡散係数の大きいドーパントを、ラテラル
素子の形成領域（Ｚ２）のみに形成したことを特徴とす
る半導体装置。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体装置において、前記第３の半導体層（３）の表面
に、ＩＧＢＴの形成領域（Ｚ１）とラテラル素子の形成
領域（Ｚ２）とで段差（４０）を設けたことを特徴とす
る半導体装置。 - 【請求項８】 請求項７に記載の半導体装置において、 前記段差（４０）は２５ｎｍ以上としたことを特徴とす
る半導体装置。 - 【請求項９】 第１導電型の第１の半導体層（１）の上
に、第２導電型の第２の半導体層（２）を介して当該半
導体層（２）よりも低濃度な第２導電型の第３の半導体
層（３）が形成され、当該第３の半導体層（３）の表層
部に第１導電型の第１の不純物拡散領域（４）が選択的
に形成されるとともに、第１の不純物拡散領域（４）の
表層部に第２導電型の第２の不純物拡散領域（５）が選
択的に形成され、第１の不純物拡散領域（４）をチャネ
ル領域としてこのチャネル領域上にゲート酸化膜（６）
を介してゲート電極（７）が形成されたＩＧＢＴと、 チップ内での前記ＩＧＢＴの形成領域（Ｚ１）とは異な
る領域（Ｚ２）において、少なくとも、前記第３の半導
体層（３）の表層部に前記ＩＧＢＴのエミッタ電極と接
続される第１導電型の第３の不純物拡散領域（１３）が
形成されるとともに、第３の不純物拡散領域（１３）の
表層部に第２導電型の第４の不純物拡散領域（１４，１
５）が選択的に形成されたラテラル素子と、を備えた半
導体装置の製造方法であって、 第１導電型の第１の半導体層となる半導体基板（１）の
表層部に、前記ラテラル素子の形成領域（Ｚ２）におい
ては第２の半導体層（３０）を全面に形成するととも
に、ＩＧＢＴの形成領域（Ｚ１）においては第２の半導
体層（３１）を選択的に形成する工程と、 前記半導体基板（１）の上にエピタキシャル成長法によ
り第２導電型の第３の半導体層（３）を形成する工程
と、を備えたことを特徴とする半導体装置の製造方法。 - 【請求項１０】 第１導電型の第１の半導体層（１）の
上に、第２導電型の第２の半導体層（５０）を介して当
該半導体層（５０）よりも低濃度な第２導電型の第３の
半導体層（３）が形成され、当該第３の半導体層（３）
の表層部に第１導電型の第１の不純物拡散領域（４）が
選択的に形成されるとともに、第１の不純物拡散領域
（４）の表層部に第２導電型の第２の不純物拡散領域
（５）が選択的に形成され、第１の不純物拡散領域
（４）をチャネル領域としてこのチャネル領域上にゲー
ト酸化膜（６）を介してゲート電極（７）が形成された
ＩＧＢＴと、 チップ内での前記ＩＧＢＴの形成領域（Ｚ１）とは異な
る領域（Ｚ２）において、少なくとも、前記第３の半導
体層（３）の表層部に前記ＩＧＢＴのエミッタ電極と接
続される第１導電型の第３の不純物拡散領域（１３）が
形成されるとともに、第３の不純物拡散領域（１３）の
表層部に第２導電型の第４の不純物拡散領域（１４，１
５）が選択的に形成されたラテラル素子と、を備えた半
導体装置の製造方法であって、 第１導電型の第１の半導体層となる半導体基板（１）の
表層部に、ラテラル素子の形成領域（Ｚ２）においては
ＩＧＢＴの形成領域（Ｚ１）よりも高濃度な第２の半導
体層（５１，５２）を形成する工程と、 前記半導体基板（１）の上にエピタキシャル成長法によ
り第２導電型の第３の半導体層（３）を形成する工程
と、を備えたことを特徴とする半導体装置の製造方法。 - 【請求項１１】 第１導電型の第１の半導体層（１）の
上に、第２導電型の第２の半導体層（６０）を介して当
該半導体層（６０）よりも低濃度な第２導電型の第３の
半導体層（３）が形成され、当該第３の半導体層（３）
の表層部に第１導電型の第１の不純物拡散領域（４）が
選択的に形成されるとともに、第１の不純物拡散領域
（４）の表層部に第２導電型の第２の不純物拡散領域
（５）が選択的に形成され、第１の不純物拡散領域
（４）をチャネル領域としてこのチャネル領域上にゲー
ト酸化膜（６）を介してゲート電極（７）が形成された
ＩＧＢＴと、 チップ内での前記ＩＧＢＴの形成領域（Ｚ１）とは異な
る領域（Ｚ２）において、少なくとも、前記第３の半導
体層（３）の表層部に前記ＩＧＢＴのエミッタ電極と接
続される第１導電型の第３の不純物拡散領域（１３）が
形成されるとともに、第３の不純物拡散領域（１３）の
表層部に第２導電型の第４の不純物拡散領域（１４，１
５）が選択的に形成されたラテラル素子と、を備えた半
導体装置の製造方法であって、 第１導電型の第１の半導体層となる半導体基板（１）の
表層部に、ラテラル素子の形成領域（Ｚ２）においては
ＩＧＢＴの形成領域（Ｚ１）よりも厚くした第２の半導
体層（６１，６２）を形成する工程と、 前記半導体基板（１）の上にエピタキシャル成長法によ
り第２導電型の第３の半導体層（３）を形成する工程
と、を備えたことを特徴とする半導体装置の製造方法。
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