JPH07226514A - 高導電率絶縁ゲートバイポーラトランジスタ集積構造 - Google Patents

高導電率絶縁ゲートバイポーラトランジスタ集積構造

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JPH07226514A
JPH07226514A JP7008957A JP895795A JPH07226514A JP H07226514 A JPH07226514 A JP H07226514A JP 7008957 A JP7008957 A JP 7008957A JP 895795 A JP895795 A JP 895795A JP H07226514 A JPH07226514 A JP H07226514A
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region
conductivity type
layer
substrate
conductivity
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JP7008957A
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Piero Giorgio Fallica
ジオルジオ ファリーカ ピエーロ
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

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Abstract

(57)【要約】 【目的】 ボディー領域と基板との間のパンチスルーも
防止され、エピタキシャルドレイン領域の導電率変調を
極端に制限しない高導電率IGBT集積構造の実現。 【構成】 高導電率IGBT集積構造が、IGBTの第１電極を
構成する第１導電形の重ドープ半導体基板１と、基板１
上に重ねられた第２導電形の軽ドープ半導体層６と、半
導体層６の上面からその中まで延在して且つこのIGBTの
チャネル領域を構成している第１導電形の少なくとも１
個の第１のドープ領域７，８と、前記半導体層６の上面
から前記領域７，８まで延在し且つこのIGBTの第２電極
を構成する第２導電形の第２のドープ領域９とを具えて
おり、半導体材料の埋込層２，５が基板１と半導体層６
との間に挟まれ且つ第２導電形の軽ドープ領域２を挿入
された第２導電形の重ドープ領域５により構成されて、
前記領域７，８と前記半導体層６との間の接合の空乏領
域の基板への到達の防止のため、２個の連続する領域５
の間の距離が実質的にそれらの厚さとほぼ同じである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高導電率絶縁ゲートバ
イポーラトランジスタ集積構造とそれの製造手順に関す
るものである。
【０００２】
【従来の技術】酸化金属半導体（ＭＯＳ）電力装置はエ
ピタキシャルドレイン領域により導入されるかなり高い
抵抗の制限に悩まされる。絶縁ゲートバイポーラトラン
ジスタ（以下IGBTと略称する）においては、そのような
制限は、ドレイン領域それ自身と直列な（且つドレイン
領域と一緒にＰＮ接合を構成している）反対極性の半導
体基板からくる少数キャリアをドレイン領域内へ注入す
ることにより、ドレイン領域の導電率を変調することに
よって打破される。かくして得られる構造は４層装置で
あり、実際には例えばＰ導電形の重ドープされた基板
と、このＰ形基板上に成長されたＮ導電形のエピタキシ
ャルドレイン領域と、そのＮ形ドレイン領域内へ拡散さ
れたＰ形ボディー領域と、及びそのＰ形ボディー領域内
へ拡散された重ドープさたＮ形ソース領域とを具えてい
る。
【０００３】寄生サイリスタがIGBTと固有に関連してお
り、且つ２個の寄生バイポーラトランジスタ、すなわち
それぞれIGBTのＮ形ソース領域とＰ形ボディー領域及び
Ｎ形ドレイン領域により表現されるエミッタとベース及
びコレクタを有する第１のＮＰＮトランジスタと、それ
ぞれＰ形基板とＮ形ドレイン領域及びＰ形ボディー領域
により表現されるエミッタとベース及びコレクタを有す
る第２のＰＮＰトランジスタとにより構成されていると
考えられ得る。
【０００４】寄生サイリスタのトリガオンの可能性を低
めるために、IGBTの基板とドレイン領域との間に（「バ
ッファ層」又は「フィールドストッパ」と呼ばれる）ド
レイン領域と同じ導電形の薄い重ドープされたエピタキ
シャル層を成長させること、及び（金又は白金のような
ライフタイムキラーをウエファ内に導入するか又は高エ
ネルギー電子により装置を照射するかして）エピタキシ
ャルドレイン領域内の少数キャリアライフタイムを低減
することを備えることが知られている。これらの技術は
双方とも第２のＰＮＰ寄生トランジスタの利得の低減を
許す。
【０００５】ライフタイムキラーに関しては、一方では
それらの存在がIGBTのスイッチング時間を低減し、（IG
BTがスイッチオフされた場合に、ドレイン領域がなんら
の外部端子へ接続されていないので、ドレイン領域内へ
注入された少数キャリアがそこから抽出され得ず、且つ
それ故に可能な限り速く再結合することが少数キャリア
に対して必要であるから、バイポーラ電力トランジスタ
のスイッチング時間に匹敵するスイッチング時間が達成
され得る）他方ではそれがドレイン領域の導電率変調
を、且つ従ってIGBT電流処理容量を制限する。
【０００６】バッファ層は、IGBTのドレイン領域の内側
の空乏領域の幅を制限し且つ従ってボディー領域と基板
との間のパンチスルーの発生を防止する、フィールドス
トッパとしても働き、且つエピタキシャルドレイン厚さ
で与えられるIGBT破壊電圧を高める。しかしながら、バ
ッファ層は重ドープされているので、IGBTのドレイン領
域内への少数キャリアの注入は制限され、且つ導電率変
調はそれ故に低減される。
【０００７】
【発明が解決しようとする課題】前述の現在の技術水準
に鑑みて、本発明の目的は、ボディー領域と基板との間
のパンチスルーも防止されるが、エピタキシャルドレイ
ン領域の導電率変調を極端に制限することのない、高導
電率IGBT集積構造を実現することである。
【０００８】
【課題を解決するための手段】本発明によると、IGBTの
第１電極を構成する第１導電形の重ドープされた半導体
基板と、前記基板上に重ねられた第２導電形の軽ドープ
された半導体層と、該軽ドープされた半導体層の上面か
らその中まで延在して且つこのIGBTのチャネル領域を構
成している第１導電形の少なくとも１個の第１のドープ
された領域と、前記軽ドープされた半導体層の上面から
前記第１のドープされた領域まで延在して且つこのIGBT
の第２電極を構成している第２導電形の第２のドープさ
れた領域と、及び基板と前記軽ドープされた半導体層と
の間に挟まれて且つ第２導電形の軽ドープされた領域を
挿入された第２導電形の重ドープされた領域により構成
された半導体材料の埋込層を具えている高導電率IGBT集
積構造において、前記第１のドープされた領域と前記軽
ドープされた層との間の接合の空乏領域が基板に到達す
るのを防止するために、２個の連続する重ドープされた
領域の間の距離が実質的にそれらの厚さとほぼ同じであ
ることを特徴とする高導電率絶縁ゲートバイポーラトラ
ンジスタ集積構造によって、そのような目的が達成され
る。
【０００９】前記半導体材料の埋込層の重ドープされた
領域が、そのIGBTが破壊条件にある場合にさえもパンチ
スルーが生じるのを防止するためにフィールドストッパ
として働く断続するバッファ層を全部一緒に構成し、重
ドープされた領域を挿入された軽ドープされた領域がこ
れに反してIGBTのドレイン領域内への少数キャリアの重
要な注入を保証し、かくして効果的な導電率変調が起こ
るのを許し、IGBTの電流処理能力を増大する。
【００１０】
【実施例】添付の図面に制限されない例として記載され
た、以下の特定の実施例の詳細な説明により、本発明の
特徴がもっと明らかにされるであろう。
【００１１】図１に示したように、本発明によるIGBT集
積構造は、重ドープさたＰ＋半導体基板１と、一般にエ
ピタキシャル成長される軽ドープされたＮ−層６とを、
本質的に既知の方法で具えている。この技術に熟達した
誰にでも既知なように、複数の基本IGBTセルがIGBTチッ
プ内に得られ、各セルは各自の断片により全体装置電流
に寄与し、図１においては、２個のそのようなセルが示
されている。各基本セルは、Ｎ−層６内へのドーパント
拡散により得られた（「ボディー領域」と呼ばれる）重
ドープされたＰ＋領域７と、このＰ＋ボディー領域７を
横に取り囲み且つ併合される軽ドープされたＰ−環状領
域８と、及びＰ−環状領域８内への部分的なドーパント
拡散とＰ＋ボディー領域７への部分的なドーパント拡散
とにより得られた重ドープされたＮ＋環状領域９とを具
えている。薄い酸化物層10によって下にある半導体領域
から絶縁された多結晶シリコン層11が、Ｐ−環状領域８
と部分的にＮ＋環状領域９とに重なる隣接する基本セル
の間に延在している。この多結晶シリコン層11は、多結
晶シリコン層11と全部の基本セルを覆っている金属層14
との間の電気的絶縁を与えるために、酸化物層12により
覆われており、金属層14は全部の基本セルのＰ＋ボディ
ー領域７とＮ＋環状領域９の内側部分とに接触してい
る。Ｐ＋基板１の底面はもう一つの金属層15により覆わ
れている。
【００１２】機能的な観点からは、Ｎ＋環状領域９はIG
BT基本セルのためのソース領域であり、多結晶シリコン
層11は絶縁ゲート層であって、Ｎ−層６は全部の基本IG
BTセルのための共通ドレイン領域である。正規のバイア
ス電圧がゲート層11へ印加された場合に、Ｎ−形反転層
すなわち「チャネル」がゲート層11の下のＰ−環状領域
８の表面に形成され、それ故にＰ−環状領域８がIGBT基
本セルのためのチャネル領域を演じ、このIGBTのための
ソース電極を演じる金属層14により供給される電子がソ
ース領域９からチャネル内へ横に流れ且つドレイン領域
６内へ垂直に漂流し、それからそれら電子が、ホールと
一緒に、IGBTコレクタ電流を起こさせてドレイン領域６
内か又は基板１内で再結合し、IGBTがオンの場合にはド
レイン／基板接合が順方向バイアスされ、金属層15がIG
BTのためのコレクタ電極を構成する。
【００１３】従来技術の記載においてすでに述べたよう
に、重ドープされたＮ＋バッファ層が、Ｐ＋基板１とド
レイン領域６との間に一般に設けられる。本発明によれ
ば、Ｐ＋基板１とＮ−ドレイン領域６との間には、軽ド
ープされたＮ−領域２を挿入された重ドープされたＮ＋
領域５により構成される半導体層を別に設けられてお
り、Ｎ−領域２はＮ−ドレイン領域６のドーパント濃度
に匹敵するドーパント濃度を有し、一方Ｎ＋領域５は断
続するバッファ層を全部一緒に構成している。フィール
ドストッパとして働くＮ＋領域５がＰ＋ボディー領域７
とＰ＋基板との間のパンチスルーが起こるのを防止する
が、しかしＮ−領域２の存在のおかげで、順方向にバイ
アスされたＰＮ接合においては注入が生じる領域のドー
パント濃度が減少するので少数キャリア注入が増大する
ことは既知であるから、Ｎ−領域２が設けられない場合
よりも多くの少数キャリアがＰ＋基板１からＮ−ドレイ
ン領域６内へ注入される。ドレイン領域６内へ注入され
る少数キャリアの数が大きいほど、ドレイン領域６の導
電率は高いので、本発明による集積構造はより高い電流
処理容量を有するIGBTを得ることを許す。
【００１４】所望の導電率変調を達成するため、Ｎ−領
域２に対するＮ＋領域５の比率がドレイン領域６内へ注
入される少数キャリアの数を変えるために変えられ得
る。
【００１５】もし全部のＮ形半導体領域がＰ形領域に置
き換えられ、且つ全部のＰ形半導体領域がＮ形領域に置
き換えられたならば、前記の記述はＰチャネルIGBTの場
合にもなお有効である。
【００１６】本発明によるIGBT集積構造を製作するのに
適した製造手順を図２〜６を参照して以下説明しよう。
【００１７】重ドープされた基板１を形成するために、
Ｐ又はＮのいずれかの第１導電形のドーパントで重ドー
プさた半導体材料ウエファから出発して、第２の反対導
電形（それぞれＮ又はＰ）の軽ドープされたエピタキシ
ャル層２がその上に成長されて（図２）、そのエピタキ
シャル層は可能な限り低いドーパント濃度を有さねばな
らない。
【００１８】その後、酸化物層３がエピタキシャル層２
の上面の上に成長され（図３）、エピタキシャル層２の
カバーされない表面部分４を得るために、その酸化物層
が選択的にエッチングされて除去される（図４）。
【００１９】それから第２導電形のドーパント不純物
が、エピタキシャル層２のカバーされない表面部分４の
下に第２導電形の重ドープされた領域５を形成するため
に、酸化物層３内の窓を通してエピタキシャル層２内へ
選択的に導入され（図５）、酸化物層３がマスクとして
働いて、イオン注入又は堆積によって、及び引き続く拡
散によってドーパントイオンが導入され得る。
【００２０】その後、酸化物層３がエピタキシャル層２
の全表面から除去されて、第２導電形のより厚い軽ドー
プされたエピタキシャル層６がエピタキシャル層２の全
表面上に成長される（図６）。この工程の後に、軽ドー
プされた領域２を挿入された重ドープされた領域５のパ
ターンが重ドープされた半導体基板１と軽ドープされた
エピタキシャル層６との間に得られる。
【００２１】その後の手順は、IGBT、あるいは一般に、
電力ＭＯＳ装置を製作するのに適したあらゆる既知の手
順と全面的に類似している。
【図面の簡単な説明】
【図１】本発明による高導電率絶縁ゲートバイポーラト
ランジスタ（IGBT）集積構造の断面図である。
【図２】図１のIGBTの製造手順の第１工程において取ら
れた断面図である。
【図３】図１のIGBTの製造手順の第２工程において取ら
れた断面図である。
【図４】図１のIGBTの製造手順の第３工程において取ら
れた断面図である。
【図５】図１のIGBTの製造手順の第４工程において取ら
れた断面図である。
【図６】図１のIGBTの製造手順の第５工程において取ら
れた断面図である。
【符号の説明】
１ 重ドープさたＰ＋半導体基板 ２ 軽ドープされたＮ−領域 ３ 酸化物層 ４ エピタキシャル層のカバーされない表面部分 ５ 重ドープされたＮ＋領域 ６ 軽ドープされたＮ−層すなわちＮ−ドレイン領域 ７ 重ドープされたＰ＋ボディー領域 ８ 軽ドープされたＰ−環状領域すなわちチャネル領域 ９ 重ドープされたＮ＋環状領域すなわちソース領域 10 薄い酸化物層 11 多結晶シリコン層すなわち絶縁ゲート層 12 酸化物層 14 金属層すなわちソース電極 15 金属層すなわちコレクタ電極

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 絶縁ゲートバイポーラトランジスタの第
    １電極を構成する第１導電形の重ドープされた半導体基
    板（１）と、前記基板（１）上に重ねられた第２導電形
    の軽ドープされた半導体層（６）と、軽ドープされた半
    導体層（６）の上面からその中まで延在して且つこの絶
    縁ゲートバイポーラトランジスタのチャネル領域を構成
    している第１導電形の少なくとも１個の第１のドープさ
    れた領域（７，８）と、前記軽ドープされた半導体層
    （６）の上面から前記第１のドープされた領域（７，
    ８）まで延在し且つこの絶縁ゲートバイポーラトランジ
    スタの第２電極を構成している第２導電形の第２のドー
    プされた領域（９）と、及び基板（１）と軽ドープされ
    た半導体層（６）との間に挟まれて且つ第２導電形の軽
    ドープされた領域（２）を挿入された第２導電形の重ド
    ープされた領域（５）により構成された半導体材料の埋
    込層（２，５）を具えている高導電率絶縁ゲートバイポ
    ーラトランジスタ集積構造において、 前記第１のドープされた領域（７，８）と前記軽ドープ
    された層（６）との間の接合の空乏領域が基板（１）に
    到達するのを防止するために、２個の連続する重ドープ
    された領域（５）の間の距離が実質的にそれらの厚さと
    ほぼ同じであることを特徴とする高導電率絶縁ゲートバ
    イポーラトランジスタ集積構造。
  2. 【請求項２】 前記の第１導電形がＰ形であり、一方前
    記の第２導電形がＮ形であることを特徴とする請求項１
    記載の高導電率絶縁ゲートバイポーラトランジスタ集積
    構造。
  3. 【請求項３】 前記の第１導電形がＮ形であり、一方前
    記の第２導電形がＰ形であることを特徴とする請求項１
    記載の高導電率絶縁ゲートバイポーラトランジスタ集積
    構造。
JP7008957A 1994-01-27 1995-01-24 高導電率絶縁ゲートバイポーラトランジスタ集積構造 Pending JPH07226514A (ja)

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IT94830028:0 1994-01-27
EP94830028A EP0665597A1 (en) 1994-01-27 1994-01-27 IGBT and manufacturing process therefore

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