CN106298898B - 垂直导电功率器件及其制作方法 - Google Patents
垂直导电功率器件及其制作方法 Download PDFInfo
- Publication number
- CN106298898B CN106298898B CN201510325803.9A CN201510325803A CN106298898B CN 106298898 B CN106298898 B CN 106298898B CN 201510325803 A CN201510325803 A CN 201510325803A CN 106298898 B CN106298898 B CN 106298898B
- Authority
- CN
- China
- Prior art keywords
- area
- power device
- type
- semiconductor substrate
- buffer layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title abstract description 4
- 230000005684 electric field Effects 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 40
- 238000004519 manufacturing process Methods 0.000 claims description 27
- 238000002347 injection Methods 0.000 claims description 26
- 239000007924 injection Substances 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims 9
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 239000000969 carrier Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000018199 S phase Effects 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
Abstract
一种垂直导电功率器件及其制作方法。其中，对于功率器件，将单一性质的缓冲层改为具有不同性质的第一区与第二区，当功率器件打开时，第一区与第二区相比，集电区的载流子更适于通过两者中的一个进入漂移区，当功率器件截止时，第一区与第二区相比，电场更适于终止在两者中的另一个中。上述方案的好处在于：例如第一区相对第二区，功率器件导通时，集电区中的载流子更多在前者通过，这能降低整个功率器件的导通压降；第二区与第一区相比，功率器件截止时，电场更多终止在前者中，这能提高整个功率器件的击穿电压及减小关断时间。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种垂直导电功率器件及其制作方法。
背景技术
不同于水平导电的传统MOS管，功率器件一般为垂直导电。现有的功率器件中，一般设置一层缓冲层(buffer layer)，通过调整其厚度及掺杂类型、浓度以终止电场、调节器件动静态特性等功能，该缓冲层对功率器件的特性具有至关重要的作用。
贯通型(Pounch-Through，PT)的绝缘栅双极型晶体管(IGBT)就是一种采用上述缓冲层的功率器件。图1所示为一种传统的PT型IGBT，其包括：P型重掺杂集电区11，位于该P型重掺杂集电区11上的N型重掺杂缓冲层12，位于N型重掺杂缓冲层12上的N型轻掺杂漂移区13；该漂移区13内具有两对称的P型阱区14，每一P型阱区14内形成有N型重掺杂源区15，两N型重掺杂源区15之间的漂移区13上具有栅极结构16，栅极结构16上具有发射极17，其中发射极17将P型阱区14与N型重掺杂源区15电连接，发射极17与栅极结构16之间具有绝缘层(未标示)。
其工作原理为：
IGBT导通时，集电区11由于掺杂浓度较高，其内的空穴载流子通过缓冲层12进入漂移区13。由于PN结空穴注入效率很高，因而上述空穴流较大，使得漂移区13存储了大量的过剩载流子。这些过剩载流子的存储，使漂移区13内的电导率显著上升，器件的导通压降(on-state voltage drop)显著降低。
IGBT截止(或称关断)时，漂移区13内的过剩载流子要消失，器件才能完全截止。大量过剩载流子导致关断时间很长，功率损耗很高。
因而，对于IGBT器件而言，小的导通压降与短的关断时间两者是一个矛盾。
此外，IGBT承受截止电压时，电场主要产生于漂移区13内，漂移区13掺杂浓度越大，电场斜率越大，反之亦然。图2所示为传统PT型IGBT承受截止电压时，器件内各层的电场强度分布示意图。从图2可以看出，靠近P型阱区14处的电场最强，在缓冲层13内逐渐减小，直至在缓冲层12内截止。根据半导体理论，该电场强度分布曲线与横坐标所包围的面积为PT-IGBT的击穿电压(Breakdown Voltage，BV)。大的击穿电压也是IGBT追求的一个性能。
有鉴于此，本发明提供一种垂直导电功率器件，击穿电压大、关断时间短、导通压降小，综合性能好。
发明内容
本发明实现的目的是提供一种垂直导电功率器件，击穿电压大、关断时间短、导通压降小，综合性能好。
为实现上述目的，本发明的一方面提供一种垂直导电功率器件，包括：
第一类型重掺杂集电区；
位于所述第一类型重掺杂集电区上的第二类型重掺杂缓冲层，所述第二类型与第一类型相反；
位于所述第二类型重掺杂缓冲层上的第二类型轻掺杂漂移区；
位于所述第二类型轻掺杂漂移区内的两第一类型阱区、位于每一第一类型阱区内的源区、位于相邻源区之间的漂移区上的栅极结构以及电连接源区、第一类型阱区的发射极；
其中，所述缓冲层包括第一区与第二区，所述功率器件打开时，第一区与第二区相比，集电区的载流子更适于通过两者中的一个进入漂移区，所述功率器件截止时，第一区与第二区相比，电场更适于终止在两者中的另一个中。
可选地，所述第一区与第二区通过离子注入形成，其中，第一区的离子注入深度与第二区的离子注入深度不同。
可选地，所述第二区是第一区注入深度的2～5倍。
可选地，所述第一区与第二区的离子注入浓度相同。
可选地，所述第一区与第二区连接。
可选地，所述第一区的宽度与第二区的宽度相同。
可选地，所述垂直导电功率器件为双极型功率器件。
可选地，所述第一类型为P型，第二类型为N型。
本发明的另一方面还提供了一种垂直导电功率器件的制作方法，包括：
提供半导体衬底，所述半导体衬底适于形成集电区；
在所述半导体衬底正面形成外延层，所述外延层为第二类型轻掺杂，用于形成漂移区，所述外延层靠近半导体衬底的区域为第二类型重掺杂缓冲层，所述缓冲层包括第一区与第二区，所述功率器件打开时，第一区与第二区相比，集电区的载流子更适于通过两者中的一个进入漂移区，所述功率器件截止时，第一区与第二区相比，电场更适于终止在两者中的另一个中；
自半导体衬底背面，对所述半导体衬底进行重掺杂第一类型离子注入，以形成集电区，所述第一类型与第二类型相反；
在所述第二类型轻掺杂漂移区内形成两第一类型阱区，形成横跨两第一类型阱区及两阱区之间的漂移区的栅极结构，以所述栅极结构为掩膜，在每一第一类型阱区内形成一源区，形成电连接源区、第一类型阱区的发射极。
可选地，第二类型重掺杂缓冲层的形成方法为：
自半导体衬底背面，分别对所述漂移区靠近半导体衬底的不同区域进行不同深度的重掺杂离子注入，对应形成第一区与第二区，所述第一区与第二区形成缓冲层，所述重掺杂注入的离子为第二类型。
可选地，所述第一区与第二区的离子注入浓度相同。
可选地，形成第一类型阱区、源区、栅极结构以及发射极后，再进行缓冲层的制作。
可选地，缓冲层制作完毕后，再进行集电区的制作。
可选地，分别对所述漂移区靠近半导体衬底的不同区域进行不同深度的重掺杂离子注入采用图形化的光刻胶层为掩膜进行。
可选地，分别对所述漂移区靠近半导体衬底的不同区域进行不同深度的重掺杂离子注入包括：
在半导体衬底背面形成图形化的光刻胶层，所述图形化的光刻胶层暴露预定形成第二区的半导体衬底，所述第二区的注入深度大于第一区的注入深度；
以所述图形化的光刻胶层为掩膜，从半导体衬底背面对所述漂移区进行深离子注入；
去除图形化光刻胶层的残留物；
从半导体衬底背面对整个所述漂移区进行浅离子注入。
可选地，所述图形化的光刻胶层的宽度占漂移区宽度的一半。
可选地，所述第二区是第一区注入深度的2～5倍。
可选地，所述第一类型为P型，第二类型为N型。
与现有技术相比，本发明的技术方案具有以下优点：1)将单一性质的缓冲层改为具有不同性质的第一区与第二区，当功率器件打开时，集电区的载流子主要通过第一区与第二区其中一个进入漂移区，当功率器件截止时，电场主要终止在第一区与第二区中的另一个中。如此，例如第一区相对第二区，功率器件导通时，集电区中的载流子更多在前者中通过，这能降低整个功率器件的导通压降；功率器件关断时，电场更多终止在第二区中，这能提高整个功率器件的击穿电压及减小关断时间。
2)可选方案中，该第一区与第二区可以通过同一注入浓度、但不同注入能量，即不同深度的离子注入实现。其它方案中，也可以采用干法刻蚀或外延生长不同厚度的两区实现，两区的掺杂浓度相同或差异较小。
附图说明
图1是现有技术中一种传统的PT型IGBT的结构示意图；
图2是图1中的IGBT在承受关断电压时，各层的电场强度分布示意图；
图3是本发明一实施例中的IGBT的结构示意图；
图4至图8是图3中的IGBT在不同制作阶段的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明一实施例中的IGBT的结构示意图。参照图3所示，该IGBT包括：
P型重掺杂集电区21；
位于P型重掺杂集电区21上的N型重掺杂缓冲层22；
位于N型重掺杂缓冲层22上的N轻掺杂漂移区23；
位于N轻掺杂漂移区23内的两P型阱区24、位于每一P型阱区内24的源区25、位于相邻源区25之间的漂移区23上的栅极结构26以及电连接源区25、P型阱区24的发射极27；
其中，缓冲层22包括第一区221与第二区222，功率器件打开时，第一区221与第二区222相比，集电区21的载流子更适于通过第一区221进入漂移区22，功率器件截止时，第一区221与第二区222相比，电场更适于终止在第二区222中。
具体地，第一区221与第二区222通过离子注入形成，两者离子注入的浓度可以相同，但第二区222的注入能量大于第一区221的注入能量，因而，第二区222的注入深度大于第一区221的注入深度。其它实施例中，第一区221与第二区222的注入离子浓度也可以差异较小。
由于第一区221相对于第二区222的厚度较小，因而IGBT开启，即导通时，集电区11内的大量空穴载流子通过缓冲层22时，在第一区221内与电子载流子的复合较少，因而大部分通过第一区221进入漂移区23。漂移区23内由于存储了大量的过剩空穴载流子，因而IGBT的导通压降较小。
由于第二区222相对于第一区221的厚度较大，因而IGBT关断，即截止时，漂移区23内的大量空穴过剩载流子能与第二区222内的大量电子载流子复合，关断时间较短。
此外，由于第二区222相对于第一区221的厚度较大，但两者掺杂浓度相同或差异不大，因而电场强度若沿某一固定斜率下降，能绝大部分终止在第二区222内，这增大了电场强度曲线与横坐标长度之间的面积，即加大了击穿电压。
为验证本发明的技术效果，发明人在其它结构相同的情况下，对缓冲层22全部为第一区221，全部为第二区222以及同时具有第一区221与第二区222的三个IGBT器件进行了比对试验，结果为：导通压降分别为1.76V、2.50V、1.92V，关断时间分别为2.2μs、0.6μs、1.5μs，击穿电压分别为1438V、1672V、1586V，阈值(开启)电压分别为4.59V、4.60V、4.59V。可以看出，同时具有第一区221与第二区222的IGBT器件，相对于另外两者，综合性能较好。
一个实施例中，第二区222的深度是第一区221的深度的2～5倍。在具体制作过程中，第二区222的注入能量例如为1MeV～3MeV，第一区221的注入能量例如为400KeV～500KeV。
在具体实施过程中，上述第一区221与第二区222可以设置一个或多个，两区的宽度可以相同，也可以不同。第一区221与第二区222可以连接，也可以不连接。
上述实施例中，集电极21、缓冲层22、漂移区23、阱区24、源区25分别为P型、N型、N型、P型、N型，其它实施例中，也可以分别为N型、P型、P型、N型、P型。
上述实施例中，以IGBT为例介绍了具有两不同性质的缓冲层22能提高功率器件的综合性能，即击穿电压大、关断时间短、导通压降小的原理。由于垂直导电功率器件的导电原理类似，因而可以理解的是，通过两性质不同的缓冲层22的设置，也能提高其它类型的功率器件的综合性能，该其它类型的功率器件例如为晶闸管等双极型功率器件。
图4至图8是图3中的IGBT在不同制作阶段的结构示意图。以下结合图4至图8所示，介绍IGBT的制作方法。
参照图4所示，提供半导体衬底20，该半导体衬底20的材质可以为单晶硅、锗、绝缘体上硅(SOI)等，适于形成集电区21(参照图8所示)。
之后，仍参照图4所示，在半导体衬底20正面形成N型轻掺杂外延层，用于形成漂移区23。
上述外延层可以在外延生长完成之后，进行离子注入形成轻掺杂；也可以原位边生长边掺杂形成。
之后，参照图5所示，在漂移区23内形成两P型阱区24，形成横跨两P型阱区24及两阱区24之间的漂移区23的栅极结构26，以该栅极结构26为掩膜，在每一P型阱区24内形成一源区25，之后形成电连接源区25、P型阱区24的发射极27。
两P型阱区24可以通过以图形化的光刻胶为掩膜，对漂移区23进行离子注入形成。栅极结构26包括栅氧化层(未标示)以及栅极(未标示)，栅氧化层的材质例如为二氧化硅，栅极的材质例如为掺杂多晶硅。栅极结构26通过干法刻蚀实现。源区25也可以通过离子注入形成，该注入的离子为N型重掺杂。发射极27的材质可以为掺杂多晶硅，也可以为金属，例如铝等。发射极27与栅极结构之间通过绝缘层隔绝。
接着，参照图6与图7所示，翻转半导体衬底20，自半导体衬底20背面，分别对漂移区23靠近半导体衬底20的不同区域进行不同深度的N型离子重掺杂注入，对应形成第一区221与第二区222，第一区221与第二区222形成缓冲层22。
具体地，先参照图6所示，在半导体衬底20背面形成图形化的光刻胶层30，该图形化的光刻胶层30暴露预定形成第二区222的半导体衬底20，第二区222的注入深度大于第一区221的注入深度。在具体实施过程中，该图形化的光刻胶层30可以只具有一个开口，且占漂移区23的宽度一半，以形成宽度相等的一个第一区221与一个第二区222。离子注入过程中，并不限于上述实施例中的一种图形化的光刻胶层30开口及宽度，可以根据需要进行其它变形。
接着，仍参照图6所示，以该图形化的光刻胶层30为掩膜，从半导体衬底20背面对漂移区23进行深离子注入。本步骤注入的离子为N型重掺杂。
离子注入完毕后，去除图形化光刻胶层30的残留物。本步骤例如采用灰化法去除。
之后，参照图7所示，从半导体衬底20背面对整个漂移区23进行浅离子注入。本步骤形成了第一区221。本步骤中注入的离子浓度与形成第二区222的离子注入浓度相同，或差异不大，只是注入能量较小，以使得第一区221的深度小于第二区222的深度。在具体实施过程中，上述通过注入能量控制，可以使得第二区222的深度是第一区221的深度的2～5倍。
可以理解的是，其他实施例中，也可以采用硬掩膜层，例如氮化硅、氮氧化硅等充当离子注入过程中的掩膜。
在具体实施过程中，上述图形化的光刻胶层可以具有多个开口，分别对应形成多个第二区222。
接着，参照图8所示，自半导体衬底20背面，对半导体衬底20进行重掺杂P型离子注入，以形成集电区21。
上述实施例中，先进行了缓冲层22的制作，再进行集电区21的制作，相对于其它实施例中先进行集电区21制作、后进行缓冲层22制作的方案，能减少缓冲层22的离子注入对集电区21造成的性能影响。
可以理解的是，通过上述不同能量的离子注入，实现了不同深度的第一区221与第二区222，第一区221由于厚度较薄，因而功率器件打开时，集电区21的载流子更多通过第一区221进入漂移区22；功率器件截止时，电场更多终止在第二区222中。
上述实施例中提供了一种IGBT器件的制作方法，对于其它功率器件，例如晶闸管等双极型器件，除了漂移区23内以及表面需进行对应结构的制作，缓冲层22的形成方法可以参照上述IGBT缓冲层的制作方法。
需要说明的是，上述实施例中提供了一种通过控制离子注入深度形成性质不同的缓冲层22的两区，其它实施例中，也可以通过外延生长一区，干法刻蚀该区的部分以制作另一区；或通过离子注入能量相同，但浓度不同的方案以分别制作该两区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种垂直导电功率器件，包括：
第一类型重掺杂集电区；
位于所述第一类型重掺杂集电区上的第二类型重掺杂缓冲层，所述第二类型与第一类型相反；
位于所述第二类型重掺杂缓冲层上的第二类型轻掺杂漂移区；
位于所述第二类型轻掺杂漂移区内的两第一类型阱区、位于每一第一类型阱区内的源区、位于相邻源区之间的漂移区上的栅极结构以及电连接源区、第一类型阱区的发射极；
其特征在于，所述缓冲层包括第一区与第二区，所述功率器件打开时，第一区与第二区相比，集电区的载流子更适于通过两者中的一个进入漂移区，所述功率器件截止时，第一区与第二区相比，电场更适于终止在两者中的另一个中；
所述第一区与第二区通过离子注入形成，其中，所述第二区是第一区注入深度的2～5倍。
2.根据权利要求1所述的垂直导电功率器件，其特征在于，所述第一区与第二区的离子注入浓度相同。
3.根据权利要求1所述的垂直导电功率器件，其特征在于，所述第一区与第二区连接。
4.根据权利要求1所述的垂直导电功率器件，其特征在于，所述第一区的宽度与第二区的宽度相同。
5.根据权利要求1所述的垂直导电功率器件，其特征在于，所述垂直导电功率器件为双极型功率器件。
6.根据权利要求1所述的垂直导电功率器件，其特征在于，所述第一类型为P型，第二类型为N型。
7.一种垂直导电功率器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底适于形成集电区；
在所述半导体衬底正面形成外延层，所述外延层为第二类型轻掺杂，用于形成漂移区，所述外延层靠近半导体衬底的区域为第二类型重掺杂缓冲层，所述缓冲层包括第一区与第二区，所述功率器件打开时，第一区与第二区相比，集电区的载流子更适于通过两者中的一个进入漂移区，所述功率器件截止时，第一区与第二区相比，电场更适于终止在两者中的另一个中；
自半导体衬底背面，对所述半导体衬底进行重掺杂第一类型离子注入，以形成集电区，所述第一类型与第二类型相反；
在所述第二类型轻掺杂漂移区内形成两第一类型阱区，形成横跨两第一类型阱区及两阱区之间的漂移区的栅极结构，以所述栅极结构为掩膜，在每一第一类型阱区内形成一源区，形成电连接源区、第一类型阱区的发射极。
8.根据权利要求7所述的制作方法，其特征在于，第二类型重掺杂缓冲层的形成方法为：
自半导体衬底背面，分别对所述漂移区靠近半导体衬底的不同区域进行不同深度的重掺杂离子注入，对应形成第一区与第二区，所述第一区与第二区形成缓冲层，所述重掺杂离子注入所注入的离子为第二类型。
9.根据权利要求8所述的制作方法，其特征在于，所述第一区与第二区的离子注入浓度相同。
10.根据权利要求8所述的制作方法，其特征在于，形成第一类型阱区、源区、栅极结构以及发射极后，再进行缓冲层的制作。
11.根据权利要求8或9所述的制作方法，其特征在于，缓冲层制作完毕后，再进行集电区的制作。
12.根据权利要求8所述的制作方法，其特征在于，分别对所述漂移区靠近半导体衬底的不同区域进行不同深度的重掺杂离子注入采用图形化的光刻胶层为掩膜进行。
13.根据权利要求8所述的制作方法，其特征在于，分别对所述漂移区靠近半导体衬底的不同区域进行不同深度的重掺杂离子注入包括：
在半导体衬底背面形成图形化的光刻胶层，所述图形化的光刻胶层暴露预定形成第二区的半导体衬底，所述第二区的注入深度大于第一区的注入深度；
以所述图形化的光刻胶层为掩膜，从半导体衬底背面对所述漂移区进行深离子注入；
去除图形化光刻胶层的残留物；
从半导体衬底背面对整个所述漂移区进行浅离子注入。
14.根据权利要求13所述的制作方法，其特征在于，所述图形化的光刻胶层的宽度占漂移区宽度的一半。
15.根据权利要求8所述的制作方法，其特征在于，所述第二区是第一区注入深度的2～5倍。
16.根据权利要求7所述的制作方法，其特征在于，所述第一类型为P型，第二类型为N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510325803.9A CN106298898B (zh) | 2015-06-12 | 2015-06-12 | 垂直导电功率器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510325803.9A CN106298898B (zh) | 2015-06-12 | 2015-06-12 | 垂直导电功率器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106298898A CN106298898A (zh) | 2017-01-04 |
| CN106298898B true CN106298898B (zh) | 2019-11-05 |
Family
ID=57650790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510325803.9A Active CN106298898B (zh) | 2015-06-12 | 2015-06-12 | 垂直导电功率器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106298898B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875254B (zh) * | 2018-09-04 | 2022-04-19 | 长鑫存储技术有限公司 | 半导体器件的形成方法 |
| CN113451387B (zh) * | 2020-03-24 | 2022-12-23 | 清华大学 | 用于过压击穿功能的缓冲区变掺杂结构及半导体器件 |
| WO2024060740A1 (zh) * | 2022-09-23 | 2024-03-28 | 苏州华太电子技术股份有限公司 | 一种igbt器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723349A (en) * | 1994-01-27 | 1998-03-03 | Consorzio Pre La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure |
| US5751023A (en) * | 1996-05-16 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| CN104299985A (zh) * | 2013-07-18 | 2015-01-21 | 株式会社东芝 | 半导体装置 |
-
2015
- 2015-06-12 CN CN201510325803.9A patent/CN106298898B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723349A (en) * | 1994-01-27 | 1998-03-03 | Consorzio Pre La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure |
| US5751023A (en) * | 1996-05-16 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| CN104299985A (zh) * | 2013-07-18 | 2015-01-21 | 株式会社东芝 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106298898A (zh) | 2017-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103413824B (zh) | 一种rc-ligbt器件及其制作方法 | |
| TW201427001A (zh) | 階梯溝渠式金氧半場效電晶體及其製造方法 | |
| CN105679816B (zh) | 一种沟槽栅电荷存储型igbt及其制造方法 | |
| CN104701178A (zh) | 使用电化学蚀刻制造半导体器件方法以及半导体器件 | |
| CN114122123B (zh) | 集成高速续流二极管的碳化硅分离栅mosfet及制备方法 | |
| CN110504310B (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
| CN110518059B (zh) | 具有电荷平衡耐压层的纵向浮空场板器件及其制造方法 | |
| CN113611750A (zh) | Soi横向匀场高压功率半导体器件及制造方法和应用 | |
| CN106298939A (zh) | 一种具有复合介质层结构的积累型dmos | |
| CN105932055A (zh) | 一种平面栅igbt及其制作方法 | |
| CN106298898B (zh) | 垂直导电功率器件及其制作方法 | |
| CN104851915B (zh) | 槽栅型化合物半导体功率vdmos器件及提高其击穿电压的方法 | |
| CN106158927A (zh) | 一种优化开关特性的超结半导体器件及制造方法 | |
| CN110416295B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN102054866B (zh) | 横向高压mos器件及其制造方法 | |
| KR20150061201A (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| CN104517837A (zh) | 一种绝缘栅双极型晶体管的制造方法 | |
| CN103117309A (zh) | 一种横向功率器件结构及其制备方法 | |
| CN103022125A (zh) | Bcd工艺中的nldmos器件及制造方法 | |
| CN106847923B (zh) | 超结器件及其制造方法 | |
| CN206697480U (zh) | 一种p型多晶硅沟槽结构的肖特基二极管 | |
| CN106601792A (zh) | 一种氮化镓高电子迁移率晶体管及其制备方法 | |
| CN102544083B (zh) | 一种mos型功率器件及其制造方法 | |
| CN110473905B (zh) | 一种具有自偏置pmos的分离栅tigbt及其制作方法 | |
| CN102983161A (zh) | 非埋层的双深n型阱高压隔离n型ldmos及制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |