CN110875254B - 半导体器件的形成方法 - Google Patents

Abstract

本发明提供了一种半导体器件的形成方法，首先形成多个栅极结构在衬底中，每个所述栅极结构形成于漏区和源区之间以构成多个存取晶体管，且在同一所述有源区中相邻的所述存取晶体管共用所述漏区，进行两次离子注入以使所述漏区的底部更下沉于每个所述源区，当所述存取晶体管在使用时，电子从所述源区流向所述漏区，由于所述漏区的底部更下沉于每个所述源区，使所述漏区更容易接收电子，避免在两个所述存取晶体管之间形成杂散电流而相互干扰，提高了器件的性能及稳定性。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。

背景技术

目前，现有的动态随机存储器芯片通常会包括若干个存取晶体管，为了缩小动态随机存储器芯片的面积以达到最高的集成度，通常采用沟槽型的晶体管结构，且可以在一个有源区中制作两个共用漏区的存取晶体管以进一步缩小面积。可想而知，两个存取晶体管之间的距离非常近(约为20nm)，导致存取晶体管在使用时，很容易产生杂散电流，使两个存取晶体管之间产生串扰，影响器件的性能及稳定性。

发明内容

本发明的目的在于提供一种半导体器件的形成方法，以解决共用漏区的两个晶体管之间相互干扰，影响器件的性能及稳定性的问题。

为了达到上述目的，本发明提供了一种半导体器件的形成方法，所述半导体器件的形成方法包括：

提供衬底，所述衬底中具有多个有源区，所述有源区中定义有一用于形成漏区的第一区域和多个用于形成源区的第二区域，多个所述第二区域顺应所述有源区延伸方向排布在所述第一区域的两侧；

形成多个栅极结构于所述衬底中，并利用所述栅极结构分隔所述第一区域及所述第二区域；

对所述衬底执行第一离子注入工艺，以形成第一导电类型的第一掺杂区在所述第一区域及所述第二区域的衬底中，所述第一掺杂区从所述衬底的顶面向所述衬底的内部延伸至第一深度位置，位于所述第一区域中的所述第一掺杂区构成所述漏区；以及，

对所述第二区域的衬底执行第二离子注入工艺，以注入第二导电类型离子在所述第二区域的第一掺杂区中，所述第二导电类型离子从所述第一掺杂区的底部边界往所述衬底的表面延伸至第二深度位置，以形成第二导电类型的第二掺杂区在所述第二区域的第一掺杂区中，所述第二导电类型的第二掺杂区从所述第一掺杂区的底部边界延伸至所述第二深度位置之间，以及在所述第二区域中所述第一掺杂区从所述第二深度位置至所述衬底表面的部分构成第一导电类型的源区。

可选的，所述漏区的底部更下沉于每个所述源区，所述栅极结构位于所述漏区及所述源区之间以构成多个存取晶体管，并且在同一所述有源区中相邻的所述存取晶体管的所述漏区共用。

可选的，所述漏区和所述源区分别从所述衬底的顶面向所述衬底的内部延伸至第一深度位置及第二深度位置，所述栅极结构的底部位于所述衬底的第三深度位置；并且，所述漏区的第一深度位置低于所述源区的第二深度位置，以使所述漏区的底部更下沉于所述源区，所述栅极结构的第三深度位置低于所述漏区的第一深度位置，以构成所述储存晶体管的沟道区。

可选的，执行第二离子注入工艺以形成所述第二掺杂区的步骤包括形成第一掩模层于所述衬底上，所述第一掩模层中形成有对应所述第二区域的多个开口，并以所述第一掩膜层为掩膜执行所述第二离子注入工艺，以形成所述第二掺杂区并界定出所述源区在所述第二区域中；

以及，在形成所述源区之后，所述半导体器件的形成方法还包括以所述第一掩膜层为掩膜，形成存储电容接触在所述源区的衬底上，所述存储电容接触用于与存储电容连接。

可选的，形成所述栅极结构的步骤包括：

形成栅极沟槽于所述衬底中，并利用所述栅极沟槽分隔所述第一区域和所述第二区域；

形成栅极介质层于所述栅极沟槽的侧壁及底壁上；

形成一导电材料层于所述衬底上，所述导电材料层填充所述栅极沟槽并延伸覆盖所述衬底；以及，

对所述导电材料层执行回刻蚀工艺，去除所述导电材料中覆盖所述衬底的部分，并保留所述导电材料层中填充所述栅极沟槽的部分以构成所述栅极导电层于所述栅极沟槽中。

可选的，所述栅极导电层的顶部低于所述栅极沟槽的开口部，以形成一容置空间在所述栅极沟槽中并位于所述栅极导电层的上方；所述半导体器件的形成方法还包括：

填充一绝缘层在所述栅极沟槽的所述容置空间中，以覆盖所述栅极导电层。

在本发明提供的半导体器件的形成方法中，首先形成多个栅极结构在衬底中，每个所述栅极结构形成于漏区和源区之间以构成多个存取晶体管，且在同一所述有源区中相邻的所述存取晶体管共用所述漏区，进行两次离子注入以使所述漏区的底部更下沉于每个所述源区，当所述存取晶体管在使用时，电子从所述源区流向所述漏区，由于所述漏区的底部更下沉于每个所述源区，使所述漏区更容易接收电子，避免在两个所述存取晶体管之间形成杂散电流而相互干扰，提高了器件的性能及稳定性。

附图说明

图1为一种半导体器件的剖面示意图；

图2为本发明实施例提供的半导体器件的形成方法的流程图；

图3-图14为本发明实施例提供的采用所述半导体器件的形成方法形成的半导体结构的剖面示意图；

其中，附图标记如下：

1/1’-衬底； 2/2’-阱区；

3/3’-栅极结构； 24/24’-源区；

25/25’-漏区； 21-第一区域；

22-第二区域； 23-第一掺杂区；

31-栅极沟槽； 32-栅极介质层；

33-栅极导电层； 34-绝缘层；

4-导电材料层； 51-第二掩膜层；

52-第一掩膜层； H1-第一深度值；

H2-第二深度值； H3-第三深度值；

61-位线接触； 62-存储电容接触。

具体实施方式

有一种半导体器件如图1所示，其包括衬底1’及两个栅极结构3’，所述衬底1中形成有漏区25’及多个源区24’，所述源区24’顺应所述有源区的延伸方向排布在所述漏区25’的两侧，每个所述栅极结构3’形成于所述漏区25’及所述源区24’之间的衬底中以形成存取晶体管，同一有源区中相邻的所述存取晶体管共用所述漏区25’，且所述漏区25’及源区24’从所述衬底1’的表面向下延伸的深度相同，形成对称的结构。可以理解的是，此种半导体器件在使用时，所述衬底1’中沿着所述栅极结构3’底部的部分构成沟道区，一个存取晶体管导通时，其源区24’的电子沿着所述沟道区迁移至所述漏区25’时，由于同一有源区中的两个所述存取晶体管之间的距离比较近，电子迁移至所述漏区25’的距离与迁移至相邻的存取晶体管的沟道区的路程差不多，所以容易形成杂散电流，使相邻的所述存取晶体管之间相互干扰，影响器件的性能。

基于此，本发明提供了一种半导体器件的形成方法，首先形成多个栅极结构在衬底中，每个所述栅极结构形成于漏区和源区之间以构成多个存取晶体管，且在同一所述有源区中相邻的所述存取晶体管共用所述漏区，进行两次离子注入以使所述漏区的底部更下沉于每个所述源区，当所述存取晶体管在使用时，电子从所述源区流向所述漏区，由于所述漏区的底部更下沉于每个所述源区，使所述漏区更容易接收电子，避免在两个所述存取晶体管之间形成杂散电流而相互干扰，提高了器件的性能及稳定性。

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参阅图14，本实施例提供了一种半导体器件，包括：一衬底1，所述衬底1中具有多个有源区，所述有源区的衬底中形成有一漏区25和多个源区24，多个所述源区顺应所述有源区延伸方向排布在所述漏区25的两侧，并且所述漏区25的底部更下沉于每个所述源区24；以及，多个栅极结构3，形成于所述衬底1的有源区中，并位于所述漏区25及所述源区24之间，以构成多个存取晶体管，并且在同一所述有源区中相邻的所述存取晶体管的所述漏区25共用。

请参阅图7及图14，所述有源区的衬底1中形成有多个栅极沟槽31，每个所述栅极结构3均形成于所述栅极沟槽31中，其中，所述栅极结构3包括栅极介质层32及栅极导电层33，所述栅极沟槽31形成于所述衬底1中且位于所述漏区25及所述源区24之间，其中，所述漏区25和所述源区24均靠近所述栅极沟槽31的开口部，以及所述漏区25和所述源区24的侧边界均延伸至所述栅极沟槽31靠近开口部的侧壁。所述栅极介质层32覆盖所述栅极沟槽31的底壁和侧壁，所述栅极导电层33填充在所述栅极沟槽31中。

优选的方案中，所述栅极导电层33的顶面低于所述衬底1的顶面，即所述栅极导电层33的顶面低于所述漏区25和所述源区24的顶部边界。如此，即可减少栅极导电层33与漏区25和源区24的重叠面积，从而可有效改善电场变化而产生结电流的现象。当所述栅极导电层33的顶面低于所述衬底1的顶面时，即相当于所述栅极导电层33的顶部低于所述栅极沟槽31的开口部(或者可以认为是栅极沟槽的开口部)，从而可构成一容置空间在所述栅极沟槽31中并位于所述栅极导电层33的上方。可选的，一绝缘层34填充在所述栅极沟槽31的所述容置空间中，以覆盖所述栅极导电层33，即，利用所述栅极沟槽31的所述容置空间不仅能够对栅极导电层33进行更好的隔离保护(例如，可避免由于绝缘层34的位移偏差而导致栅极导电层33部分暴露出的问题)；并且，通过所述容置空间还能够自对准地形成所述绝缘层34，有利于简化制备工艺。

进一步，请继续参阅图14，所述栅极结构3均位于所述漏区25及所述源区24之间以构成存取晶体管，可以理解的是，同一有源区中相邻的存取晶体管分别使用与其相邻一个所述源区24，且共用所述漏区25。所述漏区25和所述源区24分别从所述衬底1的顶面向所述衬底1的内部延伸至所述衬底1的第一深度位置(从所述衬底1的顶面至所述第一深度位置的第一深度值为H1)及第二深度位置(从所述衬底1的顶面至所述第二深度位置的第二深度值为H2)，所述栅极结构的底部位于所述衬底1的第三深度位置(从所述衬底1的顶面至所述第三深度位置的第三深度值为H3)，并且，所述第一深度位置低于所述第二深度位置(第一深度值H1大于第二深度值H2)，以使所述漏区25的底部更下沉于所述源区，所述栅极结构3的第三深度位置低于所述漏区25的第一深度位置(第三深度值H3大于第一深度值H1)，使所述栅极沟槽31的底部更下沉于所述漏区25和所述源区24，以构成所述存取晶体管的沟道区，即沿着栅极沟槽31的沟槽侧壁和沟槽底壁从漏区25至所述源区24之间的区域。当一储存晶体管在使用时，其源区24中的电子沿所述沟道区迁移至其漏区25时，由于所述漏区25更下沉于所述源区24，使所述漏区25更容易接收所述沟道区的电子，可以避免电子在与其相邻的存取晶体管之间形成杂散电流而相互干扰，提高了器件的性能及稳定性。

进一步，继续参考图14所示，所述衬底1中还形成有一阱区2，所述漏区25和所述源区24均形成在所述阱区2中，所述阱区2中的离子掺杂浓度低于所述漏区25和所述源区24中的离子掺杂浓度。进一步的，所述阱区2的掺杂类型可根据所形成的晶体管的类型决定，例如，当所述晶体管为N型晶体管，则所述阱区2可相应的掺杂硼离子(B)；当所述晶体管为P型晶体管，则所述阱区2可相应的掺杂磷离子(P)。

此外，所述衬底1上还形成有一隔离层(未图示)，所述隔离层覆盖所述衬底对应所述漏区25和所述源区24的顶面，以避免所述漏区25和所述源区24从所述衬底1的顶面暴露出，从而可对漏区25和源区24进行隔离保护，防止后续的工艺制程中对所述漏区25和所述源区24造成损伤。

基于此，如图2所示，本实施例提供了一种半导体器件的形成方法，包括：

S1:提供衬底，所述衬底中具有多个有源区，所述有源区中定义有一用于形成漏区的第一区域和多个用于形成源区的第二区域，多个所述第二区域顺应所述有源区延伸方向排布在所述第一区域的两侧；

S2:形成多个栅极结构于所述衬底中，并利用所述栅极结构分隔所述第一区域及所述第二区域；

S3:形成漏区和源区在所述第一区域和所述第二区域中，所述漏区的底部更下沉于每个所述源区，所述栅极结构位于所述漏区及所述源区之间以构成多个存取晶体管，并且在同一所述有源区中相邻的所述存取晶体管的所述漏区共用。

具体的，请参阅图3，提供一衬底1，所述衬底1中具有一用于形成漏区的第一区域21及多个用于形成源区的第二区域22，并且所述第一区域21位于相邻两个所述第二区域22之间。进一步，在所述衬底1中形成阱区2，后续所形成的漏区及源区均形成在所述阱区2中。其中漏区及源区的形成可以在形成栅极结构之前，也可以在形成栅极结构之后，本实施例以先形成栅极结构，后形成漏区和源区为例进行说明。

请继续参阅图3，首先形成两个栅极沟槽31在所述衬底1中，并利用每个所述栅极沟槽31分隔所述第一区域21和所述第二区域22，接着如图4所示，执行热氧化工艺，形成一栅极介质层32于所述栅极沟槽31中，所述栅极介质层32覆盖所述栅极沟槽的侧壁及底壁；接下来，参考图5-图6，形成一导电材料层4在所述衬底1上，所述导电材料层4覆盖所述衬底1并填充所述栅极沟槽31，对所述导电材料层4执行回刻蚀工艺，去除所述导电材料层4中覆盖所述衬底1的部分，并保留所述导电材料层4中填充所述栅极沟槽31的部分以构成所述栅极导电层33，优选的方案中，在对所述导电材料层4的回刻蚀工艺中，在去除导电材料层4中覆盖衬底1的部分之后，还可进一步对填充在栅极沟槽31中的导电材料层4继续执行回刻蚀工艺，以减小导电材料层4的高度。如此，即可使最终所述形成的栅极导电层33的顶部低于所述栅极沟槽31的开口部，从而能够形成一容置空间在所述栅极沟槽31中并位于所述栅极导电层33的上方；接着如图7所示，填充一绝缘层34在所述栅极沟槽31的所述容置空间中，以覆盖所述栅极导电层33，即，所述绝缘层34能够自对准地填充在所述容置空间中，从而可利用所述绝缘层34对所述栅极导电层33进行隔离保护。

进一步，形成所述栅极结构3后，接下来需要形成不对称的漏区和源区。所述漏区和源区可通过执行两次离子注入工艺形成，具体可以有多种方式，以下仅示意性的介绍两种方式。

如图8-图10及图14所示，其为一种形成漏区和源区的方法。如图8所示，首先执行第一离子注入工艺，对所述第一区域21及所述第二区域22的衬底同时进行离子注入，以在所述第一区域21及第二区域22中形成第一导电类型的第一掺杂区23，所述第一掺杂区23从所述衬底1的顶面向所述衬底1的内部延伸至第二深度位置，此时所述第一掺杂区23在所述衬底1中的深度不宜不过深(位于所述第二区域22中的所述第一掺杂区23构成了所述源区24)，以为第二离子注入工艺留出余量，且所述第一区域21及第二区域22中的第一掺杂区23的深度是相同的。

接着如图9所示，形成第二掩膜层51于所述衬底1上，所述第二掩膜层51覆盖所述第二区域22及所述栅极结构3对应的衬底1，且，所述第二掩膜层51中形成有对应所述第一区域21的开口，然后以所述第二掩膜层51为掩膜，对所述第一区域21的衬底执行第二离子注入工艺，向所述第一区域21中的第一掺杂区23的底部向下的一设定深度的区域进行离子注入，以形成第二掺杂区在所述第一掺杂区23下方。所述第二离子注入工艺的能力较所述第一离子注入工艺的能量更大，使第二离子注入工艺的离子注入深度更大，且所述第二离子注入工艺注入的杂质离子的导电类型与所述第一离子注入工艺注入的杂质离子的导电类型相同，使所述第一掺杂区23及所述第二掺杂区的导电类型相同。

接下来如图10所示，以所述第二掩膜层51为掩膜，形成位线接触61在所述漏区25的衬底1上，所述位线接触61用于与所述半导体器件的位线连接，即所述第二掩膜层51是直接利用用于形成位线接触61的掩膜层，不需要额外的增加掩膜层，从而可以省略一张光罩，或者，相较于现有技术，本实施例在实现不对称的源漏区时，并不需要额外的增加光罩。最后将所述第二掩膜层51剥离，形成存储电容接触62在所述源区24的衬底1上，形成如图14所示的半导体器件，所述第一区域21中的第二掺杂区和所述第一掺杂区23连接构成了所述漏区25，所述第二区域22中的第一掺杂区23构成了所述源区24，具体如图14所示。可以理解的是，由于所述第一区域21执行了两次离子注入工艺，使所述第一区域21中的掺杂区的深度增加，使得形成的所述漏区25在所述衬底1中的更下沉于所述源区24。

如图11-图14所示，其为另一种形成漏区和源区的方法。首先对所述衬底1执行第一离子注入工艺以在所述第一区域21及第二区域22中形成第一导电类型的第一掺杂区23，所述第一掺杂区23从所述衬底1的顶面向所述衬底1的内部延伸至第一深度位置，与上述方法不同的是，此时所述第一掺杂区23在所述衬底1中的深度需要更深一些(位于所述第一区域21中的所述第一掺杂区23构成所述漏区25)，且所述第一区域21及第二区域22中的掺杂区23的深度是相同的。

接着如图12所示，形成第一掩膜层52于所述衬底1上，所述第一掩膜层52覆盖所述第一区域21及所述栅极结构3对应的衬底1，且，所述第一掩膜层52中形成有对应所述第二区域22的开口，然后以所述第一掩膜层52为掩膜，对所述第二区域22执行第二离子注入工艺，向所述第二区域22中的第一掺杂区23的底部向下的所述设定深度的区域注入第二导电类型的离子，形成第二导电类型的第二掺杂区于所述第二区域的第一掺杂区23中。所述第二离子注入工艺的能力较所述第一离子注入工艺的能量更大，使第二离子注入工艺的离子注入深度更大，且所述第二离子注入工艺注入的杂质离子的导电类型与所述第一离子注入工艺注入的杂质离子的导电类型相反，使所述第二导电类型的第二掺杂区从所述第一掺杂区23的底部边界往所述衬底1的表面延伸至第二深度位置之间(此时第二掺杂区的掺杂类型与所述阱区2相同)。

进一步，在执行第二离子注入工艺时，可以通过控制所述第二离子注入工艺的离子注入深度，以控制所述源区24底部的第二深度位置，从而适应性调整所述沟道区的长度，例如，当第二深度值H2变小时，所述沟道区的长度会变长，反之，当第二深度值H2变大时，所述沟道区的长度会变短。当然，本实施例中，还可以相应控制所述第一深度值H1的大小，或者同时控制第一深度值H1及所述第二深度值H2的大小以调整所述沟道区的长度。

接下来如图13所示，以所述第一掩膜层52为掩膜，形成存储电容接触62在所述源区24的衬底1上，所述存储电容接触62用于与所述半导体器件的存储电容连接，即所述第一掩膜层52是直接利用用于形成存储电容接触62的掩膜层，不需要额外的增加掩膜层，或者，也可以理解为，本实施例在实现不对称的源漏区时，并不需要额外的增加光罩。最后将所述第一掩膜层52剥离，形成位线接触61在所述漏区25的衬底1上，形成如图14所示的半导体器件，所述第一区域21中的第一掺杂区23构成了所述漏区25，所述第二区域22中的所述第一掺杂区23中从所述第二深度位置至所述衬底1表面的部分构成第一导电类型的源区24。可以理解的是，由于所述第二区域22执行了两次离子注入工艺，使得所述第二区域22中的第一掺杂区23深度减小，从而使形成的所述漏区25在所述衬底1中的深度更下沉于所述源区24。

综上，在本发明实施例提供的半导体器件的形成方法中，首先形成多个栅极结构在衬底中，每个所述栅极结构形成于漏区和源区之间以构成多个存取晶体管，且在同一所述有源区中相邻的所述存取晶体管共用所述漏区，进行两次离子注入以使所述漏区的底部更下沉于每个所述源区，当所述存取晶体管在使用时，电子从所述源区流向所述漏区，由于所述漏区的底部更下沉于每个所述源区，使所述漏区更容易接收电子，避免在两个所述存取晶体管之间形成杂散电流而相互干扰，提高了器件的性能及稳定性。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (5)

1.一种半导体器件的形成方法，其特征在于，所述半导体器件的形成方法包括：

提供衬底，所述衬底中具有多个有源区，所述有源区中定义有一用于形成漏区的第一区域和多个用于形成源区的第二区域，多个所述第二区域顺应所述有源区延伸方向排布在所述第一区域的两侧；

形成多个栅极结构于所述衬底中，并利用所述栅极结构分隔所述第一区域及所述第二区域；

对所述衬底执行第一离子注入工艺，以形成第一导电类型的第一掺杂区在所述第一区域及所述第二区域的衬底中，所述第一掺杂区从所述衬底的顶面向所述衬底的内部延伸至第一深度位置，位于所述第一区域中的所述第一掺杂区构成所述漏区；以及，

对所述第二区域的衬底执行第二离子注入工艺，以注入第二导电类型离子在所述第二区域的第一掺杂区中，所述第二导电类型离子从所述第一掺杂区的底部边界往所述衬底的表面延伸至第二深度位置，以形成第二导电类型的第二掺杂区在所述第二区域的第一掺杂区中，所述第二导电类型的第二掺杂区从所述第一掺杂区的底部边界延伸至所述第二深度位置之间，以及在所述第二区域中所述第一掺杂区从所述第二深度位置至所述衬底表面的部分构成第一导电类型的源区；

执行第二离子注入工艺以形成所述第二掺杂区的步骤包括：形成第一掩膜 层于所述衬底上，所述第一掩膜 层中形成有对应所述第二区域的多个开口，并以所述第一掩膜层为掩膜执行所述第二离子注入工艺，以形成所述第二掺杂区并界定出所述源区在所述第二区域中；

以及，在形成所述源区之后，所述半导体器件的形成方法还包括以所述第一掩膜层为掩膜，形成存储电容接触在所述源区的衬底上，所述存储电容接触用于与存储电容连接。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述漏区的底部更下沉于每个所述源区，所述栅极结构位于所述漏区及所述源区之间以构成多个存取晶体管，并且在同一所述有源区中相邻的所述存取晶体管的所述漏区共用。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述漏区和所述源区分别从所述衬底的顶面向所述衬底的内部延伸至第一深度位置及第二深度位置，所述栅极结构的底部位于所述衬底的第三深度位置；并且，所述漏区的第一深度位置低于所述源区的第二深度位置，以使所述漏区的底部更下沉于所述源区，所述栅极结构的第三深度位置低于所述漏区的第一深度位置，以构成所述存取晶体管的沟道区。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述栅极结构的步骤包括：

形成栅极沟槽于所述衬底中，并利用所述栅极沟槽分隔所述第一区域和所述第二区域；

形成栅极介质层于所述栅极沟槽的侧壁及底壁上；

形成一导电材料层于所述衬底上，所述导电材料层填充所述栅极沟槽并延伸覆盖所述衬底；以及，

对所述导电材料层执行回刻蚀工艺，去除所述导电材料中覆盖所述衬底的部分，并保留所述导电材料层中填充所述栅极沟槽的部分以构成所述栅极导电层于所述栅极沟槽中。

5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述栅极导电层的顶部低于所述栅极沟槽的开口部，以形成一容置空间在所述栅极沟槽中并位于所述栅极导电层的上方；所述半导体器件的形成方法还包括：

填充一绝缘层在所述栅极沟槽的所述容置空间中，以覆盖所述栅极导电层。

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