KR100643497B1 - 웨이퍼의 열처리 방법 및 그를 이용한 반도체 소자의제조방법 - Google Patents

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Abstract

생산 수율을 증대 또는 극대화 할 수 있는 웨이퍼의 열처리 방법 및 그를 이용한 반도체 소자의 제조방법을 개시한다. 그의 방법은, 웨이퍼의 열처리 방법은, 제 1 도전성 불순물과 상기 제 1 도전성 불순물에 반대되는 도전성을 갖는 제 2 도전성 불순물이 이온주입된 웨이퍼를 소정의 밀폐된 공간을 갖는 챔버 내에 위치시키는 단계; 상기 웨이퍼가 위치된 상기 챔버 내부의 공기를 펌핑하는 단계; 및 상기 웨이퍼에 이온주입된 상기 제 1 도전성 불순물 또는 상기 제 2 도전성 불순물을 활성화시키기 위해 수 mtorr이하의 고진공에서 상기 웨이퍼를 소정의 온도로 열처리하는 단계를 포함함에 의해 상기 제 2 도전성 불순물의 앝은 접합을 재현성 있게 형성할 수 있기 때문에 생산 수율을 향상시킬 수 있다.
열처리, 도전성 불순물(dopant), 고진공, 이온주입, 확산(diffusion)

Description

웨이퍼의 열처리 방법 및 그를 이용한 반도체 소자의 제조방법{Method for wafer thermal treatment and method for manufacturing semiconductor device at the same}
도 1a 내지 도1l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2는 본 발명에 따른 반도체 소자의 제조방법에 의해 열처리된 반도체 소자의 특성을 보이기 위한 개념적인 도면.
도 3 내지 도 4는 표 1의 값을 도식화하여 설명하기 위해 나타낸 그래프.
※도면의 주요부분에 대한 부호의 설명※
100 : 웨이퍼 110 : 식각 정지막
112 : 하드 마스크막 114 : 반사 방지막
116 : 트렌치 118 : 소자 분리막
120 : 게이트 절연막 122 : 게이트 전극
124 : 게이트 상부 절연막 126 : 게이트 스택
128 : 소스/드레인 확장 불순물영역 130 : 스패이서
132 : 소스/드레인 불순물영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 모스 트랜지스터(MOS transistor)의 얕은 접합(shallow junction)을 구현하기 위한 웨이퍼의 열처리 방법 및 그를 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스/드레인 영역의 접합깊이를 무한정 얕게 할 수 없다는 제약성이 있다. 이것은 채널의 길이가 종래의 장채널(long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소오스/드레인 영역의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 전압 제어의 기능이 상실되는 단채널 효과(short channel effect)가 발생하기 때문이다. 또한, 채널의 길이가 짧아짐에 따라 반도체 소자 내에는 고전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌 이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다.
이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인 영역간의 채널 즉 게이트 아래의 공핍영역의 최대 폭(maximum width of depletion)을 감소시켜야 하며, 웨이퍼내의 불순물 농도를 감소시켜야 한다. 이때, 단채널 효과를 극복하기 위해서는 채널 불순물 영역의 양측 소 스/드레인 영역에 이온주입되는 도전성 불순물을 표면에서 얇은 깊이로 이온주입하고, 상기 도전성 불순물의 이온주입 시 상기 웨이퍼 표면 근방에서의 손상을 제거하기 위해 상기 웨이퍼를 소정 온도까지 열처리하여 이온주입된 상기 도전성 불순물을 안정화 및 활성화(activate)시켜 소스/드레인 영역의 얕은 접합(shallow junction)을 형성한다. 그러나, 상기 웨이퍼의 열처리에 의해 상기 도전성 불순물이 상기 웨이퍼 내에서 활성화될 뿐만 아니라, 상기 웨이퍼의 표면 및 벌크(bulk)를 향해 방사로 확산(diffusion)되어 궁극적으로 채널의 길이가 결정되기 때문에 반도체 제조공정에서의 생산 수율을 증가시키기 위해 웨이퍼 열처리 공정은 상기 웨이퍼에 이온주입된 도전성 불순물 활성화시키고, 채널의 길이가 재현성 있게 조절되는 조건에서 이루어져야만 한다.
한편, 최근까지 반도체 제조공정에서 요구되는 웨이퍼의 열처리는 대부분 퍼니스(furnace)에서 행해져 왔다. 그러나 기존의 퍼니스(furnace)를 이용한 공정진행은 뜨거운 수정벽(quartz wall)으로부터의 파티클 형성과 웨이퍼 로딩 시 대기의 유입 문제 그리고 낮은 온도 상승 속도로 인한 열예산(heat budget) 등이 문제점으로 지적되었다. 특히 집적화된 반도체 소자에서 열예산의 최소화가 전반도체 제조공정에서 필수적으로 요구되고 있다.
현재는 웨이퍼의 온도를 균일하게 유지하고 측정 제어하는 여러 기술의 발달로 고속 열처리(RTP ; Rapid Thermal Process) 기술의 보급이 빠르게 진행되고 있다. 고속 열처리 기술은 오래 전부터 알려진 기술이었으나, 웨이퍼 전체의 온도를 균일하게 유지하거나 웨이퍼를 교체할 때마다 다른 웨이퍼들에 대해서도 같은 온도 -시간특성을 유지하거나, 또는 웨이퍼의 온도를 정확하게 측정 및 제어하는 데 어려움이 있어 크게 각광을 받지 못하였다.
반면, 최근의 여러 가지 온도 측정방법과 온도 제어기술의 진보로 인하여 이러한 기술적인 문제들이 상당히 개선되었으며 퍼니스로 할 수 있는 여러 열처리공정이 고속 열처리장치로 대체되어 가고 있는 실정이다.
특히, 고속 열처리장치는 단일 웨이퍼 가공장치이며 가공 환경의 변수(예를 들면, 챔버 속의 여러 가스들의 압력, 온도의 급변 등)들을 제어하기 쉽기 때문에 웨이퍼에 이온주입된 도전성 불순물의 활성화뿐만 아니라, 티타늄 질화막이나 금속실리사이드형성, 글래스 리플로우, CMOS 게이트 전극형성, DRAM의 축전 전극형성 등을 위한 열처리 가공이 퍼니스 보다 우수한 효과를 보인다.
따라서, 종래 기술에 따른 웨이퍼의 열처리 방법은 급속 열처리장치를 이용한 급속 열처리 공정을 통해 도전성 불순물이 이온주입된 웨이퍼를 급속 열처리하여 상기 도전성 불순물을 빠른 속도록 활성화시키고 확산시켜 생산성을 향상시킬 수 있다.
하지만, 종래 기술에 따른 웨이퍼의 열처리 방법은 다음과 같은 문제점이 있었다.
종래 기술에 따른 웨이퍼의 열처리 방법은 급속 열처리장치를 이용한 급속 열처리 공정에서 열을 가변시켜 상기 웨이퍼에 이온주입된 도전성 불순물을 활성화시키고 확산시키는 과정에서 열의 가변에 따른 접합 깊이(junction depth)의 변화가 큼으로 열처리 공정의 마진이 줄어들기 때문에 생산 수율이 떨어지는 단점이 있 었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 열처리 공정에서 접합 깊이의 변화가 크지 않고 상기 열처리 공정의 마진이 증가하도록 하여 생산 수율을 증대 또는 극대화할 수 있는 웨이퍼의 열처리 방법 및 그를 이용한 반도체 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 양태에 따라, 웨이퍼의 열처리 방법은, 제 1 도전성 불순물과 상기 제 1 도전성 불순물에 반대되는 도전성을 갖는 제 2 도전성 불순물이 이온주입된 웨이퍼를 소정의 밀폐된 공간을 갖는 챔버 내에 위치시키는 단계; 상기 웨이퍼가 위치된 상기 챔버 내부의 공기를 펌핑하는 단계; 및 상기 웨이퍼에 이온주입된 상기 제 1 도전성 불순물 또는 상기 제 2 도전성 불순물을 활성화시키기 위해 5 미리토르 이하의 고진공에서 상기 웨이퍼를 소정의 온도로 열처리하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양태는, 제 1 도전성 불순물을 웨이퍼의 전면에 이온주입하여 채널 불순물 영역을 형성하는 단계; 상기 채널 불순물 영역의 상부에 게이트 절연막을 게재하여 적어도 하나 이상의 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 및 상기 게이트 전극 및 스페이서를 이온주입 마스크로 사용하여 상기 채널 불순물 영역의 양측 소스 및 드레인 영역의 상기 웨이퍼의 표면에 제 1 도전성 불순물과 반대되는 도전성을 갖는 제 2 도전성 불순물을 소정의 얕은 깊이로 이온 주입하고, 5 미리토르 이하의 고진공을 갖는 챔버에서 상기 웨이퍼를 소정의 온도로 열처리하여 상기 웨이퍼에 이온주입된 상기 제 1 도전성 불순물 또는 상기 제 2 도전성 불순물이 활성화된 얕은 접합을 형성하는 단계를 포함하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법이다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 기판 '상'에 존재한다고 기술될 때 다른 층이나 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다.
도 1a 내지 도1l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은, 제 1 도전성 불순물(예를 들어, P형 불순물)로 도핑된 웨이퍼(100) 상에 식각 정지막(110), 하드 마스크막(112) 및 반사 방지막(114)를 순차적으로 적층한다. 여기서, 상기 웨이퍼(100)에 도핑된 상기 제 1 도전성 불순물은 상기 웨이퍼(100)에 형성될 엔모스(NMOS) 트랜지스터의 채널불순물이 된다. 예컨대, 상기 제 1 도전성 불순물은 보론 또는 BF2로 이루어진 P형 불순물로서 상기 웨이퍼(100)의 전면에 약 1×1013atoms/cm2 내지 1×1014atoms/cm2정도의 농도로 도핑되어 있다. 또한, 상기 식각 정지막(110)은 급속 열처리 방법 또는 화학기상증착방법을 통해 약 100Å 내지 약 500Å정도의 두께를 갖도록 형성된 실리콘 산화막으로 이루어지고, 상기 하드 마스크막(112)은 화학기상증착방법으로 약 300Å 내지 약 2000Å정도의 두께를 갖도록 형성된 폴리 실리콘막으로 이루어지고, 상기 반사 방지막(114)은 화학기상증착방법으로 약 100Å 내지 약 300Å정도의 두께를 갖도록 형성된 실리콘 질화막으로 이루어진다.
도 1b에 도시된 바와 같이, 상기 반사 방지막(114)이 형성된 상기 웨이퍼(100) 상에 포토레지스트를 도포하고 패터닝하여 소자 분리막이 형성될 웨이퍼(100)의 상부에 형성된 상기 반사 방지막(114)을 선택적으로 노출시키고, 상기 포토레지스트를 식각 방지막으로 사용한 건식식각방법으로 상기 반사 방지막(114) 및 하드 마스크막(112)을 제거한다. 이때, 상기 하드 마스크막(112)의 식각 시 식각 정지막(110)이 노출되면 상기 하드 마스크막(112)의 식각을 종료하고, 상기 포토레지스트 패턴을 제거한다.
또한, 상기 반사 방지막(114) 또는 하드 마스크막(112)을 식각 마스크로 사용한 건식식각 방법으로 상기 식각 정지막(110) 및 웨이퍼(100)를 소정 깊이까지 제거하여 트렌치(trench, 116)를 형성한다. 예컨대, 상기 트렌치(116)는 약 2000Å 내지 약 8000Å의 깊이를 갖도록 형성된다. 상기 트렌치(116)의 형성 시 상기 식각 정지막(110) 및 웨이퍼(100)의 제거하기 위한 반응가스에 의해 상기 반사 방지막(114) 및 하드 마스크막(112) 또한 일부 또는 전체가 제거될 수도 있다.
도 1c에 도시된 바와 같이, 상기 트렌치(116)가 형성된 상기 웨이퍼(100) 상에서 상기 트렌치(116)가 메몰되도록 실리콘 산화막과 같은 필드 산화막을 형성하고, 상기 웨이퍼(100)의 표면이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)방법 또는 에치백(Etch back)방법으로 상기 필드 산화막, 하드 마스크막(112) 및 식각 정지막(110)을 제거하여 상기 트렌치(116) 내부에 소자 분리막(118)을 형성한다. 여기서, 상기 소자 분리막(118)은 소자간을 격리시키기 위한 차단막으로서의 역할을 수행하고, 상기 소자 분리막(118)의 양측의 활성영역을 정의한다. 예컨대, 상기 소자 분리막(118)을 기준으로 양측에 엔모스 트랜지스터 및 피모스(PMOS) 트랜지스터를 각각 형성하기로 한다. 여기서, 상기 하드 마스크막(112)은 상기 필드 산화막의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시키기 위한 버퍼막(buffer layer)으로 작용할 수도 있다.
도 1d에 도시된 바와 같이, 상기 소자 분리막(118)이 형성된 웨이퍼(100)의 전면에 포토레지스트(PR)를 도포하고, 상기 피모스 트랜지스터가 형성될 상기 활성영역이 노출되도록 상기 포토레지스트(PR)를 패터닝한다.
이후, 상기 포토레지스트(PR)를 이온주입 마스크로 사용하여 상기 피모스 트랜지스터의 활성영역에 상기 제 1 도전성 불순물과 반대되는 제 2 도전성 불순물을 이온주입하여 피모스 트랜지스터의 채널 불순물 영역을 형성한다. 예컨대, 상기 제 2 도전성 불순물은 인(phosphorus) 또는 아세닉(As)으로 이루어진 N형 불순물로서 상기 피모스 트랜지스터의 활성영역에 약 30KeV정도 이상의 이온주입에너지에서 약 1×1013atoms/cm2 내지 1×1014atoms/cm2정도의 농도로 도핑된다.
도 1e에 도시된 바와 같이, 상기 포토레지스트(PR)를 제거하고, 상기 엔모스 트랜지스터 및 피모스 트랜지스터의 활성영역에 게이트 절연막(120), 게이트 전극(122) 및 게이트 상부 절연막(124)을 순차적으로 적층한다. 여기서, 상기 게이트 절연막(120), 게이트 전극(122), 및 게이트 상부 절연막(124)은 상기 소자 분리막(118)이 노출되는 상기 소자 분리막(118) 상부 웨이퍼(100)의 전면에서 소정 두께를 갖도록 형성된다.
예컨대, 상기 게이트 절연막(120)은 급속 열처리 방법으로 약 100Å이하의 두께를 갖도록 형성된 실리콘 산화막으로 이루어지며, 상기 게이트 전극(122)은 화학기상증착방법으로 약 200Å 내지 약 800Å정도의 두께를 갖도록 형성되어 도전성 불순물로 도핑된 폴리 실리콘막으로 이루어지며, 상기 게이트 상부 절연막(124)은 화학기상증착방법으로 약 200Å 내지 약 500Å정도의 두께를 갖도록 형성된 실리콘 산화막 또는 실리콘 질화막으로 이루어진다.
도 1f에 도시된 바와 같이, 상기 게이트 상부 절연막(124)이 형성된 웨이퍼(100)의 전면에 포토레지스트(PR)를 도포하고 상기 엔모스 트랜지스터 및 피모스 트랜지스터 채널 영역과, 소자 분리막(118)의 상기 게이트 상부 절연막(124)를 제외한 웨이퍼(100)의 전면이 노출되도록 상기 포토레지스트(PR)를 패터닝하고, 상기 포토레지스트(PR)를 식각 마스크로 사용하여 상기 게이트 상부 절연막(124), 게이트 전극(122) 및 게이트 절연막(120)을 건식식각방법으로 제거한다. 여기서, 상기 게이트 절연막(120), 게이트 전극(122) 및 게이트 상부 절연막(124)의 적층된 구조 는 게이트 스택(gate stack, 126)이라 일컬어지며, 상기 엔모스 트랜지스터 및 피모스 트랜지스터의 임계치수(Critical Dimension : CD) 즉, 크기를 결정한다. 예컨대, 상기 임계치수는 반도체 제조 기술이 점진적으로 발달함에 따라 0.5㎛이하까지 줄어들 수 있다. 이때, 상기 게이트 스택(126)의 형성 시 후속의 이온주입공정에 따른 웨이퍼(100) 표면에서의 손상을 방지하기 위해 상기 게이트 절연막(120)을 선택적으로 제거하지 않을 수도 있다.
도 1g에 도시된 바와 같이, 상기 게이트 스택(126)이 형성된 웨이퍼(100) 상에 포토레지스트(PR)를 도포하고, 상기 피모스 트랜지스터의 활성영역이 노출되도록 상기 포토레지스트(PR)를 패터닝하고, 상기 포토레지스트(PR), 및 피모스 트랜지스터의 게이트 스택(126)을 이온주입 마스크로 사용한 제 1 도전성 불순물의 이온주입공정을 통해 상기 피모스 트랜지스터의 소스/드레인 확장 불순물영역(Lightly Doped Drain : LDD, 128)을 형성하고, 상기 포토레지스트(PR)를 제거한다. 여기서, 상기 제 1 도전성 불순물에 의해 도핑된 상기 피모스 트랜지스터의 상기 소스/드레인 확장 불순물영역(128)은 상기 제 2 도전성 불순물로 도핑된 상기 피모스 트랜지스터의 채널 영역과 얕은 접합(shallow junction)이 된다.
예컨대, 상기 소스/드레인 확장 불순물영역(128)에 이온주입되는 제 1 도전성 불순물은 보론 또는 BF2로 이루어지며, 약 5KeV 내지 약 20KeV 정도의 이온주입 에너지에서 약 1×1013atoms/cm2 내지 1×1014atoms/cm2 정도의 농도로 이온주입 된다.
도 1h에 도시된 바와 같이, 상기 피모스 트랜지스터의 소스/드레인 확장 불순물영역(128)이 형성된 웨이퍼(100) 전면에 포토레지스트(PR)를 도포하고, 상기 엔모스 트랜지스터의 활성 영역이 노출되도록 상기 포토레지스트(PR)를 패터닝하고, 상기 포토레지스트(PR), 및 엔모스 트랜지스터의 게이트 스택(126)을 이온주입 마스크로 사용한 제 2 도전성 불순물을 이온주입공정을 통해 상기 엔모스 트랜지스터의 소스/드레인 확장 불순물영역(Lightly Doped Drain : LDD, 128)을 형성하고, 상기 포토레지스트(PR)를 제거한다. 여기서, 상기 제 2 도전성 불순물에 의해 도핑된 상기 엔모스 트랜지스터의 상기 소스/드레인 확장 불순물영역(128)은 상기 제 1 도전성 불순물로 도핑된 상기 엔모스 트랜지스터의 채널 영역과 얕은 접합(shallow junction)이 된다.
예컨대, 상기 소스/드레인 확장 불순물영역(128)에 이온주입되는 제 2 도전성 불순물은 인 또는 아세닉으로 이루어지며, 약 10KeV 내지 약 20KeV 정도의 이온주입 에너지에서 약 1×1013atoms/cm2 내지 1×1014atoms/cm2 정도의 농도로 이온주입 된다.
도 1i에 도시된 바와 같이, 소스/드레인 확장 불순물영역(128)이 형성된 상기 웨이퍼(100) 상에 소정 두께의 실리콘 산화막 또는 실리콘 질화막과 같은 층간 절연막을 형성하고, 소스/드레인 영역이 노출되도록 상기 층간 절연막을 등방성 식각하여 상기 게이트 스택(126)의 측벽에 스패이서(spacer, 130)를 형성한다.
여기서, 상기 스패이서(130)는 상기 게이트 전극(122)을 후속의 소스/드레인 전극(예를 들어, 패드 전극이라 일컬어지기도 함)으로부터 절연시키는 역할을 수행한다. 도시하지는 않았지만, 상기 스패이서(130)의 형성 시 소스/드레인 확장 불순물영역(128)의 이온주입에 의한 웨이퍼(100) 표면의 손상을 방지하기 위해 제거되지 않았던 상기 게이트 절연막(120)이 제거될 수도 있다.
도 1j에 도시된 바와 같이, 스패이서(130)가 형성된 웨이퍼(100)의 전면에 포토레지스트(PR)를 도포하고, 상기 피모스 트랜지스터의 활성 영역이 노출되도록 상기 포토레지스트(PR)를 패터닝하고, 상기 포토레지스트(PR), 상기 피모스 트랜지스터의 게이트 스택(126), 및 상기 게이트 스택(126) 측벽의 스패이서(130)를 이온주입 마스크로 사용하여 소정의 이온주입에너지와 농도를 갖는 상기 제 1 도전성 불순물을 이온주입하여 소스/드레인 불순물영역(132)을 형성하고, 상기 포토레지스트(PR) 패턴을 제거한다.
여기서, 상기 소스/드레인 불순물영역(132)은 후속의 소스/드레인 전극의 형성 시 접촉 저항을 줄이고 전기 전도도를 향상시키기 위해 고농도의 상기 제 1 도전성 불순물로 도핑된다.
예컨대, 상기 피모스 트랜지스터의 소스/드레인 불순물영역(132)에 이온주입되는 상기 제 1 도전성 불순물은 보론 또는 BF2로 이루어지며, 약 5KeV 내지 약 10KeV 정도의 이온주입 에너지에서 약 1×1014atoms/cm2 내지 1×1015atoms/cm 2 정도의 농도로 이온주입 된다.
도 1k에 도시된 바와 같이, 스패이서(130)가 형성된 웨이퍼(100)의 전면에 포토레지스트(PR)를 도포하고, 상기 피모스 트랜지스터의 활성 영역이 노출되도록 상기 포토레지스트(PR)를 패터닝하고, 상기 엔모스 트랜지스터의 영역에 형성된 포토레지스트(PR), 상기 피모스 트랜지스터의 게이트 스택(126), 및 상기 게이트 스택(126) 측벽의 스패이서(130)를 이온주입 마스크로 사용하여 소정의 이온주입에너지와 농도를 갖는 상기 제 2 도전성 불순물을 이온주입하여 소스/드레인 불순물영역(132)을 형성하고, 상기 포토레지스트(PR) 패턴을 제거한다.
여기서, 상기 소스/드레인 불순물영역(132)은 후속의 소스/드레인 전극의 형성 시 접촉 저항을 줄이고 전기 전도도를 향상시키기 위해 고농도의 상기 제 2 도전성 불순물로 도핑된다.
예컨대, 상기 피모스 트랜지스터의 소스/드레인 불순물영역(132)에 이온주입되는 상기 제 2 도전성 불순물은 보론 또는 아세닉으로 이루어지며, 약 1KeV 내지 약 10KeV 정도의 이온주입 에너지에서 약 1×1014atoms/cm2 내지 1×1015atoms/cm 2 정도의 농도로 이온주입 된다. 이때, 상기 소스/드레인 불순물영역(132)은 상기 웨이퍼(100)의 표면에서 약 1000Å정도의 깊이를 갖도록 형성된다.
도 1l에 도시된 바와 같이, 상기 소스/드레인 확장 불순물영역(128) 및 상기 소스/드레인 불순물영역(132)에 이온주입된 상기 제 1 도전성 불순물 또는 제 2 도전성 불순물을 급속 열처리 공정(Rapid Thermal Process : RTP)으로 활성화(activate)시킨다.
여기서, 상기 소스/드레인 확장 불순물영역(128) 및 소스/드레인 불순물영역 (132)은 상기 제 1 도전성 불순물 및 제 2 도전성 불순물을 활성화시키기 위한 급속 열처리 공정은 상온에서 설정된 온도까지 급상승시키거나, 적어도 하나이상의 완화온도를 갖고 순차적으로 설정된 온도까지 다단계로 상승시킬 수 있는 급속 열처리 장치에서 수행되며, 상기 급속 열처리 공정은 이온주입된 상기 제 1 도전성 불순물 또는 제 2 도전성 불순물을 활성화시키는 과정에서 확산 속도를 줄이기 위해 온도뿐만 아니라 압력을 변수로 하여 이루어진다.
예컨대, 상기 급속 열처리 공정은 약 1010℃(도) 내지 1020℃정도의 온도와, 약 1 mtorr(1×10-3torr) 이하의 고진공 상태에서 약 2초 내지 5초간 상기 웨이퍼(100)를 급속 열처리한다. 이때, 상기 급속 열처리 공정을 자세하게 살펴보면 다음과 같다.
먼저, 상기 제 1 도전성 불순물과 제 2 도전성 불순물이 이온주입된 웨이퍼(100)를 소정의 밀폐된 공간을 갖는 상기 급속 열처리 장치의 챔버(도시하지 않음) 내부로 로딩되면, 상기 챔버 내부의 공기를 펌핑한다. 예컨대, 상기 챔버의 펌핑은 드라이 펌프(dry pump)와 같은 저진공 펌프와, 상기 저진공 펌프와 상기 챔버사이에 직렬로 연결되는 터보 펌프(turbo pump), 확산 펌프(diffusion pump), 크라이오 펌프(cryo pump) 또는 이온 펌프(ion pump)와 같은 고진공 펌프를 통해 이루어질 수 있다. 따라서, 상기 챔버는 상기 저진공 펌프 및 고진공 펌프의 펌핑에 의해 약 1×10-6torr(토르) 이하의 진공도까지 펌핑된다. 또한, 상기 챔버 내부의 공기를 펌핑하면서 운반 가스(carrier gas)를 상기 챔버의 내부에 유동시켜 1×10-3torr 이하의 고진공 상태를 갖도록 한다.
다음, 상기 챔버 내부의 진공도가 안정적으로 유지되면 상기 급속 열처리 장치의 광원인 텅스텐 할로겐 램프의 발열에 의해 상기 제 1 도전성 불순물 또는 상기 제 2 도전성 불순물이 이온주입된 웨이퍼(100)를 설정된 온도까지 급상승시켜 일정한 시간동안 급속 열처리한다.
이와 같은 본 발명에 따른 웨이퍼(100) 급속 열처리 방법에 의해 제조된 반도체 소자의 전기적인 특성을 다음 수식 1을 통해 살펴볼 수 있다.
(수식 1)
R = ρL/A = (ρ/t)(L/W)
도 2는 본 발명에 따른 반도체 소자의 제조방법에 의해 급속 열처리된 반도체 소자의 특성을 보이기 위한 개념적인 도면으로서, 수식 1의 'ρ'은 매질의 고유저항을 나타내고, 'L'은 전기가 인가되는 직사각형 모양의 도선의 길이를 나타내고, 'A'는 상기 도선의 단면적을 나타내고, 't'는 상기 직사각형 모양의 도선 두께를 나타내고, 'W'는 상기 직사각형 모양의 도선 폭을 나타낸다. 이때, 상기 'L/W'을 '1'로 만들어 상기 직사각형 모양의 도선에서 단위 폭 당 길이를 일반화시키면 시트 저항(sheet resistance : Rs라 칭함)을 구할 수가 있다. 따라서, 상기 Rs는 도전성 불순물의 확산 두께 즉, 접합 깊이에 반비례하여 나타난다.
이와 같은 원리를 이용하여 본 발명에 따른 웨이퍼(100)의 급속 열처리 방법으로 형성된 반도체 소자의 Rs를 비교하면 표 1에서와 같다.
온도 1010℃ 1012℃
압력 5mtorr 5torr 770torr 5mtorr 5torr 770torr
시트 저항 115.40Ω 105.50Ω 96.04Ω 131.90Ω 104.10Ω 93.81Ω
표 1의 급속 열처리 공정에 사용된 도전성 불순물은 보론이며, 약 3KeV정도의 에너지에서 약 3×1015atoms/cm2정도의 농도를 갖고 순수 웨이퍼(100)에 이온주입되어 있다.
여기서, 급속 열처리 공정의 온도는 1010℃와, 1012℃으로 이루어졌다. 또한, 압력은 5mtorr(미리토르)의 고진공, 5torr의 저진공, 770torr의 상압에서 각각 이루어졌으며, 단위는 'torr'로 나타내고, 'mtorr'는 1×10-3torr이다. 또한 Rs는 각 압력에 반비례하여 나타난다.
따라서, 본 발명에 따른 웨이퍼(100)의 급속 열처리 방법은 급속 열처리 공정이 수행되는 챔버 내부의 압력이 줄어듦에 따라 웨이퍼(100)에 이온주입된 도전성 불순물의 확산이 줄어듦을 알 수 있다. 이때, 상기 웨이퍼(100)에 이온주입된 도전성 불순물의 확산이 많이 일어날 경우, 상기 웨이퍼(100)에 이온주입된 상기 도전성 불순물의 농도는 떨어지고, 상기 도전성 불순물의 확산이 적게 일어날 경우, 상기 웨이퍼 (100)에 이온주입된 상기 도전성 불순물의 농도는 증가됨은 본 발명의 실시예에서 실험결과 나타남은 물론이다. 그러나, 상기 도전성 불순물의 농도가 증가하거나 감소되더라도 전기 전도도에 미치는 영향은 미소하거나 거의 영향을 미치지 아니한다.
도 3 내지 도 4는 표 1의 값을 도식화하여 설명하기 위해 나타낸 그래프이 다.
도 3 내지 도 4에 도시된 바와 같이, 본 발명에 따른 웨이퍼(100)의 급속 열처리 방법은 도전성 불순물이 이온주입된 웨이퍼(100)의 급속 열처리 공정이 수행되는 챔버 내부의 압력을 줄임으로서, 상기 도전성 불순물의 확산이 줄어들 수 있다.
여기서, 도 4에서의 기울기가 도 3에 비해 급하게 나타나는 것은 도 4에서의 급속 열처리 온도가 도 3에 비해 높기 때문이라고 할 수 있다. 이때, 급속 열처리 공정은 도 3이 약 1010℃에서 이루어졌으며, 도 4가 1012℃에서 이루어졌다.
따라서, 본 발명에 따른 웨이퍼(100)의 급속 열처리 방법은, 도전성 불순물이 이온주입된 웨이퍼(100)를 수 미리토르(mtorr) 진공도 이하의 진공도에서 급속 열처리하여 상기 도전성 불순물을 활성화할 수 있으며, 열에 의한 접합 깊이의 변화가 크지 않고 상기 급속 열처리 공정의 마진을 증가시킬 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. 예컨대, 상기 피모스 트랜지스터 및 엔모스 트랜지스터에서 제 1 도전성 불순물 또는 제 2 도전성 불순물의 이온주입공정이 어느 하나에서 먼저 이루어져도 무방하다.
이상 상술한 바와 같이, 본 발명에 의하면, 도전성 불순물이 이온주입된 웨이퍼를 수 미리토르 진공도 이하의 진공도에서 급속 열처리하여 상기 도전성 불순물을 활성화할 수 있으며, 열에 의한 접합 깊이의 변화가 크지 않고 상기 열처리 공정의 마진을 증가시킬 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있는 효과가 있다.

Claims (13)

  1. 제 1 도전성 불순물과 상기 제 1 도전성 불순물에 반대되는 도전성을 갖는 제 2 도전성 불순물이 이온주입된 웨이퍼를 소정의 밀폐된 공간을 갖는 챔버 내에 위치시키는 단계;
    상기 웨이퍼가 위치된 상기 챔버 내부의 공기를 펌핑하는 단계; 및
    상기 웨이퍼에 이온주입된 상기 제 1 도전성 불순물 또는 상기 제 2 도전성 불순물을 활성화시키기 위해 5 미리토르 이하의 고진공에서 상기 웨이퍼를 소정의 온도로 열처리하는 단계를 포함함을 특징으로 하는 웨이퍼의 열처리 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 웨이퍼의 열처리는 1010도에서 3초 내지 5초동안 수행함을 특징으로 하는 웨이퍼의 열처리 방법.
  4. 제 1 항에 있어서,
    상기 챔버의 펌핑은
    상기 챔버 내부의 공기를 1×10-6토르 이하의 진공도까지 펌핑하는 단계와,
    상기 챔버 내부의 공기를 펌핑하면서 운반 가스를 상기 챔버의 내부에 유동시켜 5 미리토르 이하의 고진공 상태를 유지하는 단계를 포함함을 특징으로 하는 웨이퍼의 열처리 방법.
  5. 제 1 도전성 불순물을 웨이퍼의 전면에 이온주입하여 채널 불순물 영역을 형성하는 단계;
    상기 채널 불순물 영역의 상부에 게이트 절연막을 게재하여 적어도 하나 이상의 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 및
    상기 게이트 전극 및 스페이서를 이온주입 마스크로 사용하여 상기 채널 불순물 영역의 양측 소스 및 드레인 영역의 상기 웨이퍼의 표면에 제 1 도전성 불순물과 반대되는 도전성을 갖는 제 2 도전성 불순물을 소정의 얕은 깊이로 이온 주입하고, 5 미리토르 이하의 고진공을 갖는 챔버에서 상기 웨이퍼를 소정의 온도로 열처리하여 상기 웨이퍼에 이온주입된 상기 제 1 도전성 불순물 또는 상기 제 2 도전성 불순물이 활성화된 얕은 접합을 형성하는 단계를 포함함을 특징으로 하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 웨이퍼의 열처리는 1010도에서 3초 내지 5초 동안 수행함을 특징으로 하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 웨이퍼의 열처리 시 상기 챔버 내부의 공기를 1×10-6토르 이하의 진공도까지 펌핑하는 단계와,
    상기 챔버 내부의 공기를 펌핑하면서 운반 가스를 상기 챔버의 내부에 유동시켜 5 미리토르 이하의 고진공 상태를 유지하여 상기 웨이퍼의 열처리를 수행하는 단계를 더 포함함을 특징으로 하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 게이트 전극의 형성 후, 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 게이트 전극의 양측 웨이퍼에 상기 제 2 도전성 불순물을 이온주입하여 소스/드레인 확장 불순물영역을 형성하는 단계를 더 포함함을 특징으로 하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 2 도전성 불순물은 1KeV정도의 이온주입에너지에서 약 1×1013 atoms/cm2 내지 약 1×1014 atoms/cm2 의 저농도로 상기 소스/드레인 확장 불순물영역에 이온주입함을 특징으로 하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법.
  11. 제 5 항에 있어서,
    상기 제 1 도전성 불순물은 보론 또는 BF2임을 특징으로 하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법.
  12. 제 5 항에 있어서,
    상기 제 2 도전성 불순물은 인 또는 아세닉임을 특징으로 하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법.
  13. 제 5 항에 있어서,
    상기 얕은 접합은 상기 웨이퍼의 표면으로부터 1000Å 깊이를 갖도록 형성함을 특징으로 하는 웨이퍼의 열처리 방법을 이용한 반도체 소자의 제조방법.
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