KR100291276B1 - 반도체 소자의 실리사이드 형성 방법 - Google Patents

Abstract

PAI에서와 같은 부가적인 장비의 사용과 복잡한 공정없이 간단한 방법에 의한 초집적 반도체 소자에 필요한 균일하고 낮은 저항을 갖는 실리사이드를 형성하기 위하여, 실리콘웨이퍼의 소자 영역에 소스/드레인의 접합과 측벽 스페이서를 포함하는 게이트 전극을 형성하고, 실리콘웨이퍼를 디개스한다. 그리고, 실리콘웨이퍼 전면을 스퍼터 시스템 내의 스퍼터 식각 챔버에서 아르곤 고주파 플라즈마로, 125W 내지 225W의 전력, 30초 내지 80초의 처리 시간 조건에서 플라즈마 처리로 스퍼터 식각한다. 이후, 실리콘웨이퍼 전면에 스퍼터링에 의해 실리사이드 형성을 위한 금속 박막을 증착하고, 빠른 열처리하여 게이트 전극 상부 및 접합 상부에 균일하고 낮은 저항의 실리사이드를 형성한다. 이와 같이 고가의 이온 주입 장비가 필요한 PAI와 수용액 불산에 의한 습식 세정 공정을 하지 않고, 금속 박막 증착을 위한 스퍼터 시스템에서 플라즈마 처리를 하므로 공정이 간단하고 경제적이며, 동일 스퍼터 시스템에서 인 시투로 디개스, 플라즈마 처리, 티타늄 박막 증착을 진행할 수 있어 생산성을 향상시킨다.

Description

반도체 소자의 실리사이드 형성 방법{SILICIDE FORMING METHOD OF SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 콘택(contact)에서의 접촉 저항을 감소시키기 위한 실리사이드를 형성하는 방법에 관한 것이다.

일반적으로 현재 모스 구조의 전계 효과 트랜지스터에서는, 트랜지스터 구동 회로의 콘택(contact) 접촉 저항을 낮추기 위하여 티타늄 실리사이드 또는 코발트 실리사이드 형성 기술 등이 이용하고 있다.

그러나 반도체 소자의 미세화에 따른 폴리 배선 선폭(critical dimension, CD)과 콘택부의 면적 감소 특히, 폴리 배선 선폭이 0.25미크론(㎛) 이하의 초집적 반도체 소자에서는 티타늄 실리사이드 형성이 무척 어려우며, 코발트 실리사이드는 미세한 자연 산화막에 의해서도 표면 저항이 크게 영향벋는 문제점이 있다.

따라서, 이러한 초집적 반도체 소자에서의 티타늄 실리사이드 문제점을 해결하기 위하여, 최근에는 티타늄 박막 증착 이전에 폴리 실리콘에 몰리브덴(Mo), 비소(As) 등의 무거운 원소로 이온 주입 공정을 실시하여 폴리 실리콘 그레인 사이즈를 줄이는 PAI(pre-amorphization implant) 기술이 이용되고 있다.

또한, 실리사이드 형성을 위한 금속 박막 증착 이전에 실리콘웨이퍼 표면에 있는 자연 산화막을 반드시 제거해야 한다. 산화막이 제거되지 않은 상태에서 실리사이드 형성을 위한 금속 박막이 증착되면 열처리에 의한 실리사이드 형성 공정에서 이 산화막이 확산 베리어(diffusion barrier)로 작용하여 실리사이드의 형성을 방해한다. 이 자연 산화막의 문제점은 코발트 실리사이드 형성에서 더욱 커다란 문제로 나타나고 있다.

그러면 첨부된 도 1a와 도 1b를 참조하여 종래 PAI를 이용하여 반도체 소자의 실리사이드를 형성하는 방법을 개략적으로 설명한다.

먼저 도 1a에 도시한 바와 같이, 소자 분리 영역(2)이 정의된 실리콘웨이퍼(1)에 게이트 산화막과 폴리 실리콘으로 이루어지며, 그 측벽에 측벽 스페이서(S)를 가지는 0.25미크론 이하의 선폭인 게이트 전극(G)과 게이트 전극(G)의 양측 하부 실리콘웨이퍼(1)에 소스/드레인의 접합(J)을 형성하여 실리콘웨이퍼(1)의 소자 영역에 트랜지스터를 형성한다. 그리고, 실리콘웨이퍼(1)를 이온 주입 장치에 장입한 후, 실리콘웨이퍼(1) 전면(접합 영역의 실리콘과 게이트 영역의 폴리 실리콘 전 영역)에 몰리브덴, 비소 등의 무거운 원소를 이온 주입(PAI)하여 게이트(G) 상부의 폴리 실리콘 및 접합(J)의 실리콘 그레인 사이즈를 줄인다.

그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1) 전면을 수용액 불산(HF)으로 습식 세정(wet cleaning)하여 실리콘 및 폴리 실리콘 표면에 존재하는 자연 산화막을 제거하고, 실리콘웨이퍼(1)를 스퍼터(sputter) 시스템 내의 디개스 챔버(degas chamber)에 장입하여 디개스를 실시하여 실리콘 및 폴리 실리콘 표면에서 수분을 포함하는 불순물을 제거한다. 그리고, 스퍼터 시스템 내의 스퍼터 챔버에서 실리사이드 형성을 위한 티타늄, 코발트 등의 금속을 실리콘웨이퍼(1) 전면에 스퍼터링하여 금속 박막(3)을 형성한 후, 실리콘웨이퍼(1)를 빠른 열처리(rapid thermal process, RTP) 장비에 장입하여 빠른 열처리함으로써, 접합(J) 영역의 실리콘 및 게이트(G) 영역의 폴리 실리콘과 금속 박막(3)의 계면 반응에 의해 균일한 실리사이드(4)를 형성한다.

그 다음, 실리사이드 형성에 이용되지 않고 남은 티타늄, 코발트 등의 금속 박막을 제거한 후, 재차 실리콘웨이퍼를 빠른 열처리하여 실리사이드의 상을 안정화시켜 낮은 저항의 실리사이드를 완성한다.

이와 같이 PAI를 이용하면 선폭이 0.25미크론 이하로 좁은 게이트를 갖는 초집적 반도체 소자에서도 균일하고 낮은 저항의 실리사이드를 형성할 수 있지만, PAI를 실시하기 위해서는 별도로 고가의 이온 주입 장치가 있어야 하며, 이온 주입시 공정 변수가 많아 최적의 조건을 찾아내는 것이 어려울 뿐만 아니라 이온 주입을 하기 때문에 반도체 소자에 손상(damage)을 줄 수 있다. 또한, 추가적인 이온 주입 장치에서 PAI를 실시하므로 생산성이 크게 떨어지게 된다.

또한, 실리사이드 형성을 위한 금속 박막 증착 이전, 실리콘웨이퍼 표면의 자연 산화막을 제거하기 위하여 수용액 불산으로 습식 세정하므로, 이때 게이트 폴리 실리콘의 측벽이 불산 수용액에 노출되어 영향을 받는다. 따라서 게이트 폴리 에지(edge) 부분이 중앙 부분에 비하여 취약한 실리사이드 구조를 갖게 되어 게이트 폴리 실리사이드의 구조가 불안정하고, 표면 저항도 높게 된다.

그리고, 종래에는 불산 수용액에 의한 습식 세정 후, 금속 박막 증착 이전에 실리콘웨이퍼가 공기중에 노출되기 때문에 실리콘웨이퍼 표면에 자연 산화막이 다시 성장되는 데, 이 성장되는 자연 산화막의 두께가 두꺼워지면 빠른 열처리에 의해 실리사이드를 형성할 경우, 확산 베리어로 작용하여 실리사이드 형성을 방해하고 표면 저항도 증가하게 된다. 따라서, 공정 간의 시간 지연 관리가 반드시 필요하게 된다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 PAI에서와 같은 부가적인 장비의 사용과 복잡한 공정없이 간단한 방법에 의해 초집적 반도체 소자에 필요한 균일하고 낮은 저항을 갖는 실리사이드를 형성하는 방법을 제공하는 데 있다.

또한, 본 발명의 목적은 실리사이드 형성을 위한 금속 박막 증착 이전의 불산 수용액에 의한 습식 세정 공정을 생략하여 공정 간의 시간 지연 관리가 필요없는 간단한 방법에 의해 초집적 반도체 소자에서 균일하고 낮은 저항을 갖는 실리사이드를 형성하는 방법을 제공하는 데 있다.

도 1a와 도 1b는 종래 PAI을 이용한 반도체 소자의 실리사이드 형성 방법을 개략적으로 도시한 실리콘웨이퍼의 단면도이고,

도 2a 내지 도 2e는 본 발명에 따라 반도체 소자의 실리사이드를 형성하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이고,

도 3은 좁은 N-폴리 실리사이드를 본 발명과 종래 기술에 의해 형성하였을 때의 표면 저항을 비교 측정하여 도시한 것이고,

도 4는 좁은 P-폴리 실리사이드를 본 발명과 종래 기술에 의해 형성하였을 때의 표면 저항을 비교 측정하여 도시한 것이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 금속 박막 증착 이전에 PAI 및 자연 산화막 제거를 위한 수용액 불산에 의한 습식 세정 대신 실리콘웨이퍼 전면을 플라즈마 처리에 의한 스퍼터 식각하는 것을 특징으로 한다.

이때, 플라즈마 처리는 금속 박막 증착을 위한 스퍼터 시스템 내의 스퍼터 식각 챔버에서 실시하며, 플라즈마 소스로 아르곤 고주파 플라즈마를 이용한다.

그리고, 플라즈마 처리는 고주파로 125W 내지 225W의 전력, 30초 내지 80초의 처리 시간 조건에서 실시하며, 플라즈마 처리시 챔버 벽에 400KHz의 고주파로 200W의 전력을 추가한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 2a 내지 도 2e는 본 발명에 따라 반도체 소자의 실리사이드를 형성하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.

먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)에 소자 분리 영역(12)을 정의하고, 실리콘웨이퍼(11)를 열산화하여 정의된 소자 영역에 게이트 산화막을 형성한다. 그리고, 실리콘웨이퍼(11) 전면에 P형 또는 N형 도펀트(dopant)가 도핑된 폴리 실리콘을 증착하고 패터닝(patterning)하여 선폭이 0.25미크론 이하인 게이트 전극(G)을 형성한다. 이후, 게이트 전극(G)을 마스크로 P형 또는 N형 불순물을 이온 주입하고 어닐링(annealing)하여 소스/드레인의 접합(J)을 형성하고, 질화막 등의 절연막을 증착하여 이방성 식각함으로써 게이트 전극(G)의 측벽에 측벽 스페이서(S)를 형성한다. 이때, 소스/드레인 접합(J)은 일반적인 반도체 소자 제조 공정에 따라 LDD(lightly doped drain) 형태로 형성할 수도 있다.

그 다음 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11)를 스퍼터 시스템, 바람직하게는 표준 스퍼터 시스템 내의 디개스 챔버에 장입하여 100℃ 정도의 낮은 온도로 디개스하여 자연 산화막의 형성을 억제한다. 그리고, 실리콘웨이퍼(11)를 비아(via) 베리어 금속막을 증착하기 전에 작은 비아 홀 내의 불순물을 식각해 내기 위한 챔버로 거의 모든 스퍼터 시스템에 장착되어 있는 스퍼터 식각 챔버에 장입하여 스퍼터 식각한다. 이때, 바람직하게는 스퍼터 식각을 플라즈마 처리로 하고, 플라즈마 소스로 아르곤(Ar) 고주파(radio frequency, RF) 플라즈마를 사용하며, 125W 내지 225W 정도의 고주파 전력(power)으로 30초 내지 80초 정도로 플라즈마 처리한다. 또한, 챔버 벽에 400KHz의 고주파로 200W의 전력을 추가한다. 여기서 플라즈마 처리는 음 전압이 가하여지는 전극에 실리콘웨이퍼를 놓고 스퍼터 식각과 같은 방법의 공정을 진행하는 것이다.

그러면, 실리콘웨이퍼(11)에서는 100Å 내지 200Å 정도의 열 산화막이 제거되는 수준의 물질들이 제거되므로 실리콘웨이퍼(11) 전면(게이트 전극(G)의 상부 폴리 실리콘 및 접합(J)의 실리콘 표면)의 자연 산화막이 제거되고, 운동량 전달 방식에 의한 스퍼터로 게이트 전극(G) 상부의 폴리 실리콘 및 접합(J) 영역 표면의 실리콘 그레인 사이즈가 줄어든다. 따라서, 종래 PAI 및 불산 수용액에 의한 습식 세정을 실시한 것과 동일한 효과를 얻을 수 있다. 그리고, PAI를 위한 고가의 이온 주입 장비 및 불산 수용액에 의한 습식 세정 장비가 필요 없게 되며, 이온 주입에 따른 실리콘웨이퍼의 손상을 방지할 수 있다. 또한 불산 수용액에 의한 습식 세정 공정을 생략하므로, 게이트 전극(G)의 상부 폴리 실리콘이 불산 수용액에 노출되지 않기 때문에 종래와 같이 게이트 폴리 에지 부분의 취약성을 방지할 수 있다.

그 다음 도 2c에 도시한 바와 같이, 실리콘웨이퍼(11)를 스퍼터 시스템 내의 스퍼터 챔버에 장입하여, 실리콘웨이퍼(11) 전면에 티타늄, 코발트 등의 금속을 스퍼터링하여 실리사이드 형성을 위한 금속 박막(13)을 증착한다. 그리고, 자연 산화막 제거를 위한 플라즈마 처리에 의한 스퍼터 식각과 실리사이드 형성을 위한 금속 박막(13)의 증착을 동일 스퍼터 시스템에서 인 시투(in-situ)로 실시하므로 종래 불산 수용액에 의한 습식 세정으로 자연 산화막을 제거한 후, 금속 박막 증착까지의 공정 시간 지연에 대한 관리가 필요 없게 된다.

그 다음 도 2d에 도시한 바와 같이, 실리콘웨이퍼(11)를 빠른 열처리 장치에 장입하여 열처리한다. 그러면, 금속 박막(13)과 게이트 전극(G) 상부의 폴리 실리콘 및 접합(J) 영역의 실리콘에서의 계면 반응에 의해 실리사이드(14)가 형성된다.

그 다음 도 2e에 도시한 바와 같이, 습식 장비에서 실리사이드 형성에 이용되지 않고 남아 있는 실리콘웨이퍼(11) 상부의 금속 박막을 제거한 후, 재차 실리콘웨이퍼(11)를 열처리한다.

도 3은 좁은 N-폴리 실리사이드를 본 발명과 종래 기술에 의해 형성하였을 때의 표면 저항을 비교 측정하여 도시한 것이고, 도 4는 좁은 P-폴리 실리사이드를 본 발명과 종래 기술에 의해 형성하였을 때의 표면 저항을 비교 측정하여 도시한 것이다.

도 3과 도 4에서 가로축은 0.25 미크론 선폭의 게이트 폴리에서의 폴리 실리사이드(폴리사이드)의 표면 저항(Ω/sq)이고, 세로축은 누적 확률(cumulative probability)(%)이다. 그리고, 본 발명에 따른 실시예는 티타늄 실리사이드로 형성하였으며, 플라즈마 처리에 의한 스퍼터 식각은 225W 고주파 전력으로 약 30초간 실시하였을 경우의 폴리사이드 표면 저항이고, 종래 기술은 PAI를 하지 않았으며, 수용액 불산에 의한 습식 세정 공정을 실시하였을 경우의 폴리사이드 표면 저항이다.

도 3과 도 4에서 알 수 있는 바와 같이, PAI나 플라즈마 처리를 하지 않고, 수용액 불산에 의한 습식 세정을 한 종래 기술에서는 티타늄 실리사이드의 표면 저항이 초집적 반도체 소자의 제작이 불가능 할 정도로 높은 표면 저항을 보이고 있지만, 플라즈마 처리에 의한 스퍼터 식각을 한 본 발명의 실시예에서는 초집적 반도체 소자의 제조가 가능한 정도의 표면 저항을 나타냄을 알 수 있다.

이와 같이 본 발명은 초집적 반도체 소자에서의 균일하고 낮은 저항의 실리사이드를 형성하기 위하여 고가의 이온 주입 장비가 필요한 PAI를 하지 않고, 금속 박막 증착을 위한 스퍼터 시스템에서 플라즈마 처리에 의한 스퍼터 식각을 하므로 공정이 간단하고 경제적이며, 이온 주입을 하지 않으므로 반도체 소자의 손상을 방지할 수있을 뿐만 아니라 불산 수용액에 의한 습식 세정 공정을 생략할 수 있으므로 게이트 폴리 실리콘의 측벽이 불산 수용액에 노출되지 않아 균일하고 낮은 저항의 안정된 게이트 폴리사이드 형성이 가능하며, 자연 산화막을 제거한 후 실리사이드 형성을 위한 금속 박막 증착까지의 공정 시간 지연에 대한 관리가 필요 없게 되고, 특히, 동일 스퍼터 시스템에서 인 시투(in-situ)로 디개스, 플라즈마 처리, 금속 박막 증착을 진행할 수 있어 생산성이 향상되고, 불순물에 노출되는 시간이 감소하므로 생산 수율을 향상시킬 수 있다.

Claims (7)

1. 실리콘웨이퍼의 소자 영역에 소스/드레인의 접합과 측벽 스페이서를 포함하는 게이트 전극을 형성하고, 상기 실리콘웨이퍼를 디개스하는 단계와;

   상기 실리콘웨이퍼 전면을 플라즈마 처리에 의한 스퍼터 식각하는 단계와;

   상기 실리콘웨이퍼 전면에 스퍼터링에 의해 실리사이드 형성을 위한 금속 박막을 증착하는 단계와;

   상기 실리콘웨이퍼를 빠른 열처리하여 상기 게이트 전극 상부 및 접합 상부에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
2. 제 1 항에 있어서, 상기 스퍼터 식각을 위한 플라즈마 처리는 스퍼터 시스템 내의 스퍼터 식각 챔버에서 실시하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
3. 제 2 항에 있어서, 상기 플라즈마 소스로 아르곤 고주파 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
4. 제 3 항에 있어서, 상기 플라즈마 처리는 125W 내지 225W의 고주파 플라즈마 전력, 30초 내지 80초의 처리 시간 조건에서 실시하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
5. 제 4 항에 있어서, 상기 플라즈마 처리시, 상기 챔버 벽에 200W의 전력을 추가하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
6. 제 5 항에 있어서, 상기 추가 전력은 400KHz의 고주파인 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
7. 제 1 항 또는 제 6 항에 있어서, 상기 금속 박막은 코발트 또는 티타늄 박막인 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.