JPH1154455A

JPH1154455A - 半導体装置の製造方法

Info

Publication number: JPH1154455A
Application number: JP20407797A
Authority: JP
Inventors: Takashi Fukushima; 隆史福島; Hiroshi Iwata; 浩岩田; Kotaro Kataoka; 耕太郎片岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-07-30
Filing date: 1997-07-30
Publication date: 1999-02-26

Abstract

(57)【要約】【課題】高融点金属とシリコンを反応させ高融点金属
シリサイド膜を形成する工程によって、高融点金属シリ
サイド膜が不均一に形成されたり、高融点シリサイド膜
が高抵抗化したりする問題があった。【解決手段】シリコン半導体上に、還元性を有するコ
バルトなどのアルカリ金属を除く金属膜をスパッタリン
グ法によって堆積させ、アルカリ金属以外の金属膜を除
去することによって清浄なシリコン表面を得た後、シリ
コン表面へ高融点金属を堆積させ、熱処理を行うことに
より、信頼性が高く低抵抗で良好な高融点金属シリサイ
ド膜を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体上へ電極形
成する工程を含む半導体装置の製造方法に関し、具体的
には、高融点金属シリサイド膜形成前の半導体表面の汚
染物を効果的に除去し、低抵抗、高耐熱性、均一膜厚の
高融点金属シリサイド電極の形成を目的とする半導体上
への電極の形成工程を有した半導体装置の製造方法に関
する。

【０００２】

【従来の技術】従来の高融点金属からなる電極形成方法
に関して、Ｎ型電界効果トランジスタでのゲート電極形
成でのサリサイド技術の方法に基づいて説明する。図３
〜図５は、従来技術における製造工程を示した断面図で
ある。まず、図３（ａ）に示すように、シリコン半導体
基板３０１上にウェル領域（Ｐ型ウェル領域）３０２、
フィールド酸化膜３０３、ゲート酸化膜３０４等を周知
の方法で形成した後、厚さ１５０ｎｍ〜２００ｎｍ程度
の多結晶シリコン膜３０５を堆積し、ゲート加工用エッ
チングマスク３０６にて異方性エッチングである反応性
イオンエッエング（ＲＩＥ）法でパターニングする。こ
の多結晶シリコン膜３をエッチングするのに用いられる
エッチングガスとしてはＣＦ₄、ＣＣｌ₄、ＣＣｌ₂Ｆ₂、
Ｃｌ₂、ＨＢｒ、ＣＢｒＦ₃、ＳＦ₆、ＮＦ₃、ＣＣｌＦ₃
などである。

【０００３】次に、図３（ｂ）に示すように、注入保護
膜３０７（通常シリコン酸化膜：膜厚１０〜４０ｎｍ程
度）を形成した後、Ｐウェル領域のシリコン基板へ低濃
度の不純物イオンを注入してＬＤＤ（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）領域３０８を形成する。Ｎチ
ャネルトランジスターではヒ素イオンの注入を、例えば
加速電圧２０ｋｅＶ、ドーズ量を１×１０¹³〜３×１０
¹⁴ｃｍ^-2程度で行う。

【０００４】次に、図３（ｃ）に示すように、ゲート側
壁絶縁膜となるシリコン酸化膜３０９を堆積する。膜厚
は例えば１００〜２００ｎｍとする。

【０００５】次に、図４（ｄ）に示すように、ゲート電
極側壁絶縁膜となる酸化膜３０９をＲＩＥによりエッチ
バックし、ゲート側壁絶縁膜３１０を形成する。ここで
のＲＩＥには、ＣＨＦ₃、ＣＦ₄、Ｃ₂Ｆ₆、Ｃ₃Ｆ₈、Ｃ₄
Ｆ₁₀、ＣＣｌ₂Ｆ₂等のエッチングガスを主ガスとして用
いている。

【０００６】次に、図４（ｅ）に示すように、シリコン
酸化膜（１０〜４０ｎｍ程度の膜厚）からなる注入保護
膜３１２を用いて、イオン注入を行う。Ｎチャネルトラ
ンジスターではヒ素イオンを、例えば加速電圧３０〜６
０ｋｅＶ、ドーズ量１〜５×１０¹⁵ｃｍ^-2で注入を行
う。次に、熱処理を加え、注入イオンを活性化させて、
ソース・ドレイン領域３１３を形成する。

【０００７】相補型ＭＯＳトランジスタを形成する場合
には、一方を埋め込みチャネル型（ソース、ドレイン領
域とゲート電極が逆導電型の構造となっており、一般的
にＰＭＯＳＦＥＴ側）で形成し、他方を表面チャネル
型（ソース、ドレイン領域とゲート電極が同導電型の構
造となっており、一般的にＮＭＯＳＦＥＴ側）で形成
する場合には、ゲート電極パターニング前に多結晶シリ
コン膜３０５に燐を拡散し、ゲート電極（ＮＭＯＳ，Ｐ
ＭＯＳ両方のゲート）をあらかじめＮ型の導電タイプと
しておく（この燐の濃度は、ＰＭＯＳへのソース、ドレ
インのイオン注入量、つまりＢ，ＢＦ₂ 等の不純物イオ
ン注入量よりも十分高く、ゲート電極の導電タイプはソ
ース、ドレインへのイオン注入によって変化しない）
が、ＮＭＯＳ，ＰＭＯＳ両方とも表面チャネル型にする
場合は、ゲート電極へのドーピングを本工程のイオン注
入にて行うことが一般的である。つまり、ソース、ドレ
イン、ゲートへのドーピングを同時に行う。この時のイ
オン注入は、ＬＤＤのイオン注入の時と比較し、イオン
注入量が桁違いに多い。

【０００８】次に、図４（ｆ）に示すように、注入保護
膜３１２を除去した後、高融点金属膜３１４を堆積し、
窒素雰囲気下でＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅ
ａｌｉｎｇ（ＲＴＡ）法による熱処理を４００〜６７５
℃、１０〜３０秒程度施して高融点金属３１４とシリコ
ン３０１、３０５を反応させ、高融点金属シリサイド膜
３１５を形成する。

【０００９】具体的には、高融点金属としてチタンを用
いた場合には、通常２段階ＲＴＡ法を用いる。まず最初
のＲＴＡ（１ｓｔＲＴＡ）として、６００℃〜７００℃
の範囲で、１０〜３０秒程度行い、Ｃ４９相のＴｉＳｉ
₂層を形成する。このとき、シリコンと高融点金属が接
触している領域ではシリサイド化反応が起こって高融点
金属シリサイド膜が形成され、一方、シリコン酸化膜と
高融点金属が接触している領域では反応が抑制されシリ
サイド膜が形成されない。１ｓｔＲＴＡ温度が高い場合
（７００℃以上）には、チタンの還元作用が大きいた
め、酸化膜とも反応し、ソース、ドレイン、ゲート間が
チタンシリサイド膜によって短絡してしまうので、高温
で１ｓｔＲＴＡを行うことができない。また、この時、
一般的に窒素雰囲気下でＲＴＡを行っているため、高融
点金属表面は窒化され窒化高融点金属膜（高融点金属が
チタンの場合、窒化チタン膜）が表面側に形成される。

【００１０】次に、図５（ｇ）に示すように、硫酸と過
酸化水素水、塩酸と過酸化水素水、もしくはアンモニア
と過酸化水素水を基本とした溶液等により、未反応高融
点金属膜および、表面に形成された窒化高融点金属膜を
選択的に除去し、高融点金属シリサイド電極を自己整合
的にソース、ドレイン、ゲート上に形成する。高融点金
属としてチタンを用いた場合は、１ｓｔＲＴＡが低温
（７００℃以下）のため、化学量論的に不安定なＣ４９
相のチタンシリサイド層（高抵抗）であるので、選択エ
ッチング後に、ＲＴＡ法による８００〜１０００℃、１
０〜３０秒程度（通常８５０℃程度）の熱処理（２ｎｄ
ＲＴＡ）を施して、化学量論的に安定な低抵抗のＣ５４
相のチタンシリサイド層に変化させる必要がある。

【００１１】

【発明が解決しようとする課題】しかし、上述した従来
方法において、図３（ａ）に示す工程での多結晶シリコ
ン膜３０５（ゲート電極）の加工方法は、フォトレジス
トもしくは、シリコン酸化膜等の絶縁膜をマスクとして
反応性イオンエッチング（ＲＩＥ）により行うが、この
とき、イオン、ラジカル等のエネルギーにより、ゲート
酸化膜を通してシリコン基板表面内部がエッチングガス
により汚染される。汚染物質としては、例えばフッ素、
塩素等のハロゲンが挙げられる。

【００１２】また、図３（ｂ）に示す工程においては、
イオン注入時に注入保護膜３０７表面に付着している汚
染物質がイオン注入により半導体基板表面内部にノック
オンされ、シリコン表面近傍が汚染される。図４（ｅ）
に示す工程においても同様であるが、イオン注入量がＬ
ＤＤ注入に比較して多いのでシリコン基板表面内部への
汚染物のノックオン量も桁違いに多くなる。

【００１３】また、図４（ｄ）の工程において、このと
き、シリコン表面が露出するまでエッチバック（酸化膜
３０９の膜厚均一性、エッチングレートのバラツキ等に
より、通常、酸化膜３０９の膜厚分をエッチング除去で
きるエッチング量に対して、１０〜３０％のオーバーエ
ッチングを行う）するため、シリコン表面が直接ＣＨＦ
₃、ＣＦ₄等のエッチングガスにさらされることとなる。
このため、ＲＩＥによる物理的ダメージもさることなが
ら、エッチングガス中に含まれるフッ素等の汚染物質
が、多量にシリコン中に混入する。もちろん一般的に、
これらシリコン表面に付着した汚染物質は、灰化処理
（アッシング処理）により、また、硫酸過水（硫酸と過
酸化水素水の混合溶液）、塩酸過水（塩酸と過酸化水素
水の混合溶液）、アンモニア過水（アンモニアと過酸化
水素水の混合溶液）等によって半導体基板表面を洗浄す
る事により、ある程度除去しているが、シリコン表面内
部まで混入している汚染物質までは、除去できていない
のが現状である。

【００１４】また、サイドウォール形成時のＲＩＥの際
にシリコン表面にハロゲン等の汚染物元素を含むエッチ
ングダメージ層３１１が生じる。この汚染物質は、イオ
ン注入時のノックオン物質や、ＲＩＥで用いるエッチン
グガスに由来するものである。従来技術では、このエッ
チングダメージ層３１１（汚染層）の上へ高融点金属膜
を堆積させ、熱処理を行ってシリサイド化するために、
得られるシリサイド膜にはこれらの汚染物元素が含まれ
ることになる。このことがシリサイド膜の信頼性や特性
の劣化をひき起こす。例えば、シリコン中にフッ素等の
ハロゲンもしくはハロゲン化合物等が混入した状態での
シリサイド化反応では、高融点金属と、シリコンと、ド
ナーもしくはアクセプタとなる不純物と、ハロゲン等の
汚染物質との混在した何元系にもわたる反応となる。

【００１５】また、高融点金属として、チタンを用いた
場合を例にとると、Ｔｉ−Ｆ等の化合物は比較的安定
（例えば、ＴｉＦ₄の標準生成エンタルピーは−３９
４．２ｋｃａｌ／ｍｏｌｅ）に形成され、チタンとシリ
コンの反応が阻害され、均一な膜が形成されない。ま
た、上記チタンと汚染物の化合物は、チタンシリサイド
膜中におけるグレインバンダリーに偏析しやすい。この
ような膜質では、抵抗が非常に高くなり、特に０．５μ
ｍ以下の配線（ゲート電極）において、顕著な抵抗上昇
が現れる。また、ＴｉＳｉ₂／ＴｉＳｉ₂間の界面自由エ
ネルギーと比較して、ＴｉＳｉ₂とＴｉ−Ｆ等の化合物
との間の界面自由エネルギーは大きく、ＴｉＳｉ₂とＴ
ｉ−Ｆ等の化合物との間が分離された方が安定なため、
外部からエネルギーを加えた場合たやすく分離する。つ
まり、チタンシリサイドの再結晶化温度（８１５℃）以
上の熱処理（２ｎｄＲＴＡ等）により、たやすく凝集す
る課題がある。

【００１６】更に、上述したように不均一な反応による
不均一な膜が形成され、一部の領域のみ非常に膜厚が厚
くなり、他の領域では非常に膜厚が薄くなる現象が生じ
る。言い換えると、チタン膜厚が薄い領域では非常に凝
集しやすくなり、電気抵抗が増大する。また、チタン膜
厚の厚い領域では、不均一な反応によってチタンシリサ
イドの膜厚が大きくなり、ソース、ドレイン領域とウェ
ルとの接合からチタンシリサイドまでの距離が近づき接
合リーク電流が増大すると言う欠点がある。

【００１７】従って、本発明では、シリコン基板上の不
純物を除去することによって、低抵抗で、かつ、均一な
高融点金属シリサイド膜を形成することを目的とする。

【００１８】

【課題を解決するための手段】本発明は、半導体上に電
極を形成する半導体装置の製造方法において、前記半導
体上にアルカリ金属を除く金属膜を堆積する工程と、該
アルカリ金属を除く金属膜を除去することで前記半導体
上の汚染物質を除去する工程とを含むことを特徴とす
る。

【００１９】また、シリコン基板上にゲート絶縁膜とゲ
ート電極とを有する半導体装置を製造する方法におい
て、ハロゲン系エッチングガスを用いてゲート側壁絶縁
膜を有するゲート電極を形成する工程と、前記ゲート電
極を形成した基板上に、アルカリ金属を除く金属膜を堆
積する工程と、該アルカリ金属を除く金属膜を除去する
工程と、高融点金属を堆積する工程と、熱処理を行うこ
とでシリコンと高融点金属が直接接している領域で反応
して高融点金属シリサイド膜を形成する工程とを含むこ
とを特徴とする。

【００２０】特に、前記アルカリ金属を除く金属膜はス
パッタリング法によって堆積されることを特徴とする。

【００２１】特に、前記アルカリ金属を除く金属膜を堆
積する工程と前記アルカリ金属を除く金属膜を除去する
工程との間にイオンを注入する工程とを有することを特
徴とする。

【００２２】また、前記アルカリ金属を除く金属膜は、
コバルト、ニッケル、銅、白金、パラジウムのうちいず
れかであることを特徴とする。

【００２３】

【発明の実施の形態】以下、本発明の実施例について、
図１を参照しながら説明する。（実施例１）図１（ａ）〜（ｃ）は、本発明の第１の実
施例の工程順を示す断面図である。図１（ａ）に示すよ
うに、シリコン半導体１０１表面が、各種工程、例え
ば、ＲＩＥ等の際の汚染により、半導体表面付近にフッ
素系の汚染物質１０２が存在している状態となっている
場合に関して、その半導体表面の清浄化する工程につい
て、詳しく説明する。このような状態のシリコン表面と
は、例えば、サリサイド工程前のゲート多結晶シリコン
上や活性領域（ソース、ドレイン領域）上、あるいは、
コンタクト孔開口後のコンタクト底部等がある。

【００２４】まず、図１（ｂ）に示すように、スパッタ
リング法により、汚染されたシリコン半導体表面上にア
ルカリ金属を除く金属膜を基板温度５００℃以下で被着
する。本実施例では、基板温度２００℃において、膜厚
３０ｎｍ程度のコバルト膜１０３を被着した。この時、
スパッタリングエネルギーにより、シリコン半導体表面
のシリコン原子、及び表面付近に存在している汚染物質
がコバルト膜と反応し、コバルト膜中に取り込まれるこ
ととなる。詳しくは、通常の洗浄（硫酸過水、アンモニ
ア過水、塩酸過水等の溶液による洗浄）では除去しきれ
ない、シリコン表面より少しシリコン内部に存在してい
る汚染物質を、表面のシリコンとコバルトを反応させる
ことにより（スパッタリングエネルギーにより、反応が
起こる）コバルト膜１０３中（反応により形成されたコ
バルトシリサイド膜中を含む）に取り込むことが可能と
なる。ここで、基板温度を５００℃以下の比較的低温に
することにより、表面シリコンとコバルトの反応による
コバルトシリサイド膜１０４の形成は最小限に抑えら
れ、シリコン表面を荒らさない。

【００２５】次に、図１（ｃ）に示すように、不純物を
取り込んだコバルト膜を、例えば硫酸と過酸化水素水の
混合溶液による化学エッチングによって除去した後、シ
リコン表面に残存しているコバルト１０３とシリコンの
反応物（コバルトシリサイド膜１０４）を、フッ酸を基
本とする水溶液を用いて化学エッチングを行って除去す
る。これにより、清浄でダメージの少ないシリコン表面
１０５が得られる。

【００２６】本発明の製造方法によって、コバルトとシ
リコンを反応させる熱処理を行わず、主に表面及び表面
近傍の汚染物質のみをコバルトと反応させてコバルト膜
ごと汚染物質を除去するので、処理中にシリコン表面に
ダメージを与えることなく、シリコン清浄表面が得られ
る。そして、この清浄表面に従来のサリサイド技術をそ
のまま適用することによって、良好なシリサイド膜が得
られる。

【００２７】詳しくは、高融点金属とシリコンを反応さ
せ高融点金属シリサイド膜を形成する工程において、そ
の前処理として所望のシリコン表面に５００℃以下の温
度の下においてコバルト膜を堆積する工程と該コバルト
膜を除去する工程を含むことを特徴とするため、コバル
トと他の物質との反応のしやすさ（還元力の高さ）を利
用でき、シリコン基板表面に付着した汚染物質をコバル
ト膜中に取り込むことができる。

【００２８】尚、本実施例においては、汚染除去用金属
膜コバルトを用いているが、ニッケル、銅、白金、パラ
ジウム等の半導体プロセスで一般的に利用されているア
ルカリ金属を除く金属であれば、いずれも同様の結果が
得られる。汚染除去用金属膜を除去する方法は、前記金
属膜に依存して最適な方法が用いられ、例えば、ニッケ
ルを用いた場合にはスパッタ時の基板温度が２００℃、
銅を用いた場合にはスパッタ時の基板温度が２００℃、
白金を用いた場合にはスパッタ時の基板温度が２００
℃、パラジウムを用いた場合にはスパッタ時の基板温度
が２００℃で行う。アルカリ金属以外の金属のスパッ
タ温度は、本実施例に限定されるのではなく、スパッタ
される金属と基板のシリコンが反応してアルカリ金属以
外の金属がシリコン基板中に拡散しない温度以下に基板
温度を保てばよい。

【００２９】（実施例２）以下、本発明の第２の実施例
について、図２を参照しながら説明する。本実施例で
は、サリサイド技術（自己整合ソース・ドレイン・ゲー
トシリサイド技術）に応用した例に関して説明する。

【００３０】まず、図２（ａ）に示すように、従来技術
（図３（ａ），（ｂ），（ｃ），図４（ｄ），（ｅ））
に従ってサイドウォールを形成し、保護膜３１２を除去
した後、５００℃以下の温度において、シリコン基板に
対し、スパッタリング法によってコバルト膜２０９を堆
積する。コバルト膜厚は、例えば３０ｎｍとする。この
時、実施例１で示したように、シリコン表面の汚染物は
堆積したコバルト膜と反応し、スパッタリング時のエネ
ルギーにより形成されたコバルトシリサイド膜２１０及
びコバルト膜２０９内に取り込まれる。汚染物混入の経
路は、課題で詳しく記載しているので、ここでは省略す
る。ここで、２０１はシリコン半導体基板、２０２はウ
ェル領域、２０３はフィールド酸化膜、２０４はゲート
酸化膜、２０５はゲート電極、２０６はゲート側壁絶縁
膜、２０７はＬＤＤ領域、２０８はソース・ドレイン領
域である。

【００３１】次に、図２（ｂ）に示すように、不純物を
取り込んだコバルト膜２０９を、例えば硫酸と過酸化水
素水の混合溶液による化学エッチングによって除去した
後、シリコン表面に残存している、コバルトと汚染物質
の反応物を含むコバルトシリサイド膜２１０を、フッ酸
を基本とする水溶液を用いて化学エッチングを行って除
去する。これにより、清浄なシリコン表面２１１が得ら
れる。先に形成したサイドウォールを保護するため、本
実施例における化学エッチングは、例えば、０．５％フ
ッ酸水溶液を用いた場合、エッチング時間は９０秒以内
とする。この化学エッチングによって、表面に堆積した
コバルトも完全に除去できるので、ウェハ表面のコバル
ト汚染がない。また、この後の工程で用いる装置が残存
コバルトで汚染される心配も無い。

【００３２】後は、図２（ｃ）に示すように、従来と同
様の方法を経て高融点金属シリサイド電極をソース、ド
レイン、ゲート電極上に自己整合的に形成すれば良い。
例えば、高融点金属としてチタンを用いる場合、シリコ
ン基板表面へ、チタン膜２１２を堆積し、シリコンとチ
タンの均一反応を促進させるため、界面をミキシングさ
せる意味で、シリコンイオンを、例えば加速電圧４０ｋ
ｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2で注入する。次に、６
２５℃、１０秒程度の熱処理（１ｓｔＲＴＡ）を施し
てコバルトとシリコンを反応させ、Ｃ４９相のコバルト
シリサイド層２１３を形成する。次に硫酸と過酸化水素
水の混合溶液によるウェットエッチングによって未反応
チタン膜を除去し、８７５℃、１０秒程度の熱処理（２
ｎｄＲＴＡ）を施して、Ｃ４９相のチタンシリサイド
層２１３をより低抵抗のＣ５４相のチタンシリサイド層
とすることにより、所望のシリコン表面のみに自己整合
的に、従来技術で得られるものより低抵抗で信頼性の高
い高融点金属シリサイド膜を形成することができる。

【００３３】高融点金属はチタンに限る物ではない。例
えば、コバルト、白金、ニッケル等でも良い。これらの
シリサイド化方法に関しても高融点金属堆積後の工程
は、周知の方法に準じて形成すればよい。また、上記高
融点金属の堆積方法は、スパッタリング法、化学的気相
成長法（ＣＶＤ法）、もしくは鍍金法等がある。

【００３４】本実施例では、５００℃の低い基板温度で
不純物除去のためのコバルトの堆積を行ったが、仮に、
堆積したコバルト膜とシリコンが大幅にシリサイド反応
してしまうような高温下でコバルトの堆積を行った場合
について説明する。

【００３５】図６に、高い基板温度でコバルト膜を形成
した場合のＭＯＳＦＥＴの断面図を示す。汚染物除去の
ために、この汚染物質を含んだコバルト膜を除去する
と、図６（ａ）に示すように、結果的に半導体基板自体
がエッチングされてしまうことになる。同一部材には同
一符号を付す。ここに従来のサリサイド技術によって高
融点金属シリサイド膜を形成しようとすると、図６
（ｂ）に示すように、最終的に得られる金属シリサイド
と半導体基板の界面は深くなり、ソース、ドレイン領域
４０８とウェル領域４０２との接合から金属シリサイド
までの距離が近づくこととなり、電流の接合リークが増
大することになる。微細なＭＯＳＦＥＴを得るために
は、浅い接合を形成する技術が不可欠である。

【００３６】更に、高い基板温度でコバルト膜を堆積し
た場合、上述した汚染物を含む反応系でコバルトとシリ
コンとの反応が起きるため、上述したようにシリサイド
反応が一様に起こらず、このシリサイドを除去して得ら
れる表面には凹凸が生じ、平坦な面が得られない。凹凸
のある面にシリサイドを形成しようとすると、均一なシ
リサイド膜が得られず、耐熱性が劣化してしまう。すな
わち、高温熱処理の際に凝集が起こり、シリサイド膜の
高抵抗化に結びつくことになる。特に、０．５μｍ以下
の配線（ゲート電極）において、凝集は顕著となる。

【００３７】また、好ましい実施形態として、上述した
コバルト膜はスパッタリング法によって堆積することで
シリコン表面に付着している不純物と該コバルト膜を反
応させることを特徴とするため、スパッタリングエネル
ギーのみによって、上述したシリコン基板表面に付着し
た汚染物質をコバルト膜中に取り込むことができ、最表
面付近の不純物のみを効率的に取り込めることができ
る。特に、シリサイド化反応に対して、反応阻害、高抵
抗化、耐熱性悪化（凝集促進）の原因となる最表面付近
のハロゲン系不純物を効率よく除去できる。

【００３８】（実施例３）汚染物質除去のためのコバル
トスパッタの後、コバルトを剥離する前に、イオン注入
を行って、注入エネルギー及びコバルトと汚染層のミキ
シング効果により、不純物除去効果を促進させてもよ
い。注入条件は、例えばシリコンイオンを加速電圧２０
〜５０ｋｅＶ、ドーズ量１×１０¹⁵〜１×１０¹⁶ｃｍ^-2
程度で注入する。他の工程は実施例２に記載されている
のと同様に行った。

【００３９】実際に、サイドウォール形成時のＲＩＥに
よって汚染されたシリコン表面に対して、上記の方法を
適用し、フッ素不純物除去の効果をＸ線光電子分光法
（ＸＰＳ）による表面の元素分析によって調べた結果を
表１に示す。

【００４０】

【表１】

【００４１】表１に示すように、ＲＩＥ処理直後には、
エッチングガスに由来するフッ素不純物が多量に検出さ
れるが、ＲＩＥ処理後に通常の硫酸過水による洗浄のみ
しか行わない従来の方法では、確かにフッ素は減少はし
ているものの、完全には除去できていないことがわか
る。一方、従来の洗浄に加えて実施例２で記載したよう
な本発明を適用したコバルトスパッタを行った場合に
は、フッ素量は従来の方法と比べ、さらに減少させるこ
とが可能となった。さらに、イオン注入を行ってミキシ
ング効果を図った場合には、フッ素は完全に除去されて
おり、検出限界以下まで低減できた。

【００４２】また、汚染物質除去のためのコバルト膜の
堆積の方法は、スパッタリング法に限るものではなく、
ＣＶＤ法、鍍金法でもよい。以上述べた方法は、シリコ
ン表面にダメージを与えることなく表面の不純物を除去
できるので、サイドウォール形成後以外の、半導体装置
製造の任意の工程に適用できることは言うまでもない。

【００４３】サリサイド（自己整合ソース、ドレイン、
ゲートシリサイド技術）工程へ本発明を適用する場合に
関して、実施例２では、ソース・ドレイン注入工程の後
で本発明の工程を行っているが、サイドウォール形成
後、ソース・ドレイン注入前に本発明による清浄化を行
っても良い。

【００４４】また、好ましい実施形態として、コバルト
膜堆積後、これを除去する前に、シリコン等のイオンを
注入する工程を含むことによって、イオンの注入エネル
ギーが最表面付近の不純物のみを効率的にコバルト膜中
に取り込めさせることができる。本実施例では、Ｓｉを
不純物として用いたが、Ｎ，Ａｓ，Ｐ，Ｓｂ，Ｂ，Ｇ
ａ，Ｉｎを用いても構わない。

【００４５】

【発明の効果】本発明によれば、アルカリ金属以外の金
属との反応のしやすさ（還元力の高さ）を利用すること
によって、シリコン基板表面に付着した汚染物質をアル
カリ金属以外の金属膜中に取り込むことができ、後の工
程において問題となる汚染物質を極力取り除けるという
効果がある。本効果により、シリコン上にメタルを堆積
するような工程、例えばコンタクト工程にて、メタル／
シリコン界面を非常に清浄化できオーミックコンタクト
を取りやすくなるという効果がある。

【００４６】また、メタルを堆積した後反応させるシリ
サイド化反応にて、極力汚染物を排除した反応を行うこ
とが可能となり、形成された膜の均一性が良く更に、低
抵抗、高耐熱性が実現できる効果がある。しかも、本発
明は、従来のＭＯＳ型半導体装置製造に通常用いられて
いる装置や技術をそのまま適用して簡単に実現できるも
のである。

【００４７】また、ＭＯＳ型半導体装置のソース、ドレ
イン、ゲート電極上に高融点金属シリサイド膜を自己整
合的に形成するサリサイド技術に適用した場合には、ソ
ース、ドレイン、ゲート電極上の汚染物質をアルカリ金
属以外の金属膜が取り込むことができ、その後の高融点
金属シリサイド化反応を均一に、かつハロゲン（フッ
素、塩素等）等の汚染物の含有量の非常に少ない膜質に
形成することができるという作用があり、低抵抗、高耐
熱性シリサイド膜が実現できると同時に、ソース、ドレ
イン領域の接合リーク電流を低く抑える効果がある。

【００４８】さらに、アルカリ金属以外の金属膜はスパ
ッタリング法によって堆積することにより、スパッタリ
ングエネルギーのみによって、シリコン基板表面に付着
した汚染物質をコバルト膜中に取り込むことができ、ま
たアルカリ金属以外の金属とシリコンの反応が生じない
ので最表面付近の不純物のみを効率的に取り込めると言
う作用がある。特に、シリサイド化反応にたいして、反
応阻害、高抵抗化、耐熱性悪化（凝集促進）の原因とな
る最表面付近のハロゲン系不純物（フッ素、塩素等）を
効率よく除去できる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１の工程断面図である。

【図２】本発明の実施例２の工程断面図である。

【図３】従来の工程断面図であり、（ａ）〜（ｃ）は各
工程を示す図である。

【図４】従来の工程断面図であり、（ｄ）〜（ｆ）は各
工程を示す図である。

【図５】従来の工程断面図であり、（ｇ）は各工程を示
す図である。

【図６】本発明におけるコバルト膜形成を、高い基板温
度で行った場合の工程断面図である。

【符号の説明】

１０１シリコン半導体１０２汚染物質１０３、２０９コバルト膜１０４、２１０コバルトシリサイド層１０５、２１１清浄化されたシリコン表面２０１、３０１シリコン半導体基板２０２、３０２ウェル領域２０３、３０３フィールド酸化膜２０４、３０４ゲート酸化膜２０５、３０５多結晶シリコン膜２０６、３１０ゲート側壁絶縁膜２０７、３０８ＬＤＤ領域２０８、３１３ソース・ドレイン領域２１２チタン膜２１３チタンシリサイド膜３０６ゲート電極加工用エッチングマスク３０７、３１２注入保護膜３０９シリコン酸化膜３１１不純物を含むエッチングダメージ層３１４高融点金属膜３１５高融点金属シリサイド膜４００荒れたシリコン表面

Claims

【特許請求の範囲】

【請求項１】半導体上に電極を形成する半導体装置の
製造方法において、前記半導体上にアルカリ金属を除く金属膜を堆積する工
程と、該アルカリ金属を除く金属膜を除去することで前記半導
体上の汚染物質を除去する工程とを含むことを特徴とす
る半導体装置の製造方法。
【請求項２】シリコン基板上にゲート絶縁膜とゲート
電極とを有する半導体装置を製造する方法において、ハロゲン系エッチングガスを用いてゲート側壁絶縁膜を
有するゲート電極を形成する工程と、前記ゲート電極を形成した基板上に、アルカリ金属を除
く金属膜を堆積する工程と、該アルカリ金属を除く金属膜を除去する工程と、高融点金属を堆積する工程と、熱処理を行うことでシリコンと高融点金属が直接接して
いる領域で反応して高融点金属シリサイド膜を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】前記アルカリ金属を除く金属膜はスパッ
タリング法によって堆積されることを特徴とする請求項
１または２に記載の半導体装置の製造方法。
【請求項４】前記アルカリ金属を除く金属膜を堆積す
る工程と前記アルカリ金属を除く金属膜を除去する工程
との間にイオンを注入する工程とを有することを特徴と
する請求項１乃至３のいずれかに記載の半導体装置の製
造方法。
【請求項５】前記アルカリ金属を除く金属膜は、コバ
ルト、ニッケル、銅、白金、パラジウムのうちいずれか
であることを特徴とする請求項１乃至４のいずれかに記
載の半導体装置の製造方法。