JPH0645352A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0645352A JPH0645352A JP19818892A JP19818892A JPH0645352A JP H0645352 A JPH0645352 A JP H0645352A JP 19818892 A JP19818892 A JP 19818892A JP 19818892 A JP19818892 A JP 19818892A JP H0645352 A JPH0645352 A JP H0645352A
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- polycrystalline silicon
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Abstract
(57)【要約】 （修正有）
【構成】 半導体基板２０１上に、多結晶シリコン膜を
堆積し、トランジスタのチャンネル領域となる領域の多
結晶シリコン膜を選択酸化し、ＨＦ系溶液で除去した
後、ゲート酸化膜２０５、ゲート電極２０６を形成し、
Ｔｉ金属を堆積してからＲＴＡを行い、チタンシリサイ
ド層２１０を形成し、未反応のＴｉ金属を除去した後、
Ａｓ注入を行い、ＮＨ3雰囲気中で、ＲＴＡを行い、表
面側をＴｉＮ膜２１１に、基板側をＴｉＳｉ2膜に変え
る。 【効果】 不純物注入を行う前にチタンシリサイド層を
形成するため、層抵抗を下げることができる。基板表面
を露出させる際にダメージを与えることが無く、多結晶
シリコン膜と半導体基板の境界部は、バーズビーク形状
により滑らかになり、電解集中が起こらずリーク電流が
低減できる。
堆積し、トランジスタのチャンネル領域となる領域の多
結晶シリコン膜を選択酸化し、ＨＦ系溶液で除去した
後、ゲート酸化膜２０５、ゲート電極２０６を形成し、
Ｔｉ金属を堆積してからＲＴＡを行い、チタンシリサイ
ド層２１０を形成し、未反応のＴｉ金属を除去した後、
Ａｓ注入を行い、ＮＨ3雰囲気中で、ＲＴＡを行い、表
面側をＴｉＮ膜２１１に、基板側をＴｉＳｉ2膜に変え
る。 【効果】 不純物注入を行う前にチタンシリサイド層を
形成するため、層抵抗を下げることができる。基板表面
を露出させる際にダメージを与えることが無く、多結晶
シリコン膜と半導体基板の境界部は、バーズビーク形状
により滑らかになり、電解集中が起こらずリーク電流が
低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、特性が良いＭＯＳ型電解効果トランジス
タ（ＭＯＳ ＦＥＴ）及び該ＭＯＳ ＦＥＴのソース、
ドレイン領域と上部配線とを接続するコンタクトの製法
に関する。
に関し、特に、特性が良いＭＯＳ型電解効果トランジス
タ（ＭＯＳ ＦＥＴ）及び該ＭＯＳ ＦＥＴのソース、
ドレイン領域と上部配線とを接続するコンタクトの製法
に関する。
【０００２】
【従来の技術】従来のＭＯＳ ＦＥＴの製造方法は、例
えば図２１〜２４に示すようなものである。図２１に示
すように、所定の領域にフィールド酸化膜４０２を形成
した半導体基板４０１上に多結晶シリコン膜４０３を堆
積する工程と、図２２に示すように、上記多結晶シリコ
ン膜４０３上に酸化膜４０４を形成した後、トランジス
タのチャンネル領域となる領域の上記酸化膜４０４及び
多結晶シリコン膜４０３をＲＩＥにより、シリコン基板
が露出するまでエッチングする工程と、図２３に示すよ
うに、ゲート酸化膜４０５、ゲート電極４０６を形成
し、高濃度の半導体基板と逆導電型の不純物イオンをイ
オン注入法によりドーピングする工程と、図２４に示す
ように、Ｔｉ金属をスパッタし、ＲＴＡにより自己整合
的に上記ゲート電極４０６及び、ソース、ドレイン領域
４０８及びゲート電極４０６表面をシリサイド化し、チ
タンシリサイド層４０７を形成した後、未反応のＴｉを
選択的に除去する工程とから成る。
えば図２１〜２４に示すようなものである。図２１に示
すように、所定の領域にフィールド酸化膜４０２を形成
した半導体基板４０１上に多結晶シリコン膜４０３を堆
積する工程と、図２２に示すように、上記多結晶シリコ
ン膜４０３上に酸化膜４０４を形成した後、トランジス
タのチャンネル領域となる領域の上記酸化膜４０４及び
多結晶シリコン膜４０３をＲＩＥにより、シリコン基板
が露出するまでエッチングする工程と、図２３に示すよ
うに、ゲート酸化膜４０５、ゲート電極４０６を形成
し、高濃度の半導体基板と逆導電型の不純物イオンをイ
オン注入法によりドーピングする工程と、図２４に示す
ように、Ｔｉ金属をスパッタし、ＲＴＡにより自己整合
的に上記ゲート電極４０６及び、ソース、ドレイン領域
４０８及びゲート電極４０６表面をシリサイド化し、チ
タンシリサイド層４０７を形成した後、未反応のＴｉを
選択的に除去する工程とから成る。
【０００３】（例えば、M.Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988)）また、従来のＭＯＳ ＦＥＴのソース、ドレ
イン領域と上部配線とを接続するコンタクトの形成方法
として、層間絶縁膜に該ソース、ドレイン領域迄達する
コンタクト孔を形成し、配線材料堆積前処理としてフッ
酸処理を行った後、大気中を堆積装置まで搬送し、配線
材料を堆積する方法や、層間絶縁膜に該ソース、ドレイ
ン領域迄達するコンタクト孔を形成し、堆積装置内にて
堆積前処理としてアルゴン等でコンタクト低部をスパッ
タエッチングした後、配線材料を堆積する方法などがあ
る。
on VLSI Technology Digest of Tchnical Papers, p11
(1988)）また、従来のＭＯＳ ＦＥＴのソース、ドレ
イン領域と上部配線とを接続するコンタクトの形成方法
として、層間絶縁膜に該ソース、ドレイン領域迄達する
コンタクト孔を形成し、配線材料堆積前処理としてフッ
酸処理を行った後、大気中を堆積装置まで搬送し、配線
材料を堆積する方法や、層間絶縁膜に該ソース、ドレイ
ン領域迄達するコンタクト孔を形成し、堆積装置内にて
堆積前処理としてアルゴン等でコンタクト低部をスパッ
タエッチングした後、配線材料を堆積する方法などがあ
る。
【０００４】
【発明が解決しようとする課題】従来のＭＯＳ ＦＥＴ
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、ＲＩＥにより、シリコン基板がダメージを受
けると共に、図２４に示すＡ部、Ｂ部が、急峻な鋭角形
状となるため、電解集中が起こりトランジスタ特性を劣
化させるという問題がある。
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、ＲＩＥにより、シリコン基板がダメージを受
けると共に、図２４に示すＡ部、Ｂ部が、急峻な鋭角形
状となるため、電解集中が起こりトランジスタ特性を劣
化させるという問題がある。
【０００５】また、シリサイド化反応を行う前に（Ｔｉ
金属を堆積する前に）不純物拡散層を形成しているた
め、不純物の影響によりシリサイド化反応の制御が困難
となり、ＴｉＳｉ2 Ｃ５４結晶が安定的に形成できず
抵抗が高くなるという問題が有る。
金属を堆積する前に）不純物拡散層を形成しているた
め、不純物の影響によりシリサイド化反応の制御が困難
となり、ＴｉＳｉ2 Ｃ５４結晶が安定的に形成できず
抵抗が高くなるという問題が有る。
【０００６】また、従来のＭＯＳ ＦＥＴのソース、ド
レイン領域と上部配線とを接続するコンタクトの形成方
法のうち、配線材料堆積前処理としてフッ酸処理を行っ
た後、大気中を堆積装置まで搬送し配線材料を堆積する
方法では、大気中搬送中に自然酸化膜がコンタクト孔低
部に生成されコンタクト抵抗が高抵抗になると供にバラ
ツキも大きくなるという問題点が有る。
レイン領域と上部配線とを接続するコンタクトの形成方
法のうち、配線材料堆積前処理としてフッ酸処理を行っ
た後、大気中を堆積装置まで搬送し配線材料を堆積する
方法では、大気中搬送中に自然酸化膜がコンタクト孔低
部に生成されコンタクト抵抗が高抵抗になると供にバラ
ツキも大きくなるという問題点が有る。
【０００７】また、堆積装置内にて堆積前処理としてア
ルゴン等でコンタクト低部をスパッタエッチングした
後、配線材料を堆積する方法では、スパッタエッチング
時にソース、ドレイン領域がダメージを受け、ソース、
ドレイン領域から半導体基板へのリーク電流が増加する
という問題が有る。本発明は以上の問題を解決すること
を目的とする。
ルゴン等でコンタクト低部をスパッタエッチングした
後、配線材料を堆積する方法では、スパッタエッチング
時にソース、ドレイン領域がダメージを受け、ソース、
ドレイン領域から半導体基板へのリーク電流が増加する
という問題が有る。本発明は以上の問題を解決すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、高濃度不純物拡散領域上にシリサイド層が形
成された領域を有する半導体装置の製造方法であって、
第１の急速加熱処理を行ってシリサイド層を形成した
後、上記不純物を添加し、この後第２の急速加熱処理を
行って上記不純物の活性化及びシリサイド層の安定化を
行うことを特徴とする。
造方法は、高濃度不純物拡散領域上にシリサイド層が形
成された領域を有する半導体装置の製造方法であって、
第１の急速加熱処理を行ってシリサイド層を形成した
後、上記不純物を添加し、この後第２の急速加熱処理を
行って上記不純物の活性化及びシリサイド層の安定化を
行うことを特徴とする。
【０００９】また、半導体装置のトランジスタ形成工程
に於いて、半導体基板上に、多結晶シリコン膜を堆積す
る工程と、トランジスタのチャンネル領域となる領域の
多結晶シリコン膜を選択的に酸化する工程と、該選択的
に酸化された酸化膜をウェットエッチングにより除去
し、上記トランジスタのチャンネル領域の半導体基板表
面を露出する工程と、その上にゲート酸化膜を形成する
工程と、上記チャンネル領域上に該ゲート酸化膜を介し
てゲート電極を形成する工程と、上記多結晶シリコン膜
に、上記半導体基板まで達するソース、ドレイン領域を
形成する工程を含むことを特徴とする。
に於いて、半導体基板上に、多結晶シリコン膜を堆積す
る工程と、トランジスタのチャンネル領域となる領域の
多結晶シリコン膜を選択的に酸化する工程と、該選択的
に酸化された酸化膜をウェットエッチングにより除去
し、上記トランジスタのチャンネル領域の半導体基板表
面を露出する工程と、その上にゲート酸化膜を形成する
工程と、上記チャンネル領域上に該ゲート酸化膜を介し
てゲート電極を形成する工程と、上記多結晶シリコン膜
に、上記半導体基板まで達するソース、ドレイン領域を
形成する工程を含むことを特徴とする。
【００１０】上記ソース、ドレイン領域の形成工程は、
ゲート電極形成後に所定の低濃度の不純物イオンをイオ
ン注入法により上記多結晶シリコン膜に注入した後、ゲ
ート電極側壁酸化膜を形成する工程と、高融点金属膜を
堆積し、第１の急速加熱処理（ＲＴＡ）を行い上記多結
晶シリコン膜と反応させ高融点金属シリサイド膜を形成
する工程と、シリコンと未反応の高融点金属をエッチン
グ除去する工程と、該高融点金属シリサイド膜に所定の
高濃度の不純物イオンをイオン注入法により注入する工
程と、第２の急速加熱処理を行い上記高融点金属シリサ
イド膜を安定化させる工程を含んでなるようにするのが
良い。
ゲート電極形成後に所定の低濃度の不純物イオンをイオ
ン注入法により上記多結晶シリコン膜に注入した後、ゲ
ート電極側壁酸化膜を形成する工程と、高融点金属膜を
堆積し、第１の急速加熱処理（ＲＴＡ）を行い上記多結
晶シリコン膜と反応させ高融点金属シリサイド膜を形成
する工程と、シリコンと未反応の高融点金属をエッチン
グ除去する工程と、該高融点金属シリサイド膜に所定の
高濃度の不純物イオンをイオン注入法により注入する工
程と、第２の急速加熱処理を行い上記高融点金属シリサ
イド膜を安定化させる工程を含んでなるようにするのが
良い。
【００１１】また、上記ソース、ドレイン領域は、ゲー
ト電極、フィールド酸化膜上部迄延在する構造とし、上
部が酸化膜で覆われたゲート電極形成後に所定の低濃度
の不純物をイオン注入法により上記多結晶シリコン膜
（第１の多結晶シリコン膜）に注入した後ゲート電極側
壁酸化膜を形成する工程と、第２の多結晶シリコン膜を
堆積し、局所配線パターンにパターンニングする工程
と、高融点金属膜を堆積し、第１の急速加熱処理（ＲＴ
Ａ）を行い上記第１、第２の多結晶シリコン膜と反応さ
せ高融点金属シリサイド膜を形成する工程と、シリコン
と未反応の高融点金属をエッチング除去する工程と、該
高融点金属シリサイド膜に高濃度の不純物イオンをイオ
ン注入法により注入する工程と、第２の急速加熱処理を
行い上記高融点金属シリサイド膜を安定化させる工程を
含んでなる工程により作製しても良い。
ト電極、フィールド酸化膜上部迄延在する構造とし、上
部が酸化膜で覆われたゲート電極形成後に所定の低濃度
の不純物をイオン注入法により上記多結晶シリコン膜
（第１の多結晶シリコン膜）に注入した後ゲート電極側
壁酸化膜を形成する工程と、第２の多結晶シリコン膜を
堆積し、局所配線パターンにパターンニングする工程
と、高融点金属膜を堆積し、第１の急速加熱処理（ＲＴ
Ａ）を行い上記第１、第２の多結晶シリコン膜と反応さ
せ高融点金属シリサイド膜を形成する工程と、シリコン
と未反応の高融点金属をエッチング除去する工程と、該
高融点金属シリサイド膜に高濃度の不純物イオンをイオ
ン注入法により注入する工程と、第２の急速加熱処理を
行い上記高融点金属シリサイド膜を安定化させる工程を
含んでなる工程により作製しても良い。
【００１２】上記高融点金属材料としては、特にチタ
ン、ニッケル、コバルト、または、ジルコニウムを用い
るのが良い。
ン、ニッケル、コバルト、または、ジルコニウムを用い
るのが良い。
【００１３】上記高融点金属膜の堆積は、堆積前処理装
置と堆積装置が真空状態で結合されたマルチチャンバー
方式の堆積装置を用いて、堆積前処理チャンバーにて水
素雰囲気中で加熱し自然酸化膜を還元除去した後、堆積
チャンバーへ搬送して行うのが良い。
置と堆積装置が真空状態で結合されたマルチチャンバー
方式の堆積装置を用いて、堆積前処理チャンバーにて水
素雰囲気中で加熱し自然酸化膜を還元除去した後、堆積
チャンバーへ搬送して行うのが良い。
【００１４】上記第１の急速加熱処理は、高融点金属膜
堆積装置と急速加熱処理装置（ＲＴＡ装置）が真空状態
で結合されたマルチチャンバー方式の装置を用いて、堆
積チャンバーにて上記高融点金属を堆積した後、ＲＴＡ
チャンバーへ搬送して５５０℃〜６５０℃程度の温度で
行うのが良い。
堆積装置と急速加熱処理装置（ＲＴＡ装置）が真空状態
で結合されたマルチチャンバー方式の装置を用いて、堆
積チャンバーにて上記高融点金属を堆積した後、ＲＴＡ
チャンバーへ搬送して５５０℃〜６５０℃程度の温度で
行うのが良い。
【００１５】また、半導体装置のソース、ドレイン領域
と層間絶縁膜を介して存在する上部配線を接続するコン
タクトの形成方法として、層間絶縁膜に該ソース、ドレ
イン領域迄達するコンタクト孔を形成する工程と、堆積
前処理装置と堆積装置と急速加熱処理装置（ＲＴＡ装
置）が真空状態で結合されたマルチチャンバー方式の装
置を用いて、堆積前処理チャンバーにて水素雰囲気中で
加熱しコンタクト孔低部の自然酸化膜を還元除去する工
程と、堆積チャンバーへ搬送し酸化膜還元作用のある高
融点金属を堆積する工程と、急速加熱処理装置へ搬送し
急速加熱処理により該高融点金属とソース、ドレイン領
域を反応させる工程とを含んでなる製造方法を提供す
る。
と層間絶縁膜を介して存在する上部配線を接続するコン
タクトの形成方法として、層間絶縁膜に該ソース、ドレ
イン領域迄達するコンタクト孔を形成する工程と、堆積
前処理装置と堆積装置と急速加熱処理装置（ＲＴＡ装
置）が真空状態で結合されたマルチチャンバー方式の装
置を用いて、堆積前処理チャンバーにて水素雰囲気中で
加熱しコンタクト孔低部の自然酸化膜を還元除去する工
程と、堆積チャンバーへ搬送し酸化膜還元作用のある高
融点金属を堆積する工程と、急速加熱処理装置へ搬送し
急速加熱処理により該高融点金属とソース、ドレイン領
域を反応させる工程とを含んでなる製造方法を提供す
る。
【００１６】
【実施例】以下に、本発明の半導体装置の製造方法を実
施例によりさらに詳細に説明する。
施例によりさらに詳細に説明する。
【００１７】＜第１の実施例＞図１〜７は本発明の第１
の実施例のトランジスタ形成方法の工程順断面図であ
る。まず、図１に示すように、Ｐ型の半導体基板１０１
上に膜厚５０ｎｍ程度の多結晶シリコン膜１０２を堆積
する。
の実施例のトランジスタ形成方法の工程順断面図であ
る。まず、図１に示すように、Ｐ型の半導体基板１０１
上に膜厚５０ｎｍ程度の多結晶シリコン膜１０２を堆積
する。
【００１８】次に、図２に示すように、トランジスタの
チャンネル領域となる領域の多結晶シリコン膜１０２
を、窒化膜をマスクとして、選択的に１２０ｎｍ程度酸
化し、酸化膜１０３を形成する。
チャンネル領域となる領域の多結晶シリコン膜１０２
を、窒化膜をマスクとして、選択的に１２０ｎｍ程度酸
化し、酸化膜１０３を形成する。
【００１９】次に、図３に示すように、選択的に酸化さ
れた上記チャンネル領域上の酸化膜１０３をＨＦ系溶液
にて除去した後、窒化膜をマスクとしてフィールド酸化
膜１０４を形成する。
れた上記チャンネル領域上の酸化膜１０３をＨＦ系溶液
にて除去した後、窒化膜をマスクとしてフィールド酸化
膜１０４を形成する。
【００２０】次に、図４に示すように、チャンネル領域
での膜厚が８ｎｍ程度のゲート酸化膜１０５を形成した
後、多結晶シリコン膜を堆積し、周知の方法でパターン
ニングしてゲート電極１０６を形成する。
での膜厚が８ｎｍ程度のゲート酸化膜１０５を形成した
後、多結晶シリコン膜を堆積し、周知の方法でパターン
ニングしてゲート電極１０６を形成する。
【００２１】次に、図５に示すように、１平方センチメ
ートル当たり、１３乗オーダー程度の半導体基板と逆導
電型のＰイオン（半導体基板あるいは素子を形成してい
るウェル領域がＰ型の場合ＢＦ2イオン）を注入し、低
濃度不純物拡散層領域１０７を形成した後、ＣＶＤ酸化
膜堆積及びエッチバックによりゲート電極側壁に酸化膜
１０８を形成し、Ｔｉからなる高融点金属膜１０９を堆
積する。
ートル当たり、１３乗オーダー程度の半導体基板と逆導
電型のＰイオン（半導体基板あるいは素子を形成してい
るウェル領域がＰ型の場合ＢＦ2イオン）を注入し、低
濃度不純物拡散層領域１０７を形成した後、ＣＶＤ酸化
膜堆積及びエッチバックによりゲート電極側壁に酸化膜
１０８を形成し、Ｔｉからなる高融点金属膜１０９を堆
積する。
【００２２】次に、図６に示すように、窒素雰囲気中で
５５０℃〜６５０℃程度の温度で、約２０秒程度の急速
加熱処理（ＲＴＡ）を行い、高融点金属膜１０９と多結
晶シリコン膜１０２を反応させ半導体基板まで達するチ
タンシリサイド層１１０を形成した後、その表面のＴｉ
Ｎ層及び未反応のＴｉ金属を選択的に除去する。
５５０℃〜６５０℃程度の温度で、約２０秒程度の急速
加熱処理（ＲＴＡ）を行い、高融点金属膜１０９と多結
晶シリコン膜１０２を反応させ半導体基板まで達するチ
タンシリサイド層１１０を形成した後、その表面のＴｉ
Ｎ層及び未反応のＴｉ金属を選択的に除去する。
【００２３】本実施例では、堆積前処理装置と堆積装置
と急速加熱処理装置（ＲＴＡ装置）が真空状態で結合さ
れたマルチチャンバー方式の装置内に於て、堆積前処理
チャンバーにて水素雰囲気中で加熱し多結晶シリコン膜
１０２表面の自然酸化膜を還元除去する工程と、堆積チ
ャンバーへ搬送し高融点金属膜１０９を堆積する工程
と、急速加熱処理装置へ搬送し急速加熱処理により該高
融点金属膜１０９と多結晶シリコン膜１０２を反応させ
る工程が、１つの装置内にて in situ で行われてい
る。本装置を用いることにより非常に膜質の良いチタン
シリサイド層１１０の形成が可能となっている。
と急速加熱処理装置（ＲＴＡ装置）が真空状態で結合さ
れたマルチチャンバー方式の装置内に於て、堆積前処理
チャンバーにて水素雰囲気中で加熱し多結晶シリコン膜
１０２表面の自然酸化膜を還元除去する工程と、堆積チ
ャンバーへ搬送し高融点金属膜１０９を堆積する工程
と、急速加熱処理装置へ搬送し急速加熱処理により該高
融点金属膜１０９と多結晶シリコン膜１０２を反応させ
る工程が、１つの装置内にて in situ で行われてい
る。本装置を用いることにより非常に膜質の良いチタン
シリサイド層１１０の形成が可能となっている。
【００２４】次に、図７に示すように、１平方センチメ
ートル当たり、１５乗オーダー程度の半導体基板と逆導
電型のＡｓイオン（半導体基板または素子を形成してい
るウェル領域がＰ型の場合ＢＦ2イオン）をＲｐがチタ
ンシリサイド層内に納まる程度のエネルギーで注入し、
ＮＨ3雰囲気中で８５０℃〜１０００℃程度の温度で、
２０秒〜３０秒程度のＲＴＡを行い上記チタンシリサイ
ド層１１０の表面側をＴｉＮ膜１１１に変化させ、半導
体基板１０１側を、ＴｉＳｉ2のＣ５４結晶構造にし、
低濃度不純物領域１０７、チタンシリサイド層１１０、
ＴｉＮ膜１１１、高濃度不純物拡散層領域１１２からな
るソースドレイン領域１１３を形成する。
ートル当たり、１５乗オーダー程度の半導体基板と逆導
電型のＡｓイオン（半導体基板または素子を形成してい
るウェル領域がＰ型の場合ＢＦ2イオン）をＲｐがチタ
ンシリサイド層内に納まる程度のエネルギーで注入し、
ＮＨ3雰囲気中で８５０℃〜１０００℃程度の温度で、
２０秒〜３０秒程度のＲＴＡを行い上記チタンシリサイ
ド層１１０の表面側をＴｉＮ膜１１１に変化させ、半導
体基板１０１側を、ＴｉＳｉ2のＣ５４結晶構造にし、
低濃度不純物領域１０７、チタンシリサイド層１１０、
ＴｉＮ膜１１１、高濃度不純物拡散層領域１１２からな
るソースドレイン領域１１３を形成する。
【００２５】本実施例では、シリサイド層を形成した後
でｎ＋拡散層領域を形成しているため、ｎ＋拡散層領域
上のシリサイド化におけるＡｓイオンの影響が無くな
り、非常に低抵抗のシリサイド層を形成することが可能
となった。
でｎ＋拡散層領域を形成しているため、ｎ＋拡散層領域
上のシリサイド化におけるＡｓイオンの影響が無くな
り、非常に低抵抗のシリサイド層を形成することが可能
となった。
【００２６】すなわち、シリコン基板にＡｓを注入し活
性化した後、スパッタによりＴｉ膜をこの上に形成し、
第１の急速加熱処理を行ってシリサイド化をし、次いで
未反応Ｔｉ膜のエッチングを行い、この後第２の急速加
熱処理にてシリサイド膜の安定化を行う従来の方法で
は、ノンドープシリコンのシリサイド層に比べて２倍以
上大きなシリサイド層しか形成出来ないのに比べ、シリ
コン基板上にスパッタによりＴｉ膜を形成して第１の急
速加熱処理を行ってシリサイド化をし、未反応Ｔｉ膜の
エッチングを行い、この後Ａｓを注入して第２の急速加
熱処理にてシリサイド膜の安定化とＡｓの活性化を同時
に行う本発明による方法では、ノンドープシリコンのシ
リサイド層とほぼ同じぐらい低抵抗の層が形成できる。
性化した後、スパッタによりＴｉ膜をこの上に形成し、
第１の急速加熱処理を行ってシリサイド化をし、次いで
未反応Ｔｉ膜のエッチングを行い、この後第２の急速加
熱処理にてシリサイド膜の安定化を行う従来の方法で
は、ノンドープシリコンのシリサイド層に比べて２倍以
上大きなシリサイド層しか形成出来ないのに比べ、シリ
コン基板上にスパッタによりＴｉ膜を形成して第１の急
速加熱処理を行ってシリサイド化をし、未反応Ｔｉ膜の
エッチングを行い、この後Ａｓを注入して第２の急速加
熱処理にてシリサイド膜の安定化とＡｓの活性化を同時
に行う本発明による方法では、ノンドープシリコンのシ
リサイド層とほぼ同じぐらい低抵抗の層が形成できる。
【００２７】また、半導体基板表面に多結晶シリコンを
設けてゲート電極側壁酸化膜の形成及びシリサイド化を
行っているため、まず、ゲート電極側壁酸化膜用のＣＶ
Ｄ酸化膜のエッチバック時に半導体基板表面がエッチン
グによりダメージを受けることがなく（半導体基板表面
の多結晶シリコンがエッチングストッパーとなるた
め）、更に半導体基板へのチタン金属の拡散を極力抑え
ることが可能となり、かつ、ｎ＋拡散層領域形成のため
のＡｓイオン注入のＲｐをチタンシリサイド層中に抑え
ているため半導体基板はイオン注入によるダメージを受
けない事により、更に、チャンネル領域部の多結晶シリ
コン膜除去については、選択酸化を行った後、ＨＦ系溶
液により除去するため、図２１〜２４の従来例に示すよ
うな、チャンネル領域の多結晶シリコン膜を除去する際
のＲＩＥによる半導体基板へのダメージは無く、かつ、
図２４Ａ部、Ｂ部、のような電解集中が発生し易い鋭角
部が形成されないため、ソース、ドレイン領域から半導
体基板へのリーク電流を減少させることが可能となっ
た。
設けてゲート電極側壁酸化膜の形成及びシリサイド化を
行っているため、まず、ゲート電極側壁酸化膜用のＣＶ
Ｄ酸化膜のエッチバック時に半導体基板表面がエッチン
グによりダメージを受けることがなく（半導体基板表面
の多結晶シリコンがエッチングストッパーとなるた
め）、更に半導体基板へのチタン金属の拡散を極力抑え
ることが可能となり、かつ、ｎ＋拡散層領域形成のため
のＡｓイオン注入のＲｐをチタンシリサイド層中に抑え
ているため半導体基板はイオン注入によるダメージを受
けない事により、更に、チャンネル領域部の多結晶シリ
コン膜除去については、選択酸化を行った後、ＨＦ系溶
液により除去するため、図２１〜２４の従来例に示すよ
うな、チャンネル領域の多結晶シリコン膜を除去する際
のＲＩＥによる半導体基板へのダメージは無く、かつ、
図２４Ａ部、Ｂ部、のような電解集中が発生し易い鋭角
部が形成されないため、ソース、ドレイン領域から半導
体基板へのリーク電流を減少させることが可能となっ
た。
【００２８】図８〜１２は、本発明の第１の実施例のト
ランジスタ形成方法で形成したトランジスタに、さらに
本発明のコンタクト形成方法を用いて上部配線とトラン
ジスタのソースドレイン領域を接続する場合の実施例を
示す工程順断面図である。
ランジスタ形成方法で形成したトランジスタに、さらに
本発明のコンタクト形成方法を用いて上部配線とトラン
ジスタのソースドレイン領域を接続する場合の実施例を
示す工程順断面図である。
【００２９】図８は、第１の実施例で形成したトランジ
スタを示す。ここで、２０１半導体基板、２０４フィー
ルド酸化膜、２０５ゲート酸化膜、２０６ゲート電極、
２０８酸化膜、２１０チタンシリサイド層、２１１Ｔｉ
Ｎ膜、２１３ソース、ドレイン領域である。
スタを示す。ここで、２０１半導体基板、２０４フィー
ルド酸化膜、２０５ゲート酸化膜、２０６ゲート電極、
２０８酸化膜、２１０チタンシリサイド層、２１１Ｔｉ
Ｎ膜、２１３ソース、ドレイン領域である。
【００３０】図９に示すように、トランジスタ上に層間
絶縁膜２１４を形成した後、該層間絶縁膜２１４にソー
ス、ドレイン領域まで（すなわちＴｉＮ膜２１１迄）達
するコンタクト孔２１５を形成する。
絶縁膜２１４を形成した後、該層間絶縁膜２１４にソー
ス、ドレイン領域まで（すなわちＴｉＮ膜２１１迄）達
するコンタクト孔２１５を形成する。
【００３１】次に、図１０に示すように、堆積前処理装
置と堆積装置と急速加熱処理装置（ＲＴＡ装置）が真空
状態で結合されたマルチチャンバー方式の装置内に於
て、堆積前処理チャンバーにて水素雰囲気中で加熱しコ
ンタクト孔低部の自然酸化膜を還元除去し、堆積チャン
バーへ搬送しＴｉ金属膜２１６を堆積した後、急速加熱
処理チャンバーに搬送し、ＲＴＡにより該Ｔｉ金属膜２
１６とソース、ドレイン領域２１３を反応させる。これ
により、ソース、ドレイン領域表面（ＴｉＮ膜２１１）
の自然酸化膜は水素還元により完全に除去され更にin s
itu にてＴｉ金属膜２１６を堆積しているため、堆積前
に新たに自然酸化膜が形成されることは無く、ソース、
ドレイン領域２１３とＴｉ金属膜２１６との接触抵抗の
バラツキは非常に小さくなり、かつコンタクトの歩留り
も良くなる。
置と堆積装置と急速加熱処理装置（ＲＴＡ装置）が真空
状態で結合されたマルチチャンバー方式の装置内に於
て、堆積前処理チャンバーにて水素雰囲気中で加熱しコ
ンタクト孔低部の自然酸化膜を還元除去し、堆積チャン
バーへ搬送しＴｉ金属膜２１６を堆積した後、急速加熱
処理チャンバーに搬送し、ＲＴＡにより該Ｔｉ金属膜２
１６とソース、ドレイン領域２１３を反応させる。これ
により、ソース、ドレイン領域表面（ＴｉＮ膜２１１）
の自然酸化膜は水素還元により完全に除去され更にin s
itu にてＴｉ金属膜２１６を堆積しているため、堆積前
に新たに自然酸化膜が形成されることは無く、ソース、
ドレイン領域２１３とＴｉ金属膜２１６との接触抵抗の
バラツキは非常に小さくなり、かつコンタクトの歩留り
も良くなる。
【００３２】次に、図１１に示すように、コンタクト孔
内にコンタクトプラグ２１７を形成する。本実施例で
は、上記Ｔｉ金属膜２１６上に化学的気相成長法（ＣＶ
Ｄ法）によりブランケットＷを堆積しエッチバックによ
りコンタクトプラグ２１７を形成している。
内にコンタクトプラグ２１７を形成する。本実施例で
は、上記Ｔｉ金属膜２１６上に化学的気相成長法（ＣＶ
Ｄ法）によりブランケットＷを堆積しエッチバックによ
りコンタクトプラグ２１７を形成している。
【００３３】次に、図１２に示すように、上部配線２１
８を形成する。
８を形成する。
【００３４】本実施例における上部配線２１８とソー
ス、ドレイン領域２１３とのコンタクト抵抗はソース、
ドレイン領域表面はチタンシリサイドで形成されている
ため、チタンシリサイドとチタン金属膜の接触抵抗及
び、チタン金属とタングステン金属の接触抵抗の和で決
まるため非常に低く抑えることが可能となっている。
ス、ドレイン領域２１３とのコンタクト抵抗はソース、
ドレイン領域表面はチタンシリサイドで形成されている
ため、チタンシリサイドとチタン金属膜の接触抵抗及
び、チタン金属とタングステン金属の接触抵抗の和で決
まるため非常に低く抑えることが可能となっている。
【００３５】＜第２の実施例＞図１３〜２０は本発明の
第２の実施例のトランジスタ形成方法の工程順断面図で
ある。
第２の実施例のトランジスタ形成方法の工程順断面図で
ある。
【００３６】まず図１３に示すように、所定の領域にフ
ィールド酸化膜３０２を形成した半導体基板３０１上に
膜厚４０ｎｍ程度の多結晶シリコン膜３０３を堆積す
る。次に、図１４に示すように、トランジスタのチャン
ネル領域となる領域の多結晶シリコン膜を、窒化膜をマ
スクとして、選択的に８０ｎｍ程度酸化し、酸化膜３０
４を形成する。
ィールド酸化膜３０２を形成した半導体基板３０１上に
膜厚４０ｎｍ程度の多結晶シリコン膜３０３を堆積す
る。次に、図１４に示すように、トランジスタのチャン
ネル領域となる領域の多結晶シリコン膜を、窒化膜をマ
スクとして、選択的に８０ｎｍ程度酸化し、酸化膜３０
４を形成する。
【００３７】次に、図１５に示すように、選択的に酸化
された上記チャンネル領域上の酸化膜３０４をＨＦ系溶
液にて除去し、チャンネル領域での膜厚が８ｎｍ程度の
ゲート酸化膜３０５を形成した後、多結晶シリコン膜３
０６、タングステンシリサイド膜３０７、酸化膜３０８
を順次堆積し、周知の方法でパターンニングして上部が
酸化膜で覆われたゲート電極３０９を形成する。
された上記チャンネル領域上の酸化膜３０４をＨＦ系溶
液にて除去し、チャンネル領域での膜厚が８ｎｍ程度の
ゲート酸化膜３０５を形成した後、多結晶シリコン膜３
０６、タングステンシリサイド膜３０７、酸化膜３０８
を順次堆積し、周知の方法でパターンニングして上部が
酸化膜で覆われたゲート電極３０９を形成する。
【００３８】次に、図１６に示すように、１平方センチ
メートル当り、１３乗オーダー程度の基板と逆導電型の
Ｐイオン（半導体基板または素子を形成しているウェル
領域がＰ型の場合ＢＦ2イオン）を注入し、低濃度不純
物拡散層領域３１０を形成する。
メートル当り、１３乗オーダー程度の基板と逆導電型の
Ｐイオン（半導体基板または素子を形成しているウェル
領域がＰ型の場合ＢＦ2イオン）を注入し、低濃度不純
物拡散層領域３１０を形成する。
【００３９】次に、図１７に示すように、ゲート電極側
壁に酸化膜３１１を形成し、３０ｎｍ程度の多結晶シリ
コン３１２を堆積し所望の局所配線パターンにパターン
ニングする。
壁に酸化膜３１１を形成し、３０ｎｍ程度の多結晶シリ
コン３１２を堆積し所望の局所配線パターンにパターン
ニングする。
【００４０】次に、図１８に示すように、約５０ｎｍ程
度のＴｉ金属膜３１３を堆積する。次に、図１９に示す
ように、窒素雰囲気中で５５０℃〜６５０℃程度の温度
で、約２０秒程度の急速加熱処理（ＲＴＡ）を行い、Ｔ
ｉ金属膜３１３と多結晶シリコン膜３０３、３１２を反
応させ半導体基板３０１まで達するチタンシリサイド層
３１４を形成した後、未反応のＴｉ及びＴｉ表面のＴｉ
Ｎ層を選択的に除去する。
度のＴｉ金属膜３１３を堆積する。次に、図１９に示す
ように、窒素雰囲気中で５５０℃〜６５０℃程度の温度
で、約２０秒程度の急速加熱処理（ＲＴＡ）を行い、Ｔ
ｉ金属膜３１３と多結晶シリコン膜３０３、３１２を反
応させ半導体基板３０１まで達するチタンシリサイド層
３１４を形成した後、未反応のＴｉ及びＴｉ表面のＴｉ
Ｎ層を選択的に除去する。
【００４１】次に、図２０に示すように、１平方センチ
メートル当たり、１５乗オーダー程度の半導体基板と逆
導電型のＡｓイオン（半導体基板または素子を形成して
いるウェル領域がＰ型の場合ＢＦ2イオン）をＲｐがチ
タンシリサイド層３１４に納まる程度のエネルギーで注
入し、ＮＨ3雰囲気中で８５０℃〜１０００℃程度の温
度で、２０秒〜３０秒程度のＲＴＡを行い上記チタンシ
リサイド膜３１４の表面側をＴｉＮ膜３１５に変化さ
せ、半導体基板側をＴｉＳｉ2のＣ５４結晶構造にし、
低濃度不純物拡散層領域３１０、チタンシリサイド層３
１４、ＴｉＮ膜３１５、高濃度不純物拡散層領域３１６
からなるソースドレイン領域３１７を形成する。
メートル当たり、１５乗オーダー程度の半導体基板と逆
導電型のＡｓイオン（半導体基板または素子を形成して
いるウェル領域がＰ型の場合ＢＦ2イオン）をＲｐがチ
タンシリサイド層３１４に納まる程度のエネルギーで注
入し、ＮＨ3雰囲気中で８５０℃〜１０００℃程度の温
度で、２０秒〜３０秒程度のＲＴＡを行い上記チタンシ
リサイド膜３１４の表面側をＴｉＮ膜３１５に変化さ
せ、半導体基板側をＴｉＳｉ2のＣ５４結晶構造にし、
低濃度不純物拡散層領域３１０、チタンシリサイド層３
１４、ＴｉＮ膜３１５、高濃度不純物拡散層領域３１６
からなるソースドレイン領域３１７を形成する。
【００４２】第２の実施例では、多結晶シリコンを所望
の局所配線パターンにパターンニングした後Ｔｉ金属を
堆積してチタンシリサイド化を行っているため、ソー
ス、ドレイン領域をゲート電極上部、フィールド酸化膜
上部まで延在させることが可能となりそのまま局所配線
として使用することができる。また、フィールド領域
は、第１の実施例と同様に、チャンネル領域の多結晶シ
リコン膜３０３の酸化、除去前に形成してもよい。
の局所配線パターンにパターンニングした後Ｔｉ金属を
堆積してチタンシリサイド化を行っているため、ソー
ス、ドレイン領域をゲート電極上部、フィールド酸化膜
上部まで延在させることが可能となりそのまま局所配線
として使用することができる。また、フィールド領域
は、第１の実施例と同様に、チャンネル領域の多結晶シ
リコン膜３０３の酸化、除去前に形成してもよい。
【００４３】
【発明の効果】半導体基板表面に多結晶シリコン膜を堆
積し、トランジスタのチャンネル領域部の多結晶シリコ
ン膜のみを選択酸化、除去し、半導体基板を露出させ、
ゲート酸化膜、ゲート電極を形成し、ソース、ドレイン
領域表面に対し、高融点金属と多結晶シリコン膜を、Ｒ
ＴＡを行うことにより反応させ、自己整合的に金属シリ
サイド層を形成した後、高濃度のイオン注入を行い不純
物拡散層領域を形成しているため、金属シリサイド層の
抵抗を低減させることが可能となった。
積し、トランジスタのチャンネル領域部の多結晶シリコ
ン膜のみを選択酸化、除去し、半導体基板を露出させ、
ゲート酸化膜、ゲート電極を形成し、ソース、ドレイン
領域表面に対し、高融点金属と多結晶シリコン膜を、Ｒ
ＴＡを行うことにより反応させ、自己整合的に金属シリ
サイド層を形成した後、高濃度のイオン注入を行い不純
物拡散層領域を形成しているため、金属シリサイド層の
抵抗を低減させることが可能となった。
【００４４】また、半導体基板表面に多結晶シリコンを
設けてゲート電極側壁酸化膜の形成及びシリサイド化を
行っているため、ゲート電極側壁酸化膜用のＣＶＤ酸化
膜のエッチバック時に半導体基板表面がエッチングによ
りダメージを受けることがなく（半導体基板表面の多結
晶シリコンがエッチングストッパーとなるため）、か
つ、半導体基板への高融点金属の拡散を極力抑えること
が可能となり、また、高融点金属シリサイド層を介して
Ｒｐが高融点金属シリサイド層内に納まるようにイオン
注入を行うため、半導体基板への欠陥の発生を抑制し、
更に、チャンネル領域部の多結晶シリコン膜除去につい
ては、選択酸化を行った後、溶液により除去するため、
図２１〜２４の従来例に示すような、チャンネル領域の
多結晶シリコン膜を除去する際のＲＩＥによる半導体基
板へのダメージは無く、かつ、図２４Ａ部、Ｂ部、のよ
うな電解集中が発生し易い鋭角部が形成されないため、
ソース、ドレイン領域から、半導体基板へのリーク電流
を低減させることが可能となった。
設けてゲート電極側壁酸化膜の形成及びシリサイド化を
行っているため、ゲート電極側壁酸化膜用のＣＶＤ酸化
膜のエッチバック時に半導体基板表面がエッチングによ
りダメージを受けることがなく（半導体基板表面の多結
晶シリコンがエッチングストッパーとなるため）、か
つ、半導体基板への高融点金属の拡散を極力抑えること
が可能となり、また、高融点金属シリサイド層を介して
Ｒｐが高融点金属シリサイド層内に納まるようにイオン
注入を行うため、半導体基板への欠陥の発生を抑制し、
更に、チャンネル領域部の多結晶シリコン膜除去につい
ては、選択酸化を行った後、溶液により除去するため、
図２１〜２４の従来例に示すような、チャンネル領域の
多結晶シリコン膜を除去する際のＲＩＥによる半導体基
板へのダメージは無く、かつ、図２４Ａ部、Ｂ部、のよ
うな電解集中が発生し易い鋭角部が形成されないため、
ソース、ドレイン領域から、半導体基板へのリーク電流
を低減させることが可能となった。
【００４５】また、堆積前処理装置と堆積装置と急速加
熱処理装置が真空状態で結合されたマルチチャンバー方
式の装置内に於て、堆積前処理チャンバーにて水素雰囲
気中で加熱しコンタクト孔低部の自然酸化膜を還元除去
し、堆積チャンバーへ搬送し高融点金属を堆積した後、
急速加熱処理チャンバーに搬送し、ＲＴＡにより該高融
点金属とソース、ドレイン領域を反応させる為、ソー
ス、ドレイン領域表面の自然酸化膜は水素還元により完
全に除去され、更にin situ にて高融点金属を堆積して
いるため、堆積前に新たに自然酸化膜が形成されること
は無く、ソース、ドレイン領域と高融点金属との接触抵
抗のバラツキは非常に小さくなり、かつコンタクトの歩
留りも良くなる。
熱処理装置が真空状態で結合されたマルチチャンバー方
式の装置内に於て、堆積前処理チャンバーにて水素雰囲
気中で加熱しコンタクト孔低部の自然酸化膜を還元除去
し、堆積チャンバーへ搬送し高融点金属を堆積した後、
急速加熱処理チャンバーに搬送し、ＲＴＡにより該高融
点金属とソース、ドレイン領域を反応させる為、ソー
ス、ドレイン領域表面の自然酸化膜は水素還元により完
全に除去され、更にin situ にて高融点金属を堆積して
いるため、堆積前に新たに自然酸化膜が形成されること
は無く、ソース、ドレイン領域と高融点金属との接触抵
抗のバラツキは非常に小さくなり、かつコンタクトの歩
留りも良くなる。
【００４６】また、ソース、ドレイン領域表面は高融点
金属シリサイドで形成されているため上部配線とソー
ス、ドレイン領域とのコンタクト抵抗は、高融点金属シ
リサイド膜と高融点金属膜の接触抵抗で決るため非常に
低く抑えることが可能となった。
金属シリサイドで形成されているため上部配線とソー
ス、ドレイン領域とのコンタクト抵抗は、高融点金属シ
リサイド膜と高融点金属膜の接触抵抗で決るため非常に
低く抑えることが可能となった。
【００４７】更に、多結晶シリコンを所望の局所配線パ
ターンにパターンニングした後高融点金属を堆積して高
融点金属シリサイド化を行う事により、ソース、ドレイ
ン領域をそのままゲート電極上部、フィールド酸化膜上
部まで延在させることが可能となりそのまま局所配線と
して使用することができる。
ターンにパターンニングした後高融点金属を堆積して高
融点金属シリサイド化を行う事により、ソース、ドレイ
ン領域をそのままゲート電極上部、フィールド酸化膜上
部まで延在させることが可能となりそのまま局所配線と
して使用することができる。
【図１】本発明の第１の実施例のトランジスタ形成方法
の第１工程を示す断面図である。
の第１工程を示す断面図である。
【図２】本発明の第１の実施例のトランジスタ形成方法
の第２工程を示す断面図である。
の第２工程を示す断面図である。
【図３】本発明の第１の実施例のトランジスタ形成方法
の第３工程を示す断面図である。
の第３工程を示す断面図である。
【図４】本発明の第１の実施例のトランジスタ形成方法
の第４工程を示す断面図である。
の第４工程を示す断面図である。
【図５】本発明の第１の実施例のトランジスタ形成方法
の第５工程を示す断面図である。
の第５工程を示す断面図である。
【図６】本発明の第１の実施例のトランジスタ形成方法
の第６工程を示す断面図である。
の第６工程を示す断面図である。
【図７】本発明の第１の実施例のトランジスタ形成方法
の第７工程を示す断面図である。
の第７工程を示す断面図である。
【図８】本発明の第１の実施例のトランジスタ形成方法
で形成したトランジスタに、本発明のコンタクト形成方
法を用いて上部配線とトランジスタのソースドレイン領
域を接続する方法の第１工程を示す断面図である。
で形成したトランジスタに、本発明のコンタクト形成方
法を用いて上部配線とトランジスタのソースドレイン領
域を接続する方法の第１工程を示す断面図である。
【図９】本発明の第１の実施例のトランジスタ形成方法
で形成したトランジスタに、本発明のコンタクト形成方
法を用いて上部配線とトランジスタのソースドレイン領
域を接続する方法の第２工程を示す断面図である。
で形成したトランジスタに、本発明のコンタクト形成方
法を用いて上部配線とトランジスタのソースドレイン領
域を接続する方法の第２工程を示す断面図である。
【図１０】本発明の第１の実施例のトランジスタ形成方
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第３工程を示す断面図である。
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第３工程を示す断面図である。
【図１１】本発明の第１の実施例のトランジスタ形成方
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第４工程を示す断面図である。
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第４工程を示す断面図である。
【図１２】本発明の第１の実施例のトランジスタ形成方
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第５工程を示す断面図である。
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第５工程を示す断面図である。
【図１３】本発明の第２の実施例のトランジスタ形成方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図１４】本発明の第２の実施例のトランジスタ形成方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図１５】本発明の第２の実施例のトランジスタ形成方
法の第３工程を示す断面図である。
法の第３工程を示す断面図である。
【図１６】本発明の第２の実施例のトランジスタ形成方
法の第４工程を示す断面図である。
法の第４工程を示す断面図である。
【図１７】本発明の第２の実施例のトランジスタ形成方
法の第５工程を示す断面図である。
法の第５工程を示す断面図である。
【図１８】本発明の第２の実施例のトランジスタ形成方
法の第６工程を示す断面図である。
法の第６工程を示す断面図である。
【図１９】本発明の第２の実施例のトランジスタ形成方
法の第７工程を示す断面図である。
法の第７工程を示す断面図である。
【図２０】本発明の第２の実施例のトランジスタ形成方
法の第８工程を示す断面図である。
法の第８工程を示す断面図である。
【図２１】従来例の方法の第１行程を示す断面図であ
る。
る。
【図２２】従来例の方法の第２行程を示す断面図であ
る。
る。
【図２３】従来例の方法の第３行程を示す断面図であ
る。
る。
【図２４】従来例の方法の第４行程を示す断面図であ
る。
る。
１０１、２０１、３０１、４０１ 半導体基板 １０４、２０４、３０２、４０２ フィールド酸化
膜 １０２、３０３、４０３ 多結晶シリコン
膜 １０３、３０４、４０４ 酸化膜 １０５、２０５、３０５、４０５ ゲート酸化膜 ３０６ 多結晶シリコン
膜 ３０７ タングステンシ
リサイド膜 ３０８ 酸化膜 １０６、２０６、３０９、４０６ ゲート電極 １０７、３１０ 低濃度不純物拡
散層領域 ３１１ 多結晶シリコン
膜 １０８、２０８、３１２ 酸化膜 １０９ 高融点金属膜 １１０、２１０、３１４、４０７ チタンシリサイ
ド層 １１１、２１１、３１５ ＴｉＮ膜 １１２、３１６ 高濃度不純物拡
散層領域 １１３、２１３、３１７、４０８ ソース、ドレイ
ン領域 ２１４ 層間絶縁膜 ２１５ コンタクト孔 ２１６ Ｔｉ金属膜 ２１７ コンタクトプラ
グ ２１８ 上部配線
膜 １０２、３０３、４０３ 多結晶シリコン
膜 １０３、３０４、４０４ 酸化膜 １０５、２０５、３０５、４０５ ゲート酸化膜 ３０６ 多結晶シリコン
膜 ３０７ タングステンシ
リサイド膜 ３０８ 酸化膜 １０６、２０６、３０９、４０６ ゲート電極 １０７、３１０ 低濃度不純物拡
散層領域 ３１１ 多結晶シリコン
膜 １０８、２０８、３１２ 酸化膜 １０９ 高融点金属膜 １１０、２１０、３１４、４０７ チタンシリサイ
ド層 １１１、２１１、３１５ ＴｉＮ膜 １１２、３１６ 高濃度不純物拡
散層領域 １１３、２１３、３１７、４０８ ソース、ドレイ
ン領域 ２１４ 層間絶縁膜 ２１５ コンタクト孔 ２１６ Ｔｉ金属膜 ２１７ コンタクトプラ
グ ２１８ 上部配線
Claims (8)
- 【請求項１】 高濃度不純物拡散領域上にシリサイド層
が形成された領域を有する半導体装置の製造方法におい
て、 第１の急速加熱処理を行ってシリサイド層を形成した
後、上記不純物を添加し、この後第２の急速加熱処理を
行って上記不純物の活性化及びシリサイド層の安定化を
行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体装置のトランジスタ形成工程に於
いて、半導体基板上に、多結晶シリコン膜を堆積する工
程と、トランジスタのチャンネル領域となる領域の多結
晶シリコン膜を選択的に酸化する工程と、該選択的に酸
化された酸化膜をウェットエッチングにより除去し、上
記トランジスタのチャンネル領域の半導体基板表面を露
出する工程と、その上にゲート酸化膜を形成する工程
と、上記チャンネル領域上に上記ゲート酸化膜を介して
ゲート電極を形成する工程と、上記多結晶シリコン膜
に、上記半導体基板まで達するソース、ドレイン領域を
形成する工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項３】 上記ソース、ドレイン領域の形成方法
が、ゲート電極形成後に所定の低濃度の不純物イオンを
イオン注入法により上記多結晶シリコン膜に注入した後
ゲート電極側壁酸化膜を形成する工程と、高融点金属膜
を堆積し、第１の急速加熱処理を行い上記多結晶シリコ
ン膜と反応させ高融点金属シリサイド膜を形成する工程
と、シリコンと未反応の高融点金属をエッチング除去す
る工程と、該高融点金属シリサイド膜に所定の高濃度の
不純物イオンをイオン注入法により注入する工程と、第
２の急速加熱処理を行い上記高融点金属シリサイド膜を
安定化させる工程とを含んでなることを特徴とする請求
項２の半導体装置の製造方法。 - 【請求項４】 上記ソース、ドレイン領域は、ゲート電
極またはフィールド酸化膜上部迄延在しており、その形
成方法が、上部が酸化膜で覆われたゲート電極形成後に
所定の低濃度の不純物をイオン注入法により上記多結晶
シリコン膜（第１の多結晶シリコン膜）に注入した後、
ゲート電極側壁酸化膜を形成する工程と、第２の多結晶
シリコン膜を堆積し、局所配線パターンにパターンニン
グする工程と、高融点金属膜を堆積し、第１の急速加熱
処理を行い上記第１、第２の多結晶シリコン膜と反応さ
せ高融点金属シリサイド膜を形成する工程と、シリコン
と未反応の高融点金属をエッチング除去する工程と、該
高融点金属シリサイド膜に高濃度の不純物イオンをイオ
ン注入法により注入する工程と、第２の急速加熱処理を
行い上記高融点金属シリサイド膜を安定化させる工程を
含んでなることを特徴とする請求項２の半導体装置の製
造方法。 - 【請求項５】 上記高融点金属は、チタン、ニッケル、
コバルト、または、ジルコニウムである事を特徴とする
請求項３または４の半導体装置の製造方法。 - 【請求項６】 上記高融点金属が、堆積前処理装置と堆
積装置が真空状態で結合されたマルチチャンバー方式の
堆積装置内に於て、堆積前処理チャンバーにて水素雰囲
気中で加熱され自然酸化膜が還元除去された後、堆積チ
ャンバーへ搬送されて堆積されることを特徴とする請求
項３または４または５の半導体装置の製造方法。 - 【請求項７】 上記第１の急速加熱処理が、高融点金属
膜堆積装置と急速加熱処理装置が真空状態で結合された
マルチチャンバー方式の装置内に於て堆積チャンバーに
て上記高融点金属を堆積した後、ＲＴＡチャンバーへ搬
送し５５０℃〜６５０℃程度の温度で急速加熱処理を行
うことによりなされることを特徴とする請求項３または
４または５の半導体装置の製造方法。 - 【請求項８】 半導体装置のソース、ドレイン領域と層
間絶縁膜を介して存在する上部配線を接続するコンタク
トの形成方法に於て、層間絶縁膜に該ソース、ドレイン
領域迄達するコンタクト孔を形成する工程と、堆積前処
理装置と堆積装置と急速加熱処理装置が真空状態で結合
されたマルチチャンバー方式の装置内に於て、堆積前処
理チャンバーにて水素雰囲気中で加熱しコンタクト孔低
部の自然酸化膜を還元除去する工程と、堆積チャンバー
へ搬送し酸化膜還元作用のある高融点金属を堆積する工
程と、急速加熱処理装置へ搬送し急速加熱処理により該
高融点金属とソース、ドレイン領域を反応させる工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19818892A JPH0645352A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19818892A JPH0645352A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645352A true JPH0645352A (ja) | 1994-02-18 |
Family
ID=16386942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19818892A Pending JPH0645352A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
| US6387788B2 (en) | 1998-06-29 | 2002-05-14 | Hyundai Electronics Industries Co., Ltd. | Method for forming polycide gate electrode of metal oxide semiconductor field effect transistor |
| KR100474542B1 (ko) * | 1997-10-06 | 2005-05-19 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1992
- 1992-07-24 JP JP19818892A patent/JPH0645352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474542B1 (ko) * | 1997-10-06 | 2005-05-19 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US6387788B2 (en) | 1998-06-29 | 2002-05-14 | Hyundai Electronics Industries Co., Ltd. | Method for forming polycide gate electrode of metal oxide semiconductor field effect transistor |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
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