JP2833530B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2833530B2 JP2833530B2 JP7183755A JP18375595A JP2833530B2 JP 2833530 B2 JP2833530 B2 JP 2833530B2 JP 7183755 A JP7183755 A JP 7183755A JP 18375595 A JP18375595 A JP 18375595A JP 2833530 B2 JP2833530 B2 JP 2833530B2
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- silicon
- cleaning
- gate electrode
- silicon substrate
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- Electrodes Of Semiconductors (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に電界効果トランジスタ（ＭＯＳＦＥＴ）の製造
方法に関するものである。
法、特に電界効果トランジスタ（ＭＯＳＦＥＴ）の製造
方法に関するものである。
【０００２】
【従来の技術】電界効果トランジスタの高集積化と高性
能化は、比例縮小則に従ってトランジスタの微細化を行
うことによって進められてきたが、電界効果トランジス
タの微細化を行う場合、ゲート領域とソース・ドレイン
領域の低抵抗化は達成されなければならない問題であ
る。その低抵抗化を実現するために、ゲートとソース・
ドレイン領域を、高融点金属との反応によりシリサイド
化する方法があり、特に、ゲートとソース・ドレイン領
域上に、同時にシリサイド膜を形成するサリサイド構造
は、プロセス工程が簡単であるために、半導体装置への
適用が進められている。
能化は、比例縮小則に従ってトランジスタの微細化を行
うことによって進められてきたが、電界効果トランジス
タの微細化を行う場合、ゲート領域とソース・ドレイン
領域の低抵抗化は達成されなければならない問題であ
る。その低抵抗化を実現するために、ゲートとソース・
ドレイン領域を、高融点金属との反応によりシリサイド
化する方法があり、特に、ゲートとソース・ドレイン領
域上に、同時にシリサイド膜を形成するサリサイド構造
は、プロセス工程が簡単であるために、半導体装置への
適用が進められている。
【０００３】近年、低抵抗シリサイド膜の形成方法とし
て、金属形成前に、シリコン表面をスパッタエッチング
処理により清浄化する方法が提案されている（特開昭６
０−５２０４４号公報「金属珪化物形成方法」）。この
公報掲載の実施例を図５に示し、以下に述べる。
て、金属形成前に、シリコン表面をスパッタエッチング
処理により清浄化する方法が提案されている（特開昭６
０−５２０４４号公報「金属珪化物形成方法」）。この
公報掲載の実施例を図５に示し、以下に述べる。
【０００４】シリコン基板３０上には二酸化シリコン層
３２が例えば熱酸化又は化学酸化法などにより形成され
ている。その上にポリシリコン領域３４が形成されてい
る。次に公知の方法によって、ポリシリコン領域３４以
外の二酸化シリコン層３２をパターン化することによ
り、基板の所定の領域を露出させる（ａ図）。
３２が例えば熱酸化又は化学酸化法などにより形成され
ている。その上にポリシリコン領域３４が形成されてい
る。次に公知の方法によって、ポリシリコン領域３４以
外の二酸化シリコン層３２をパターン化することによ
り、基板の所定の領域を露出させる（ａ図）。
【０００５】次に、例えばＨ2 ＳＯ4 及びＨ2 Ｏ2 の溶
液に曝し、さらには、１０％の弗化水素によりデグレー
ジング処理を行うことにより金属被着処理に備える。
液に曝し、さらには、１０％の弗化水素によりデグレー
ジング処理を行うことにより金属被着処理に備える。
【０００６】デグレージング処理後、真空装置に入れて
金属蒸着を行うに先立ってシリコン基板が大気に露出さ
せる際に薄い自然酸化膜３６がシリコン基板３０とポリ
シリコン領域３４に形成される。ついで、スパッタエッ
チングすると、シリコン基板３０及びポリシリコン領域
３４から、自然酸化膜３６を効果的に除去できる（ｂ
図）。
金属蒸着を行うに先立ってシリコン基板が大気に露出さ
せる際に薄い自然酸化膜３６がシリコン基板３０とポリ
シリコン領域３４に形成される。ついで、スパッタエッ
チングすると、シリコン基板３０及びポリシリコン領域
３４から、自然酸化膜３６を効果的に除去できる（ｂ
図）。
【０００７】ついで、シリコン基板上に、所望の厚さに
金属層４０をスパッタリングにより被着させ（ｃ図）、
しかるのちシリコン基板を真空装置から取り出し、窒素
もしくはアルゴンの不活性雰囲気又は真空中で加熱する
ことにより、金属をシリコン基板及びポリシリコン領域
と反応させて、金属層がこれらシリコン基板及びポリシ
リコン領域と接する金属珪化物層４２に転換する（ｄ
図）。こうして金属珪化物を形成する（ｅ図）。
金属層４０をスパッタリングにより被着させ（ｃ図）、
しかるのちシリコン基板を真空装置から取り出し、窒素
もしくはアルゴンの不活性雰囲気又は真空中で加熱する
ことにより、金属をシリコン基板及びポリシリコン領域
と反応させて、金属層がこれらシリコン基板及びポリシ
リコン領域と接する金属珪化物層４２に転換する（ｄ
図）。こうして金属珪化物を形成する（ｅ図）。
【０００８】
【発明が解決しようとする課題】従来より、ゲート領域
とソース・ドレイン領域の低抵抗化には、抵抗率が低い
ことからチタン膜とシリコン膜との反応により形成され
る、チタンシリサイド膜が用いられている。しかし、微
細領域で形成したシリサイド膜は、シリサイド化反応の
拡散種がシリコンであることから、拡散種が少ないシリ
コン端部のシリサイド膜の薄膜化が顕著になり、低抵抗
化が困難となっている。
とソース・ドレイン領域の低抵抗化には、抵抗率が低い
ことからチタン膜とシリコン膜との反応により形成され
る、チタンシリサイド膜が用いられている。しかし、微
細領域で形成したシリサイド膜は、シリサイド化反応の
拡散種がシリコンであることから、拡散種が少ないシリ
コン端部のシリサイド膜の薄膜化が顕著になり、低抵抗
化が困難となっている。
【０００９】さらに、微細化が進みソース領域とドレイ
ン領域が浅接合化すると、チタン膜も薄膜化しなければ
ならない。そこで、低抵抗チタンシリサイド膜の低抵抗
化に必要な膜厚を得るには、シリコンとチタンとの反応
を促進する必要がある。このことから、高融点シリサイ
ド膜形成直前の工程であるイオン注入のカバー膜である
シリコン酸化膜の異方性ドライエッチングによって形成
される、シリコン及びゲート電極表面のダメージ層が与
えるシリサイド化抑制効果を無視することができなくな
り、よって、ダメージ層の排除が重要となる。
ン領域が浅接合化すると、チタン膜も薄膜化しなければ
ならない。そこで、低抵抗チタンシリサイド膜の低抵抗
化に必要な膜厚を得るには、シリコンとチタンとの反応
を促進する必要がある。このことから、高融点シリサイ
ド膜形成直前の工程であるイオン注入のカバー膜である
シリコン酸化膜の異方性ドライエッチングによって形成
される、シリコン及びゲート電極表面のダメージ層が与
えるシリサイド化抑制効果を無視することができなくな
り、よって、ダメージ層の排除が重要となる。
【００１０】特開昭６０−５２０４４号公報の製造方法
においては、Ａｒスパッタエッチングによって、シート
抵抗を低くすることは可能であることが述べられてい
る。しかし、スパッタエッチングによる表面酸化膜の除
去では、酸素がシリコン基板中に押し込まれてしまい、
後に行うシリサイド反応を阻害する可能性が大きい。
においては、Ａｒスパッタエッチングによって、シート
抵抗を低くすることは可能であることが述べられてい
る。しかし、スパッタエッチングによる表面酸化膜の除
去では、酸素がシリコン基板中に押し込まれてしまい、
後に行うシリサイド反応を阻害する可能性が大きい。
【００１１】尚、基板中に押し込まれてしまった酸素が
シリサイド化反応を阻害する可能性は、ロバート・ベイ
ヤー氏らによって、ジャーナル・オブ・アプライド・フ
ィジックス（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ）の第６１巻、第１１号の５１１０頁か
ら５１１７頁の「Ｔｉｔａｎｉｕｍ ｄｉｓｉｌｉｃｉ
ｄｅ ｆｏｒｍａｔｉｏｎ ｏｎ ｈｅａｖｉｌｙ ｄ
ｏｐｅｄ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ」に報
告されている。
シリサイド化反応を阻害する可能性は、ロバート・ベイ
ヤー氏らによって、ジャーナル・オブ・アプライド・フ
ィジックス（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ）の第６１巻、第１１号の５１１０頁か
ら５１１７頁の「Ｔｉｔａｎｉｕｍ ｄｉｓｉｌｉｃｉ
ｄｅ ｆｏｒｍａｔｉｏｎ ｏｎ ｈｅａｖｉｌｙ ｄ
ｏｐｅｄ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ」に報
告されている。
【００１２】さらに、この点については、異方性ドライ
エッチングにより形成されるシリコン及びゲート電極表
面のダメージ層が残ったままでシリサイド化反応を行う
と、低抵抗なシリサイド膜が形成できない事実とよく一
致する。従って、シリサイド化反応を行う直前のシリコ
ン表面は、不純物が押し込まれずに化学的に洗浄される
ことが必要である。
エッチングにより形成されるシリコン及びゲート電極表
面のダメージ層が残ったままでシリサイド化反応を行う
と、低抵抗なシリサイド膜が形成できない事実とよく一
致する。従って、シリサイド化反応を行う直前のシリコ
ン表面は、不純物が押し込まれずに化学的に洗浄される
ことが必要である。
【００１３】
【課題を解決するための手段】 本発明は、表面ゲート
絶縁膜及びその上にゲート電極が形成されたシリコン基
板の該ゲート電極の側壁部にシリコン酸化膜を形成する
工程と、電界効果トランジスタのソース領域とドレイン
領域を形成する工程と、シリコンと二酸化シリコン膜の
エッチング速度が等しい化学反応型ドライエッチング法
により、ゲート電極表面及びシリコン基板表面のダメー
ジ層を除去する工程と、前記ダメージ層を除去する工程
において生成した表面堆積物を除去してシリコン表面を
清浄化する酸洗浄工程と、弗酸によりゲート電極及びシ
リコン基板上のシリコン酸化膜を除去する工程と、前記
ゲート電極及びシリコン基板上に高融点金属膜を堆積し
たのち、熱処理により高融点金属シリサイド層を形成す
る工程を備えたことを特徴とする半導体装置の製造方法
である。
絶縁膜及びその上にゲート電極が形成されたシリコン基
板の該ゲート電極の側壁部にシリコン酸化膜を形成する
工程と、電界効果トランジスタのソース領域とドレイン
領域を形成する工程と、シリコンと二酸化シリコン膜の
エッチング速度が等しい化学反応型ドライエッチング法
により、ゲート電極表面及びシリコン基板表面のダメー
ジ層を除去する工程と、前記ダメージ層を除去する工程
において生成した表面堆積物を除去してシリコン表面を
清浄化する酸洗浄工程と、弗酸によりゲート電極及びシ
リコン基板上のシリコン酸化膜を除去する工程と、前記
ゲート電極及びシリコン基板上に高融点金属膜を堆積し
たのち、熱処理により高融点金属シリサイド層を形成す
る工程を備えたことを特徴とする半導体装置の製造方法
である。
【００１４】
【作用】本発明においては、ゲート側壁形成工程での最
終工程である異方性ドライエッチングによって形成され
る、ゲート電極及びシリコン基板の表面のダメージ層を
除去する方法として、化学反応型ドライエッチング（Ｃ
ＤＥ：ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈｉｎｇ）を行
っている。続いて、そのときに形成されるゲート電極及
びシリコン基板の表面の炭素の堆積物を除去するため
に、酸素によるプラズマ処理と、アンモニアと過酸化水
素と水の混合液による洗浄（ＡＰＭ）、及び塩酸と過酸
化水素と水の混合液による洗浄（ＨＰＭ）を行う。さら
に、塩酸過酸化水素水溶液によって形成されるゲート電
極及びシリコン基板の表面のシリコン酸化膜を除去する
ために、弗酸水溶液による洗浄（ＢＨＦ）を行う。
終工程である異方性ドライエッチングによって形成され
る、ゲート電極及びシリコン基板の表面のダメージ層を
除去する方法として、化学反応型ドライエッチング（Ｃ
ＤＥ：ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈｉｎｇ）を行
っている。続いて、そのときに形成されるゲート電極及
びシリコン基板の表面の炭素の堆積物を除去するため
に、酸素によるプラズマ処理と、アンモニアと過酸化水
素と水の混合液による洗浄（ＡＰＭ）、及び塩酸と過酸
化水素と水の混合液による洗浄（ＨＰＭ）を行う。さら
に、塩酸過酸化水素水溶液によって形成されるゲート電
極及びシリコン基板の表面のシリコン酸化膜を除去する
ために、弗酸水溶液による洗浄（ＢＨＦ）を行う。
【００１５】この一連の洗浄を行うことによって、シリ
サイド膜形成のシリサイド（シリコン界面において、シ
リサイド化の阻害要因となる酸素、炭素、窒素の濃度を
それぞれ、１０20ａｔｍ／cm3 、１０19ａｔｍｓ／c
m3 、１０18ａｔｍｓ／cm3 以下にすることができる。
サイド膜形成のシリサイド（シリコン界面において、シ
リサイド化の阻害要因となる酸素、炭素、窒素の濃度を
それぞれ、１０20ａｔｍ／cm3 、１０19ａｔｍｓ／c
m3 、１０18ａｔｍｓ／cm3 以下にすることができる。
【００１６】本発明による実験結果の一例を図２に示
す。図２はシリコン基板上にチタンシリサイドを形成し
た後のチタンシリサイドとシリコン基板中のチタン、シ
リコン、酸素、炭素、窒素の深さ方向分布である。
す。図２はシリコン基板上にチタンシリサイドを形成し
た後のチタンシリサイドとシリコン基板中のチタン、シ
リコン、酸素、炭素、窒素の深さ方向分布である。
【００１７】（ａ）の場合のように、ゲート電極及びシ
リコン基板のシリコン表面の洗浄方法として、アンモニ
アと過酸化水素水溶液中でボイルすることによる洗浄
と、塩酸と過酸化水素水溶液中でボイルすることによる
洗浄を行うと、チタンシリサイドとシリコン基板との界
面の酸素濃度を１０20ａｔｍｓ／cm3 以下かつ、炭素濃
度を１０19ａｔｍｓ／cm3 以下かつ、窒素濃度を１０18
ａｔｍｓ／cm3 以下にすることができないことが示され
ている。
リコン基板のシリコン表面の洗浄方法として、アンモニ
アと過酸化水素水溶液中でボイルすることによる洗浄
と、塩酸と過酸化水素水溶液中でボイルすることによる
洗浄を行うと、チタンシリサイドとシリコン基板との界
面の酸素濃度を１０20ａｔｍｓ／cm3 以下かつ、炭素濃
度を１０19ａｔｍｓ／cm3 以下かつ、窒素濃度を１０18
ａｔｍｓ／cm3 以下にすることができないことが示され
ている。
【００１８】一方、（ｂ）の場合のように、ゲート電極
及びシリコン基板のシリコン表面の洗浄方法として、化
学反応型ドライエッチングと、アンモニアと過酸化水素
水溶液による洗浄と、塩酸と過酸化水素水溶液による洗
浄と、弗酸溶液による洗浄を行うことにより、チタンシ
リサイドとシリコン基板との界面の酸素濃度を１０20ａ
ｔｍｓ／cm3 以下かつ、炭素濃度を１０19ａｔｍｓ／cm
3 以下かつ、窒素濃度を１０18ａｔｍｓ／cm3 以下にす
ることができることが示されている。
及びシリコン基板のシリコン表面の洗浄方法として、化
学反応型ドライエッチングと、アンモニアと過酸化水素
水溶液による洗浄と、塩酸と過酸化水素水溶液による洗
浄と、弗酸溶液による洗浄を行うことにより、チタンシ
リサイドとシリコン基板との界面の酸素濃度を１０20ａ
ｔｍｓ／cm3 以下かつ、炭素濃度を１０19ａｔｍｓ／cm
3 以下かつ、窒素濃度を１０18ａｔｍｓ／cm3 以下にす
ることができることが示されている。
【００１９】次に、図２に示した２つの洗浄方法を行っ
た場合の大面積チタンシリサイド膜のシート抵抗を図３
に示す。この図より、チタンシリサイド膜の形成の直前
に、アンモニアと過酸化水素水溶液による洗浄と、塩酸
と過酸化水素水溶液による洗浄しか行わない場合は、高
抵抗であるが、化学反応型ドライエッチングと、アンモ
ニアと過酸化水素水溶液による洗浄と、塩酸と過酸化水
素水溶液による洗浄と、弗酸溶液による洗浄を行うこと
により、低抵抗膜が得られていることが分かる。
た場合の大面積チタンシリサイド膜のシート抵抗を図３
に示す。この図より、チタンシリサイド膜の形成の直前
に、アンモニアと過酸化水素水溶液による洗浄と、塩酸
と過酸化水素水溶液による洗浄しか行わない場合は、高
抵抗であるが、化学反応型ドライエッチングと、アンモ
ニアと過酸化水素水溶液による洗浄と、塩酸と過酸化水
素水溶液による洗浄と、弗酸溶液による洗浄を行うこと
により、低抵抗膜が得られていることが分かる。
【００２０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１（ａ）〜（ｅ）はＣＭＯＳの製造方法の一部
の実施例を示した模式的断面図である。
する。図１（ａ）〜（ｅ）はＣＭＯＳの製造方法の一部
の実施例を示した模式的断面図である。
【００２１】素子分離領域及びｐウェルまたはｎウェル
１０を形成したシリコン基板１上に、ゲート酸化膜１と
ポリシリコンのゲート電極１２を形成する。シリコン酸
化膜１３を化学的気相成長法により形成した後、異方性
ドライエッチングを行い、ゲート電極１２の側壁部のみ
にシリコン酸化膜１３を残す。次にゲート電極の上面及
びソース・ドレイン領域上にシリコン酸化膜１５を形成
する。次に通常のイオン注入法により、ｎまたはｐ型不
純物を導入し、ソース・ドレイン領域を形成する（図１
（ａ））。
１０を形成したシリコン基板１上に、ゲート酸化膜１と
ポリシリコンのゲート電極１２を形成する。シリコン酸
化膜１３を化学的気相成長法により形成した後、異方性
ドライエッチングを行い、ゲート電極１２の側壁部のみ
にシリコン酸化膜１３を残す。次にゲート電極の上面及
びソース・ドレイン領域上にシリコン酸化膜１５を形成
する。次に通常のイオン注入法により、ｎまたはｐ型不
純物を導入し、ソース・ドレイン領域を形成する（図１
（ａ））。
【００２２】次に、異方性ドライエッチングによりシリ
コン酸化膜１５を除去して、シリコン基板１及びゲート
電極１２の表面を露出させる（図１（ｂ））。その後、
化学反応型ドライエッチングを行い、異方性ドライエッ
チングによるゲート電極及びソース・ドレイン領域の表
面のダメージ層を除去する（図１（ｃ））。
コン酸化膜１５を除去して、シリコン基板１及びゲート
電極１２の表面を露出させる（図１（ｂ））。その後、
化学反応型ドライエッチングを行い、異方性ドライエッ
チングによるゲート電極及びソース・ドレイン領域の表
面のダメージ層を除去する（図１（ｃ））。
【００２３】化学反応型ドライエッチングは例えば次の
ようなものである。Ｓｉをエッチングする場合は、エッ
チャントであるＣＦ4 に酸素を添加したガスを放電室に
導入しそこにマイクロ波を照射して放電させ、プラズマ
を生成する。このプラズマを輸送管を通して、基板のお
いてあるエッチング室まで輸送し、Ｓｉ＋Ｆ* →ＳｉＦ
4 の反応でエッチングする。
ようなものである。Ｓｉをエッチングする場合は、エッ
チャントであるＣＦ4 に酸素を添加したガスを放電室に
導入しそこにマイクロ波を照射して放電させ、プラズマ
を生成する。このプラズマを輸送管を通して、基板のお
いてあるエッチング室まで輸送し、Ｓｉ＋Ｆ* →ＳｉＦ
4 の反応でエッチングする。
【００２４】さらに、化学反応型ドライエッチングによ
って発生したシリコン表面の炭素の堆積物をアンモニア
過酸化水素水溶液と塩酸過酸化水素水溶液による洗浄を
行い、塩酸過酸化水素水溶液による洗浄において形成さ
れたシリコン酸化膜を弗酸溶液によって除去する。
って発生したシリコン表面の炭素の堆積物をアンモニア
過酸化水素水溶液と塩酸過酸化水素水溶液による洗浄を
行い、塩酸過酸化水素水溶液による洗浄において形成さ
れたシリコン酸化膜を弗酸溶液によって除去する。
【００２５】次に、チタン膜１８をスパッタ法により形
成し（図１（ｄ））、その後、２段階の急速熱処理（Ｒ
ＴＡ）によりチタンシリサイド膜１９を形成し、シリサ
イド膜形成後のシリサイドとシリコン界面における酸素
濃度を１０20ａｔｍｓ／cm3以下かつ、炭素濃度を１０
19ａｔｍｓ／cm3 以下かつ、窒素濃度を１０18ａｔｍｓ
／cm3 以下とする（図１（ｅ））。
成し（図１（ｄ））、その後、２段階の急速熱処理（Ｒ
ＴＡ）によりチタンシリサイド膜１９を形成し、シリサ
イド膜形成後のシリサイドとシリコン界面における酸素
濃度を１０20ａｔｍｓ／cm3以下かつ、炭素濃度を１０
19ａｔｍｓ／cm3 以下かつ、窒素濃度を１０18ａｔｍｓ
／cm3 以下とする（図１（ｅ））。
【００２６】以上の実施例に示した工程で製造したゲー
ト電極上チタンシリサイド膜のシート抵抗のゲート電極
線幅依存性を図４に示す。比較として、化学反応型ドラ
イエッチング及び弗化水素水溶液による洗浄を行わなか
った場合のチタンシリサイド膜のシート抵抗のゲート電
極の線幅依存性も示してある。この図より、チタンシリ
サイド膜形成に先立ち、本発明の洗浄を行うことによっ
て、線幅が細い場合でも、低いシート抵抗のチタンシリ
サイド膜を形成できることが示されている。
ト電極上チタンシリサイド膜のシート抵抗のゲート電極
線幅依存性を図４に示す。比較として、化学反応型ドラ
イエッチング及び弗化水素水溶液による洗浄を行わなか
った場合のチタンシリサイド膜のシート抵抗のゲート電
極の線幅依存性も示してある。この図より、チタンシリ
サイド膜形成に先立ち、本発明の洗浄を行うことによっ
て、線幅が細い場合でも、低いシート抵抗のチタンシリ
サイド膜を形成できることが示されている。
【００２７】
【発明の効果】本発明による電界効果トランジスタの製
造方法では、チタンシリサイド膜の形成直前のゲート電
極またはシリコン基板のダメージ層を除去し、さらに、
チタンシリサイド層とゲート電極及びシリコン基板との
界面での酸素濃度が１０20ａｔｍｓ／cm3 以下かつ、炭
素濃度が１０19ａｔｍｓ／cm3 以下かつ、窒素濃度が１
０18ａｔｍｓ／cm3 以下にすることによって、低抵抗の
チタンシリサイド膜を形成することが可能となり、シー
ト抵抗が４Ω／□程度のチタンシリサイド膜が得られ
る。
造方法では、チタンシリサイド膜の形成直前のゲート電
極またはシリコン基板のダメージ層を除去し、さらに、
チタンシリサイド層とゲート電極及びシリコン基板との
界面での酸素濃度が１０20ａｔｍｓ／cm3 以下かつ、炭
素濃度が１０19ａｔｍｓ／cm3 以下かつ、窒素濃度が１
０18ａｔｍｓ／cm3 以下にすることによって、低抵抗の
チタンシリサイド膜を形成することが可能となり、シー
ト抵抗が４Ω／□程度のチタンシリサイド膜が得られ
る。
【００２８】また、ゲート電極やシリコン基板の線幅が
細くなった場合でも、同様の効果が得られる。
細くなった場合でも、同様の効果が得られる。
【図１】本発明によるＭＯＳの製造方法の一例の工程断
面図である。
面図である。
【図２】ＳＩＭＳによる深さ方向プロファイルである。
（ａ）はＡＰＭ＋ＨＰＭ、（ｂ）はＣＤＥ＋ＡＰＭ＋Ｈ
ＰＭ＋ＢＨＦの場合である。
（ａ）はＡＰＭ＋ＨＰＭ、（ｂ）はＣＤＥ＋ＡＰＭ＋Ｈ
ＰＭ＋ＢＨＦの場合である。
【図３】チタンシリサイド膜のシート抵抗の第１ＲＴＡ
温度依存性を示す図である。
温度依存性を示す図である。
【図４】ゲート電極上チタンシリサイド膜のシート抵抗
の線幅依存性を示す図である。
の線幅依存性を示す図である。
【図５】従来技術である特開昭６０−５２０４４号公報
記載の製造方法を示す断面図である。
記載の製造方法を示す断面図である。
１ シリコン基板 １０ ｐまたはｎウェル １１ ゲート絶縁膜 １２ ゲート電極 １３ ゲート電極の側壁部 １４ ソース・ドレイン領域 １５ シリコン酸化膜 １６ イオン注入 １７ ダメージ層 １８ チタン １９ チタンシリサイド ３０ シリコン基板 ３２ 二酸化シリコン層 ３４ ポリシリコン領域 ３６ 自然酸化膜 ３８ パーティクルによる衝撃 ４０ 金属層 ４２ 金属珪化物
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336
Claims (2)
- 【請求項１】 シリコン基板上に、ゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を形成す
る工程と、該ゲート電極の側壁部にシリコン酸化膜を形
成する工程と、電界効果トランジスタのソース領域とド
レイン領域を形成する工程と、化学反応型ドライエッチ
ング法により、ゲート電極表面及びシリコン基板表面の
ダメージ層を除去する工程と、前記ダメージ層を除去す
る工程において生成した表面堆積物を除去してシリコン
表面を清浄化する酸洗浄工程と、弗酸によりゲート電極
及びシリコン基板上のシリコン酸化膜を除去する工程
と、前記ゲート電極及びシリコン基板上に高融点金属膜
を堆積したのち、熱処理により高融点金属シリサイド層
を形成する工程を備えたことを特徴とする半導体装置の
製造方法。 - 【請求項２】シリコン表面を清浄化する酸洗浄工程が、
酸素プラズマ処理、アンモニアと過酸化水素の水溶液に
よる洗浄と、塩酸と過酸化水素の水溶液による洗浄から
なる請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
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| JP7183755A JP2833530B2 (ja) | 1995-07-20 | 1995-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP7183755A JP2833530B2 (ja) | 1995-07-20 | 1995-07-20 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JPH0936360A JPH0936360A (ja) | 1997-02-07 |
| JP2833530B2 true JP2833530B2 (ja) | 1998-12-09 |
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ID=16141416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP7183755A Expired - Lifetime JP2833530B2 (ja) | 1995-07-20 | 1995-07-20 | 半導体装置の製造方法 |
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|---|---|---|---|---|
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| KR100423094B1 (ko) * | 2002-01-31 | 2004-03-16 | 아남반도체 주식회사 | 실리사이드의 브릿지 방지방법 |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142447A (ja) * | 1993-11-16 | 1995-06-02 | Kawasaki Steel Corp | 半導体装置の製造方法 |
-
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- 1995-07-20 JP JP7183755A patent/JP2833530B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH0936360A (ja) | 1997-02-07 |
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