JPH07142447A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07142447A JPH07142447A JP28693093A JP28693093A JPH07142447A JP H07142447 A JPH07142447 A JP H07142447A JP 28693093 A JP28693093 A JP 28693093A JP 28693093 A JP28693093 A JP 28693093A JP H07142447 A JPH07142447 A JP H07142447A
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Abstract
(57)【要約】
【目的】低抵抗で熱的安定性の良いシリサイド層を形成
できる半導体装置の製造方法を提供する。 【構成】ＣＦ4 ガスとＯ2 ガスとを混合した混合ガスを
マイクロ波によって励起し、生成された弗素原子と酸素
原子を基板へ導き、Ｓｉ基板４０の表面を約１０ｎｍ程
度等方的にエッチングする。この処理により、チタンシ
リサイド層の高抵抗化の原因となるＳｉＣを含む表面の
ダメージ層５６を除去する。
できる半導体装置の製造方法を提供する。 【構成】ＣＦ4 ガスとＯ2 ガスとを混合した混合ガスを
マイクロ波によって励起し、生成された弗素原子と酸素
原子を基板へ導き、Ｓｉ基板４０の表面を約１０ｎｍ程
度等方的にエッチングする。この処理により、チタンシ
リサイド層の高抵抗化の原因となるＳｉＣを含む表面の
ダメージ層５６を除去する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】半導体装置の微細化とともにｐｎ接合の
深さが浅くなり、横方向の拡散抵抗が増えてきた。例え
ばＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓ
ｅｍｉｎｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）では、微細化に伴いソース
・ドレイン領域を浅くする結果、ソース・ドレイン領域
が高抵抗化し、トランジスタの高速化の妨げとなる。こ
の問題を解決するために、ゲート、ソース、ドレインの
全表面をシリサイド化する、いわゆるサリサイド技術が
知られている（例えば、特開昭５７−９９７７５号公報
参照）。
深さが浅くなり、横方向の拡散抵抗が増えてきた。例え
ばＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓ
ｅｍｉｎｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）では、微細化に伴いソース
・ドレイン領域を浅くする結果、ソース・ドレイン領域
が高抵抗化し、トランジスタの高速化の妨げとなる。こ
の問題を解決するために、ゲート、ソース、ドレインの
全表面をシリサイド化する、いわゆるサリサイド技術が
知られている（例えば、特開昭５７−９９７７５号公報
参照）。
【０００３】このサリサイド技術に基づくプロセスの一
例を、図１７〜図２２を参照して説明する。図１７に示
されるように、例えばｐ型のシリコン基板である半導体
基板１０の表面に、ＳｉＯ2 膜のようなフィールド酸化
膜１２を選択的に形成して素子分離を行い、その後、こ
のフィールド酸化膜１２で囲まれた活性領域の表面にＳ
ｉＯ 2 膜のようなゲート絶縁膜１４を形成する。次に、
このゲート絶縁膜１４の上に多結晶シリコン膜（図示せ
ず）を形成した後、この多結晶シリコン膜をエッチング
により所定の形状にパターニングしてゲート電極１６を
形成する。その後、半導体基板中にｎ型不純物を低濃度
にイオン注入してソース領域１８ａ及びドレイン領域１
８ｂを形成する。次に、ＣＶＤにより全面にＳｉＯ2 膜
２０を形成する。その後、炭素イオンやフッソイオンを
含むイオンを用いた反応性イオンエッチングによりこの
ＳｉＯ2 膜２０を異方性エッチングして、図１８に示さ
れるように、ＳｉＯ2 からなる側壁２２を形成する。
例を、図１７〜図２２を参照して説明する。図１７に示
されるように、例えばｐ型のシリコン基板である半導体
基板１０の表面に、ＳｉＯ2 膜のようなフィールド酸化
膜１２を選択的に形成して素子分離を行い、その後、こ
のフィールド酸化膜１２で囲まれた活性領域の表面にＳ
ｉＯ 2 膜のようなゲート絶縁膜１４を形成する。次に、
このゲート絶縁膜１４の上に多結晶シリコン膜（図示せ
ず）を形成した後、この多結晶シリコン膜をエッチング
により所定の形状にパターニングしてゲート電極１６を
形成する。その後、半導体基板中にｎ型不純物を低濃度
にイオン注入してソース領域１８ａ及びドレイン領域１
８ｂを形成する。次に、ＣＶＤにより全面にＳｉＯ2 膜
２０を形成する。その後、炭素イオンやフッソイオンを
含むイオンを用いた反応性イオンエッチングによりこの
ＳｉＯ2 膜２０を異方性エッチングして、図１８に示さ
れるように、ＳｉＯ2 からなる側壁２２を形成する。
【０００４】次に、図１９に示されるように、半導体基
板１０の全面に蒸着またはスパッタにより例えばチタン
膜２４を厚さ３０ｎｍ形成する。次に、例えばＮ2 ガス
中で６５０℃、３０秒間のアニールを行い、チタン膜２
４に接しているゲート電極１６、ソース領域１８ａ、及
びドレイン領域１８ｂでシリコンとチタンとを反応させ
てシリサイド化させる。その後、フィールド酸化膜１２
上の未反応のチタンをＨ2 Ｏ2 ／ＮＨ4 ＯＨの水溶液で
除去し、８００℃で３０秒間のアニールを行う。この結
果、図２０に示されるように、ゲート電極１６、ソース
領域１８ａ、及びドレイン領域１８ｂの上にチタンシリ
サイド膜２６が形成される。
板１０の全面に蒸着またはスパッタにより例えばチタン
膜２４を厚さ３０ｎｍ形成する。次に、例えばＮ2 ガス
中で６５０℃、３０秒間のアニールを行い、チタン膜２
４に接しているゲート電極１６、ソース領域１８ａ、及
びドレイン領域１８ｂでシリコンとチタンとを反応させ
てシリサイド化させる。その後、フィールド酸化膜１２
上の未反応のチタンをＨ2 Ｏ2 ／ＮＨ4 ＯＨの水溶液で
除去し、８００℃で３０秒間のアニールを行う。この結
果、図２０に示されるように、ゲート電極１６、ソース
領域１８ａ、及びドレイン領域１８ｂの上にチタンシリ
サイド膜２６が形成される。
【０００５】次に、この側壁２２をマスクとしてシリサ
イド中にｎ型不純物を高濃度にイオン注入し、加熱する
ことにより不純物をソース領域１８ａ、及びドレイン領
域１８ｂに拡散させ、不純物の電気的活性化を行う。こ
れにより、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を有するサリサイドトランジスタ
が形成される。
イド中にｎ型不純物を高濃度にイオン注入し、加熱する
ことにより不純物をソース領域１８ａ、及びドレイン領
域１８ｂに拡散させ、不純物の電気的活性化を行う。こ
れにより、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を有するサリサイドトランジスタ
が形成される。
【０００６】ところが、反応性イオンエッチングを行っ
て側壁２２を形成したときに、ゲート電極１６、ソース
領域１８ａ、及びドレイン領域１８ｂに汚染層が形成さ
れ、この汚染層がサリサイドトランジスタに悪影響を及
ぼすことがわかってきた。そこで、反応性イオンエッチ
ングが及ぼす悪影響を除去したサリサイドトランジスタ
の製造方法が提案されている（例えば、特開昭６３−２
０２９２０号公報参照）。 この製造方法を図２１、図
２２を参照して説明する。絶縁膜２０（図１９参照）を
エッチバックして側壁２２を形成したときのゲート電極
１６、ソース領域１８ａ、及びドレイン領域１８ｂそれ
ぞれの表面には、図２１に示されるように、フロロカー
ボン（ＣｎＦｍ）からなる汚染層２８が形成される。従
って半導体装置の接合特性劣化を防ぐために、チタン膜
を被着させる前に、図２２に示されるように、酸素プラ
ズマ３０を用いて汚染層を除去する。
て側壁２２を形成したときに、ゲート電極１６、ソース
領域１８ａ、及びドレイン領域１８ｂに汚染層が形成さ
れ、この汚染層がサリサイドトランジスタに悪影響を及
ぼすことがわかってきた。そこで、反応性イオンエッチ
ングが及ぼす悪影響を除去したサリサイドトランジスタ
の製造方法が提案されている（例えば、特開昭６３−２
０２９２０号公報参照）。 この製造方法を図２１、図
２２を参照して説明する。絶縁膜２０（図１９参照）を
エッチバックして側壁２２を形成したときのゲート電極
１６、ソース領域１８ａ、及びドレイン領域１８ｂそれ
ぞれの表面には、図２１に示されるように、フロロカー
ボン（ＣｎＦｍ）からなる汚染層２８が形成される。従
って半導体装置の接合特性劣化を防ぐために、チタン膜
を被着させる前に、図２２に示されるように、酸素プラ
ズマ３０を用いて汚染層を除去する。
【０００７】
【発明が解決しようとする課題】上記従来の製造方法に
おける反応性イオンエッチングでは、主として、周波数
１３．５６ＭＨｚのプラズマ励起用高周波を用いた陰極
結合型酸化膜エッチング装置が用いられている。半導体
装置の微細化が進みゲート側壁の厚みが薄くなるにつれ
て、より高精度にゲート側壁の幅を制御することが要求
されている。また、基板として用いるＳｉウエハの直径
が大型化し、広い面積内で均一にしかも高速でゲート側
壁を形成することが要求されている。このため、高い均
一性、高精度、高速エッチングを達成できる酸化膜エッ
チング装置が求められている。また、ゲート側壁を形成
するための反応性イオンエッチング中に電荷がゲート電
極に蓄積されてゲート酸化膜耐圧を劣化させる。この劣
化を回避するために、より低周波の励起周波数でプラズ
マを励起することが求められている。これらの要求にこ
たえる装置として、周波数４００ｋＨｚの高周波を用い
た陽極結合型酸化膜エッチング装置や、周波数３８０ｋ
Ｈｚの高周波を用いたスプリット印加型の酸化膜エッチ
ング装置が用いられるようになってきた。
おける反応性イオンエッチングでは、主として、周波数
１３．５６ＭＨｚのプラズマ励起用高周波を用いた陰極
結合型酸化膜エッチング装置が用いられている。半導体
装置の微細化が進みゲート側壁の厚みが薄くなるにつれ
て、より高精度にゲート側壁の幅を制御することが要求
されている。また、基板として用いるＳｉウエハの直径
が大型化し、広い面積内で均一にしかも高速でゲート側
壁を形成することが要求されている。このため、高い均
一性、高精度、高速エッチングを達成できる酸化膜エッ
チング装置が求められている。また、ゲート側壁を形成
するための反応性イオンエッチング中に電荷がゲート電
極に蓄積されてゲート酸化膜耐圧を劣化させる。この劣
化を回避するために、より低周波の励起周波数でプラズ
マを励起することが求められている。これらの要求にこ
たえる装置として、周波数４００ｋＨｚの高周波を用い
た陽極結合型酸化膜エッチング装置や、周波数３８０ｋ
Ｈｚの高周波を用いたスプリット印加型の酸化膜エッチ
ング装置が用いられるようになってきた。
【０００８】ところが、本発明者の研究によれば、これ
らの励起周波数４００ｋＨｚや３８０ｋＨｚの酸化膜エ
ッチング装置を用いてサリサイド構造を有するトランジ
スタを形成した場合には、特開昭６３−２０２９２０号
公報のように汚染層を除去してサリサイド構造を有する
トランジスタを形成しても、十分な動作速度が得られな
いことが判明した。具体的には、トランジスタのゲート
電極、ソース領域、及びドレイン領域のシリサイド層で
シート抵抗が増大し、それがトランジスタ性能劣化の主
な原因であることが判明した。図２３に、周波数が異な
るエッチング装置を用いてサリサイドトランジスタを形
成した場合のＴｉＳｉ2 層のシート抵抗の違いを示す。
３８０ｋＨｚ，４００ｋＨｚ，１３．５６ＭＨｚの高周
波で励起されたプラズマを照射した場合を比べると、３
８０ｋＨｚ，４００ｋＨｚの高周波で励起されたプラズ
マエッチング装置を用いた場合にはＴｉＳｉ2 層のシー
ト抵抗が上昇していることがわかる。従って、３８０ｋ
Ｈｚまたは４００ｋＨｚの励起周波数のエッチング装置
を用いた場合には、１３．５６ＭＨｚの励起周波数のエ
ッチング装置を用いた場合と同じ程度までシリサイド層
のシート抵抗を低減させる必要があることが明らかにな
った。
らの励起周波数４００ｋＨｚや３８０ｋＨｚの酸化膜エ
ッチング装置を用いてサリサイド構造を有するトランジ
スタを形成した場合には、特開昭６３−２０２９２０号
公報のように汚染層を除去してサリサイド構造を有する
トランジスタを形成しても、十分な動作速度が得られな
いことが判明した。具体的には、トランジスタのゲート
電極、ソース領域、及びドレイン領域のシリサイド層で
シート抵抗が増大し、それがトランジスタ性能劣化の主
な原因であることが判明した。図２３に、周波数が異な
るエッチング装置を用いてサリサイドトランジスタを形
成した場合のＴｉＳｉ2 層のシート抵抗の違いを示す。
３８０ｋＨｚ，４００ｋＨｚ，１３．５６ＭＨｚの高周
波で励起されたプラズマを照射した場合を比べると、３
８０ｋＨｚ，４００ｋＨｚの高周波で励起されたプラズ
マエッチング装置を用いた場合にはＴｉＳｉ2 層のシー
ト抵抗が上昇していることがわかる。従って、３８０ｋ
Ｈｚまたは４００ｋＨｚの励起周波数のエッチング装置
を用いた場合には、１３．５６ＭＨｚの励起周波数のエ
ッチング装置を用いた場合と同じ程度までシリサイド層
のシート抵抗を低減させる必要があることが明らかにな
った。
【０００９】さらに、これらの３８０ｋＨｚまたは４０
０ｋＨｚの励起周波数のエッチング装置を用いて形成さ
れたサリサイドトランジスタのシリサイド層は熱的に不
安定である。このため層間絶縁膜の平坦化に必要な温度
である約９００℃の加熱によりシート抵抗が１０倍程度
増加することもある。以上により、高精度のゲート電極
を形成するための３８０ｋＨｚや４００ｋＨｚの励起周
波数のエッチング装置を用いると、低抵抗で熱的安定性
の良いシリサイド層の形成が阻害されると考えられる。
０ｋＨｚの励起周波数のエッチング装置を用いて形成さ
れたサリサイドトランジスタのシリサイド層は熱的に不
安定である。このため層間絶縁膜の平坦化に必要な温度
である約９００℃の加熱によりシート抵抗が１０倍程度
増加することもある。以上により、高精度のゲート電極
を形成するための３８０ｋＨｚや４００ｋＨｚの励起周
波数のエッチング装置を用いると、低抵抗で熱的安定性
の良いシリサイド層の形成が阻害されると考えられる。
【００１０】本発明は、上記事情に鑑み、低抵抗で熱的
安定性の良いシリサイド層を形成できる半導体装置の製
造方法を提供することを目的とする。
安定性の良いシリサイド層を形成できる半導体装置の製
造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置の製造方法は、 （１）ゲート電極と該ゲート電極を挟んだソースドレイ
ン領域とが形成されたＳｉ基板に絶縁膜を形成する工程 （２）該絶縁膜をエッチバックすることによりゲート側
壁を形成する工程 （３）前記エッチバックの際に前記Ｓｉ基板に形成され
たフロロカーボンのポリマーからなる汚染層を該Ｓｉ基
板から除去する工程 （４）前記エッチバックの際に前記汚染層の下に形成さ
れたＳｉＣを含有するダメージ層を、前記汚染層が除去
されたＳｉ基板から除去する工程 （５）前記汚染層と前記ダメージ層が除去されたＳｉ基
板に高融点金属を堆積する工程 （６）該高融点金属が堆積されたＳｉ基板を熱処理する
ことにより、前記ゲート電極、及び前記ソースドレイン
領域それぞれに含有されたＳｉと前記高融点金属とを反
応させて合金化する工程 を含むことを特徴とするものである。
の本発明の半導体装置の製造方法は、 （１）ゲート電極と該ゲート電極を挟んだソースドレイ
ン領域とが形成されたＳｉ基板に絶縁膜を形成する工程 （２）該絶縁膜をエッチバックすることによりゲート側
壁を形成する工程 （３）前記エッチバックの際に前記Ｓｉ基板に形成され
たフロロカーボンのポリマーからなる汚染層を該Ｓｉ基
板から除去する工程 （４）前記エッチバックの際に前記汚染層の下に形成さ
れたＳｉＣを含有するダメージ層を、前記汚染層が除去
されたＳｉ基板から除去する工程 （５）前記汚染層と前記ダメージ層が除去されたＳｉ基
板に高融点金属を堆積する工程 （６）該高融点金属が堆積されたＳｉ基板を熱処理する
ことにより、前記ゲート電極、及び前記ソースドレイン
領域それぞれに含有されたＳｉと前記高融点金属とを反
応させて合金化する工程 を含むことを特徴とするものである。
【００１２】
【作用】先ず、３８０ｋＨｚ又は４００ｋＨｚの励起周
波数を用いる酸化膜エッチング装置を使用した場合に、
ＴｉＳｉ2 層のシート抵抗が上昇する原因を明らかにす
る。次に、シート抵抗の上昇を防止できる方法を説明す
る。 １）シート抵抗が上昇する原因 シリサイド膜のシート抵抗が上昇する原因となる物質を
同定するために、Ｘ線光電子分光（ＸＰＳ）で試料を分
析した結果を図１に示す。試料は、各エッチング装置の
プラズマにさらされたＳｉ基板の表面のポリマー汚染層
と自然酸化層を除去したものである。３８０ｋＨｚまた
は４００ｋＨｚの励起周波数を用いる酸化膜エッチング
装置を使用した場合には、Ｃ１ｓスペクトルにおいて吸
着ガスによるピーク（Ｃ−Ｃ）のほかにＣとＳｉの結合
を示すピーク（Ｃ−Ｓｉ）が見られる。これは表面にダ
メージ層が形成され、その中にＳｉＣが含まれることを
意味するものである。このピーク（Ｃ−Ｓｉ）は励起周
波数１３．５６ＭＨｚの酸化膜エッチング装置を用いた
場合には見られない。
波数を用いる酸化膜エッチング装置を使用した場合に、
ＴｉＳｉ2 層のシート抵抗が上昇する原因を明らかにす
る。次に、シート抵抗の上昇を防止できる方法を説明す
る。 １）シート抵抗が上昇する原因 シリサイド膜のシート抵抗が上昇する原因となる物質を
同定するために、Ｘ線光電子分光（ＸＰＳ）で試料を分
析した結果を図１に示す。試料は、各エッチング装置の
プラズマにさらされたＳｉ基板の表面のポリマー汚染層
と自然酸化層を除去したものである。３８０ｋＨｚまた
は４００ｋＨｚの励起周波数を用いる酸化膜エッチング
装置を使用した場合には、Ｃ１ｓスペクトルにおいて吸
着ガスによるピーク（Ｃ−Ｃ）のほかにＣとＳｉの結合
を示すピーク（Ｃ−Ｓｉ）が見られる。これは表面にダ
メージ層が形成され、その中にＳｉＣが含まれることを
意味するものである。このピーク（Ｃ−Ｓｉ）は励起周
波数１３．５６ＭＨｚの酸化膜エッチング装置を用いた
場合には見られない。
【００１３】さらに、ＳｉＣを含むダメージ層がある表
面に対してＴｉシリサイドを形成した後に、オージェ電
子分光（ＡＥＳ）によって元素の深さ方向の分析を行っ
た。この結果を図２に示す。炭素原子がＴｉＮ層とＴｉ
Ｓｉ2 層との界面に偏析し、これがＴｉＳｉ2 層形成の
妨げとなっていることがわかる。すなわち、シリサイド
化の進行が遅いので、堆積したＴｉのうちの雰囲気ガス
のＮ2 と反応してＴｉＮとなる割合が増大する。この結
果、ＴｉＳｉ2 層のシート抵抗が増大する。炭素原子は
ダメージ層のＳｉＣに含まれていたものであり、ＳｉＣ
を含むダメージ層の除去がＴｉＳｉ2 層のシート抵抗を
低減するために必要であることがわかる。 ２）プラズマ励起周波数依存の原因 ダメージ層の有無は、エッチングパラメータのうちのプ
ラズマ励起周波数以外のパラメータには大きくは依存し
ないということが、エッチングパラメータを変化させた
実験によって明らかになった。
面に対してＴｉシリサイドを形成した後に、オージェ電
子分光（ＡＥＳ）によって元素の深さ方向の分析を行っ
た。この結果を図２に示す。炭素原子がＴｉＮ層とＴｉ
Ｓｉ2 層との界面に偏析し、これがＴｉＳｉ2 層形成の
妨げとなっていることがわかる。すなわち、シリサイド
化の進行が遅いので、堆積したＴｉのうちの雰囲気ガス
のＮ2 と反応してＴｉＮとなる割合が増大する。この結
果、ＴｉＳｉ2 層のシート抵抗が増大する。炭素原子は
ダメージ層のＳｉＣに含まれていたものであり、ＳｉＣ
を含むダメージ層の除去がＴｉＳｉ2 層のシート抵抗を
低減するために必要であることがわかる。 ２）プラズマ励起周波数依存の原因 ダメージ層の有無は、エッチングパラメータのうちのプ
ラズマ励起周波数以外のパラメータには大きくは依存し
ないということが、エッチングパラメータを変化させた
実験によって明らかになった。
【００１４】ダメージ層の有無がプラズマ励起周波数に
依存する機構は以下の通りである。周波数１３．５６Ｍ
Ｈｚの電場の振動に対してはプラズマ中のイオンは追随
することはできない。したがって、Ｓｉ基板に入射する
イオン運動エネルギーの最大値は、プラズマとＳｉ基板
との間に形成された自己バイアス電圧によって決定され
る。この電圧は、プラズマに投入される高周波の電場の
振幅よりは小さく、典型的なエッチング条件では２００
Ｖとなる。従って、Ｓｉ基板に入射するイオンの最大運
動エネルギーは２００ｅＶ程度であり、殆どＳｉ基板中
には侵入しないのでダメージ層は形成されない。一方、
３８０ｋＨｚ又は４００ｋＨｚの高周波を用いたエッチ
ング装置では、投入された高周波電場の振動にプラズマ
中のイオンが追随することができる。従って、イオンの
運動エネルギーの最大値は高周波電場のピークとピーク
との間の電圧で決定される。この電圧は、典型的なエッ
チング条件では、２ｋＶ程度になる。即ち、Ｓｉ基板に
入射するイオンのエネルギーの最大値は約２ｋｅＶとな
り、プラズマ中の炭素、弗素を含むイオンはＳｉ基板ま
で埋め込まれ、ＳｉＣを含むダメージ層が形成される。
すなわち、図３に示されるように、エッチング後のＳｉ
基板３２の表面には、フロロカーボンのポリマーからな
る厚さ５０Åの汚染層３４と、この汚染層３４の下にＳ
ｉＣを含むＳｉからなる厚さ５０Åのダメージ層３６が
形成される。
依存する機構は以下の通りである。周波数１３．５６Ｍ
Ｈｚの電場の振動に対してはプラズマ中のイオンは追随
することはできない。したがって、Ｓｉ基板に入射する
イオン運動エネルギーの最大値は、プラズマとＳｉ基板
との間に形成された自己バイアス電圧によって決定され
る。この電圧は、プラズマに投入される高周波の電場の
振幅よりは小さく、典型的なエッチング条件では２００
Ｖとなる。従って、Ｓｉ基板に入射するイオンの最大運
動エネルギーは２００ｅＶ程度であり、殆どＳｉ基板中
には侵入しないのでダメージ層は形成されない。一方、
３８０ｋＨｚ又は４００ｋＨｚの高周波を用いたエッチ
ング装置では、投入された高周波電場の振動にプラズマ
中のイオンが追随することができる。従って、イオンの
運動エネルギーの最大値は高周波電場のピークとピーク
との間の電圧で決定される。この電圧は、典型的なエッ
チング条件では、２ｋＶ程度になる。即ち、Ｓｉ基板に
入射するイオンのエネルギーの最大値は約２ｋｅＶとな
り、プラズマ中の炭素、弗素を含むイオンはＳｉ基板ま
で埋め込まれ、ＳｉＣを含むダメージ層が形成される。
すなわち、図３に示されるように、エッチング後のＳｉ
基板３２の表面には、フロロカーボンのポリマーからな
る厚さ５０Åの汚染層３４と、この汚染層３４の下にＳ
ｉＣを含むＳｉからなる厚さ５０Åのダメージ層３６が
形成される。
【００１５】イオンが追随できる高周波の最大の振動数
は、典型的なガス圧力の場合には計算によりプラズマ中
のイオンの固有振動数約２ＭＨｚであることがわかっ
た。すなわち、励起周波数２ＭＨｚ以下のエッチング装
置を用いてゲート側壁を形成した場合にはＳｉＣを含む
ダメージ層が形成されるので、サリサイドトランジスタ
を形成するためには、汚染層の除去に加えてダメージ層
の除去プロセスが必要であることがわかる。 ３）シート抵抗上昇の原因除去 従って、ゲート側壁を形成するためのエッチング後に
は、先ず、図４に示されるように、酸素プラズマ３８を
用いてフロロカーボンを酸化させＣＯとＦ2 の形で汚染
層３４（図３参照）を除去する。次に、図５に示される
ように、励起された酸素原子と弗素原子、または酸素イ
オンとフッソイオンを、ＳｉＣを含有したダメージ層３
６（図４参照）の表面に供給し、ダメージ層中のＳｉＣ
を揮発性のＳｉＦ4 とＣＯに変えてダメージ層３６を除
去する。図６（ａ）にダメージ層を除去する前後のＸＰ
Ｓスペクトルを示す。図６に示されるように、高融点金
属のシリサイド化を阻害するＳｉＣがなくなっている。
このため、図６（ｂ）に示されるように、高融点金属の
シリサイド化がスムーズに進み、窒化物になる割合に比
べ珪化物になる割合が増大する。この結果、高融点金属
シリサイド層の低抵抗化を達成できる。 ４）熱安定性向上 また、シリサイド化を阻害するＳｉＣが除去されている
ので、高融点金属のシリサイド化反応が一様に進む。こ
の結果、シリサイドと下地Ｓｉの界面がスムーズにな
り、しかもシリサイドの結晶粒径が大きくなる。この結
果、高温での加熱によりシリサイド層が凝集するという
性質が緩和され、層間膜を平坦化するための加熱工程を
経た後でも安定した低抵抗なシリサイド層を得ることが
できる。
は、典型的なガス圧力の場合には計算によりプラズマ中
のイオンの固有振動数約２ＭＨｚであることがわかっ
た。すなわち、励起周波数２ＭＨｚ以下のエッチング装
置を用いてゲート側壁を形成した場合にはＳｉＣを含む
ダメージ層が形成されるので、サリサイドトランジスタ
を形成するためには、汚染層の除去に加えてダメージ層
の除去プロセスが必要であることがわかる。 ３）シート抵抗上昇の原因除去 従って、ゲート側壁を形成するためのエッチング後に
は、先ず、図４に示されるように、酸素プラズマ３８を
用いてフロロカーボンを酸化させＣＯとＦ2 の形で汚染
層３４（図３参照）を除去する。次に、図５に示される
ように、励起された酸素原子と弗素原子、または酸素イ
オンとフッソイオンを、ＳｉＣを含有したダメージ層３
６（図４参照）の表面に供給し、ダメージ層中のＳｉＣ
を揮発性のＳｉＦ4 とＣＯに変えてダメージ層３６を除
去する。図６（ａ）にダメージ層を除去する前後のＸＰ
Ｓスペクトルを示す。図６に示されるように、高融点金
属のシリサイド化を阻害するＳｉＣがなくなっている。
このため、図６（ｂ）に示されるように、高融点金属の
シリサイド化がスムーズに進み、窒化物になる割合に比
べ珪化物になる割合が増大する。この結果、高融点金属
シリサイド層の低抵抗化を達成できる。 ４）熱安定性向上 また、シリサイド化を阻害するＳｉＣが除去されている
ので、高融点金属のシリサイド化反応が一様に進む。こ
の結果、シリサイドと下地Ｓｉの界面がスムーズにな
り、しかもシリサイドの結晶粒径が大きくなる。この結
果、高温での加熱によりシリサイド層が凝集するという
性質が緩和され、層間膜を平坦化するための加熱工程を
経た後でも安定した低抵抗なシリサイド層を得ることが
できる。
【００１６】
【実施例】以下、本発明の半導体装置の製造方法の一実
施例について図面を参照しながら説明する。図７〜図１
５は、本発明の一実施例のＭＯＳＦＥＴ（Ｍｅｔａｌ−
Ｏｘｉｄｅ−Ｓｅｍｉｎｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法
を工程順に示す断面図である。
施例について図面を参照しながら説明する。図７〜図１
５は、本発明の一実施例のＭＯＳＦＥＴ（Ｍｅｔａｌ−
Ｏｘｉｄｅ−Ｓｅｍｉｎｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法
を工程順に示す断面図である。
【００１７】図７は、多結晶Ｓｉからなるゲート電極が
形成される工程まで終了した段階を示す断面図である。
図７に示されるように、例えばｐ型のシリコン基板であ
る半導体基板４０の表面に、例えばＳｉＯ2 膜のような
フィールド酸化膜４２を選択的に厚さ４００ｎｍ形成し
て素子分離を行う。その後、このフィールド酸化膜４２
で囲まれた活性領域の表面に例えばＳｉＯ2 膜のような
ゲート絶縁膜４４を厚さ１０ｎｍ形成する。次に、この
ゲート絶縁膜４４の上に厚さ１５０ｎｍの多結晶シリコ
ン膜（図示せず）を形成した後、この多結晶シリコン膜
をエッチングにより所定の形状にパターニングしてゲー
ト電極４６を形成する。その後、ゲート電極４６をマス
クとして半導体基板中にｎ型不純物を低濃度にイオン注
入してソース領域４８ａ及びドレイン領域４８ｂを形成
する。
形成される工程まで終了した段階を示す断面図である。
図７に示されるように、例えばｐ型のシリコン基板であ
る半導体基板４０の表面に、例えばＳｉＯ2 膜のような
フィールド酸化膜４２を選択的に厚さ４００ｎｍ形成し
て素子分離を行う。その後、このフィールド酸化膜４２
で囲まれた活性領域の表面に例えばＳｉＯ2 膜のような
ゲート絶縁膜４４を厚さ１０ｎｍ形成する。次に、この
ゲート絶縁膜４４の上に厚さ１５０ｎｍの多結晶シリコ
ン膜（図示せず）を形成した後、この多結晶シリコン膜
をエッチングにより所定の形状にパターニングしてゲー
ト電極４６を形成する。その後、ゲート電極４６をマス
クとして半導体基板中にｎ型不純物を低濃度にイオン注
入してソース領域４８ａ及びドレイン領域４８ｂを形成
する。
【００１８】次に、図８に示されるように、ＣＶＤによ
り全面に厚さ５００ｎｍのＳｉＯ2膜５０を形成する。
その後、励起周波数３８０ｋＨｚを用いた反応性イオン
エッチング装置を使用して、Ｃ、Ｆを含むイオン５２に
よりこのＳｉＯ2 膜５０を異方性エッチングする。これ
により、図９に示されるようなＳｉＯ2 からなるゲート
側壁５４を形成する。エッチングガスとしては、ＣＦ4
ガス、ＣＨＦ3 ガス、及びＡｒガスを混合した混合ガス
を用いた。反応容器内の圧力は１０００ｍＴｏｒｒと
し、ＣＦ4 ガス、ＣＨＦ3 ガス、及びＡｒガスの流量は
それぞれ４０ｓｃｃｍ、４０ｓｃｃｍ、及び９００ｓｃ
ｃｍとした。また、高周波の入力は２００Ｗとした。エ
ッチングが終了するときにゲート電極４６、ソース領域
４８ａ、及びドレイン領域４８ｂそれぞれの表面はプラ
ズマに晒されるので、フロロカーボンによる汚染層５５
とＳｉＣを含むダメージ層５６が形成される。
り全面に厚さ５００ｎｍのＳｉＯ2膜５０を形成する。
その後、励起周波数３８０ｋＨｚを用いた反応性イオン
エッチング装置を使用して、Ｃ、Ｆを含むイオン５２に
よりこのＳｉＯ2 膜５０を異方性エッチングする。これ
により、図９に示されるようなＳｉＯ2 からなるゲート
側壁５４を形成する。エッチングガスとしては、ＣＦ4
ガス、ＣＨＦ3 ガス、及びＡｒガスを混合した混合ガス
を用いた。反応容器内の圧力は１０００ｍＴｏｒｒと
し、ＣＦ4 ガス、ＣＨＦ3 ガス、及びＡｒガスの流量は
それぞれ４０ｓｃｃｍ、４０ｓｃｃｍ、及び９００ｓｃ
ｃｍとした。また、高周波の入力は２００Ｗとした。エ
ッチングが終了するときにゲート電極４６、ソース領域
４８ａ、及びドレイン領域４８ｂそれぞれの表面はプラ
ズマに晒されるので、フロロカーボンによる汚染層５５
とＳｉＣを含むダメージ層５６が形成される。
【００１９】次に、図１０に示されるように、マイクロ
波によりＯ2 ガスをプラズマ励起し、酸素プラズマによ
り表面の汚染層５５を除去する。次に、図１１の示され
るように、ＣＦ4 ガスとＯ2 ガスとを混合した混合ガス
をマイクロ波によって励起し、生成された弗素原子と酸
素原子を基板へ導き、Ｓｉ基板４０の表面を約１０ｎｍ
程度等方的にエッチングする。この処理により、チタン
シリサイド層６０（図１３参照）の高抵抗化の原因とな
るＳｉＣを含む表面のダメージ層５６を除去することが
できる。これらの２つの処理はマイクロ波ダウンフロー
エッチング装置を用いてガスを切り替えることにより連
続的に行うこともできる。
波によりＯ2 ガスをプラズマ励起し、酸素プラズマによ
り表面の汚染層５５を除去する。次に、図１１の示され
るように、ＣＦ4 ガスとＯ2 ガスとを混合した混合ガス
をマイクロ波によって励起し、生成された弗素原子と酸
素原子を基板へ導き、Ｓｉ基板４０の表面を約１０ｎｍ
程度等方的にエッチングする。この処理により、チタン
シリサイド層６０（図１３参照）の高抵抗化の原因とな
るＳｉＣを含む表面のダメージ層５６を除去することが
できる。これらの２つの処理はマイクロ波ダウンフロー
エッチング装置を用いてガスを切り替えることにより連
続的に行うこともできる。
【００２０】次に、半導体基板４０を０．５％ＨＦ溶液
に約３０秒間浸すことにより表面の自然酸化膜を除去
し、その後、図１２に示されるように、スパッタにより
全面に例えばチタン膜５８を厚さ３０ｎｍ形成する。次
に、例えばＮ2 ガス中で６５０℃、３０秒間のアニール
を行い、チタン膜５８が接しているゲート電極４６、ソ
ース領域４８ａ、及びドレイン領域４８ｂでシリコンと
チタンとを反応させ、シリサイド化させる。その後、フ
ィールド酸化膜４２の上及びゲート側壁５４の上の未反
応チタンをＨ2 Ｏ2 ／ＮＨ4 ＯＨの水溶液で除去し、８
００℃で３０秒間のアニールを行う。この結果、図１３
に示されるように、ゲート電極４６、ソース領域４８
ａ、及びドレイン領域４８ｂの上にチタンシリサイド膜
６０が形成される。その後、チタンシリサイド膜６０に
高濃度にＡｓ等のｎ型不純物をイオン注入する。
に約３０秒間浸すことにより表面の自然酸化膜を除去
し、その後、図１２に示されるように、スパッタにより
全面に例えばチタン膜５８を厚さ３０ｎｍ形成する。次
に、例えばＮ2 ガス中で６５０℃、３０秒間のアニール
を行い、チタン膜５８が接しているゲート電極４６、ソ
ース領域４８ａ、及びドレイン領域４８ｂでシリコンと
チタンとを反応させ、シリサイド化させる。その後、フ
ィールド酸化膜４２の上及びゲート側壁５４の上の未反
応チタンをＨ2 Ｏ2 ／ＮＨ4 ＯＨの水溶液で除去し、８
００℃で３０秒間のアニールを行う。この結果、図１３
に示されるように、ゲート電極４６、ソース領域４８
ａ、及びドレイン領域４８ｂの上にチタンシリサイド膜
６０が形成される。その後、チタンシリサイド膜６０に
高濃度にＡｓ等のｎ型不純物をイオン注入する。
【００２１】次に、図１４に示されるように、ＣＶＤに
より、例えばシリケートガラスのような層間絶縁膜６２
を全面に例えば厚さ約１０００ｎｍ形成し、Ｎ2 ガス中
で９００℃、１５分間加熱して、この層間絶縁膜６２の
平坦化を行う。この加熱により、チタンシリサイド膜６
２に打ち込まれたｎ型不純物は、下地のＳｉ中へ拡散す
ると共に活性する。さらに、層間絶縁膜６２の所定の場
所にコンタクト孔６４を形成する。
より、例えばシリケートガラスのような層間絶縁膜６２
を全面に例えば厚さ約１０００ｎｍ形成し、Ｎ2 ガス中
で９００℃、１５分間加熱して、この層間絶縁膜６２の
平坦化を行う。この加熱により、チタンシリサイド膜６
２に打ち込まれたｎ型不純物は、下地のＳｉ中へ拡散す
ると共に活性する。さらに、層間絶縁膜６２の所定の場
所にコンタクト孔６４を形成する。
【００２２】その後、図１５に示されるように、例えば
チタン層６６、チタンナイトライド層６８、及びアルミ
ニウム層７０からなる積層配線を行うことにより集積回
路を形成する。上記の製造方法で形成されたシリサイド
層のシート抵抗低減の効果を図１６に示す。（ａ）は、
３８０ｋＨｚの高周波で励起されたプラズマ照射をし、
汚染層除去のみを行った場合、（ｂ）は、４００ｋＨｚ
の高周波で励起されたプラズマを照射し、汚染層除去の
みを行った場合、（ｃ）は、３８０ｋＨｚの高周波で励
起されたプラズマを照射したのちに、汚染層除去とダメ
ージ層を除去した場合、（ｄ）は、４００ｋＨｚの高周
波で励起されたプラズマを照射したのちに、汚染層除去
とダメージ層を除去した場合それぞれについて、その上
に形成されたチタンサリサイド層６２のシート抵抗を測
定した結果を示す。図１６に示されるように、本実施例
の半導体装置の製造方法によれば、シート抵抗を約４０
％下げることができた。
チタン層６６、チタンナイトライド層６８、及びアルミ
ニウム層７０からなる積層配線を行うことにより集積回
路を形成する。上記の製造方法で形成されたシリサイド
層のシート抵抗低減の効果を図１６に示す。（ａ）は、
３８０ｋＨｚの高周波で励起されたプラズマ照射をし、
汚染層除去のみを行った場合、（ｂ）は、４００ｋＨｚ
の高周波で励起されたプラズマを照射し、汚染層除去の
みを行った場合、（ｃ）は、３８０ｋＨｚの高周波で励
起されたプラズマを照射したのちに、汚染層除去とダメ
ージ層を除去した場合、（ｄ）は、４００ｋＨｚの高周
波で励起されたプラズマを照射したのちに、汚染層除去
とダメージ層を除去した場合それぞれについて、その上
に形成されたチタンサリサイド層６２のシート抵抗を測
定した結果を示す。図１６に示されるように、本実施例
の半導体装置の製造方法によれば、シート抵抗を約４０
％下げることができた。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ゲート、ソース、及びドレインの各領域に金
属珪化物を有する半導体装置を製造する際に、Ｓｉ基板
の表面の汚染層とダメージ層を除去するので、ゲート、
ソース、ドレインの各領域のシート抵抗値を下げること
ができる。これにより、寄生抵抗が小さく、動作速度の
速い半導体装置を形成することができる。また、一様な
シリサイド層が形成されるので、シリサイド層と下地Ｓ
ｉとの界面が平坦になり、シリサイド層の熱的安定性が
向上し、層間絶縁膜を平坦化するための加熱によるシリ
サイド層のシート抵抗上昇を防ぐことができる。
によれば、ゲート、ソース、及びドレインの各領域に金
属珪化物を有する半導体装置を製造する際に、Ｓｉ基板
の表面の汚染層とダメージ層を除去するので、ゲート、
ソース、ドレインの各領域のシート抵抗値を下げること
ができる。これにより、寄生抵抗が小さく、動作速度の
速い半導体装置を形成することができる。また、一様な
シリサイド層が形成されるので、シリサイド層と下地Ｓ
ｉとの界面が平坦になり、シリサイド層の熱的安定性が
向上し、層間絶縁膜を平坦化するための加熱によるシリ
サイド層のシート抵抗上昇を防ぐことができる。
【００２４】さらに、上記トランジスタをウエハ面内均
一に高精度にしかも高スループットで製造することがで
きる。
一に高精度にしかも高スループットで製造することがで
きる。
【図１】試料をＸ線光電子分光で分析した結果を示すグ
ラフである。
ラフである。
【図２】ＳｉＣを含むダメージ層がある表面に対してＴ
ｉシリサイドを形成した後にオージェ電子分光によって
元素の深さ方向の分析を行った結果を示すグラフであ
る。
ｉシリサイドを形成した後にオージェ電子分光によって
元素の深さ方向の分析を行った結果を示すグラフであ
る。
【図３】Ｓｉ基板に形成された汚染層とダメージ層とを
示す断面図である。
示す断面図である。
【図４】Ｓｉ基板に形成された汚染層を除去する様子を
示す模式図である。
示す模式図である。
【図５】Ｓｉ基板に形成されたダメージ層を除去する様
子を示す模式図である。
子を示す模式図である。
【図６】（ａ）は、ダメージ層を除去する前後のＸＰＳ
スペクトルを示すグラフ、（ｂ）は、ダメージ層を除去
すると窒化物になる割合に比べ珪化物になる割合が増大
する様子を示す模式図である。
スペクトルを示すグラフ、（ｂ）は、ダメージ層を除去
すると窒化物になる割合に比べ珪化物になる割合が増大
する様子を示す模式図である。
【図７】本発明の半導体装置の製造方法の一実施例を示
し、多結晶Ｓｉからなるゲート電極が形成される工程ま
で終了した段階を示す断面図である。
し、多結晶Ｓｉからなるゲート電極が形成される工程ま
で終了した段階を示す断面図である。
【図８】本発明の半導体装置の製造方法の一実施例を示
し、ＳｉＯ2 膜を異方性エッチングしている様子を示す
断面図である。
し、ＳｉＯ2 膜を異方性エッチングしている様子を示す
断面図である。
【図９】本発明の半導体装置の製造方法の一実施例を示
し、ゲート側壁が形成された状態を示す断面図である。
し、ゲート側壁が形成された状態を示す断面図である。
【図１０】本発明の半導体装置の製造方法の一実施例を
示し、汚染層を除去する様子を示す断面図である。
示し、汚染層を除去する様子を示す断面図である。
【図１１】本発明の半導体装置の製造方法の一実施例を
示し、ダメージ層を除去する様子を示す断面図である。
示し、ダメージ層を除去する様子を示す断面図である。
【図１２】本発明の半導体装置の製造方法の一実施例を
示し、チタン膜が形成された状態を示す断面図である。
示し、チタン膜が形成された状態を示す断面図である。
【図１３】本発明の半導体装置の製造方法の一実施例を
示し、チタンシリサイド膜が形成された状態を示す断面
図である。
示し、チタンシリサイド膜が形成された状態を示す断面
図である。
【図１４】本発明の半導体装置の製造方法の一実施例を
示し、層間絶縁膜が形成された状態を示す断面図であ
る。
示し、層間絶縁膜が形成された状態を示す断面図であ
る。
【図１５】本発明の半導体装置の製造方法の一実施例を
示し、積層配線が形成された状態を示す断面図である。
示し、積層配線が形成された状態を示す断面図である。
【図１６】本発明の一実施例の半導体装置の製造方法で
形成されたシリサイド層のシート抵抗低減の効果を示す
グラフである。
形成されたシリサイド層のシート抵抗低減の効果を示す
グラフである。
【図１７】従来の半導体装置の製造方法を示し、反応性
イオンエッチングによりゲート側壁を形成する様子を示
す断面図である。
イオンエッチングによりゲート側壁を形成する様子を示
す断面図である。
【図１８】従来の半導体装置の製造方法を示し、ゲート
側壁が形成された半導体基板を示す断面図である。
側壁が形成された半導体基板を示す断面図である。
【図１９】従来の半導体装置の製造方法を示し、ゲート
側壁が形成された半導体基板にチタン膜が形成された様
子を示す断面図である。
側壁が形成された半導体基板にチタン膜が形成された様
子を示す断面図である。
【図２０】従来の半導体装置の製造方法を示し、チタン
シリサイド膜が形成された半導体基板を示す断面図であ
る。
シリサイド膜が形成された半導体基板を示す断面図であ
る。
【図２１】従来の半導体装置の製造方法を示し、フロロ
カーボンのポリマー（ＣｎＦｍ）からなる汚染層が形成
された半導体基板を示す断面図である。
カーボンのポリマー（ＣｎＦｍ）からなる汚染層が形成
された半導体基板を示す断面図である。
【図２２】従来の半導体装置の製造方法を示し、酸素プ
ラズマを用いて汚染層を除去する様子を示す断面図であ
る。
ラズマを用いて汚染層を除去する様子を示す断面図であ
る。
【図２３】周波数が異なるエッチング装置を用いてサリ
サイドトランジスタを形成した場合のＴｉＳｉ2 層のシ
ート抵抗の違いを示すグラフである。
サイドトランジスタを形成した場合のＴｉＳｉ2 層のシ
ート抵抗の違いを示すグラフである。
４０ 半導体基板 ４４ ゲート絶縁膜 ４６ ゲート電極 ４８ａ ソース領域 ４８ｂ ドレイン領域 ５５ 汚染層 ５６ ダメージ層 ５８ チタン膜 ６０ チタンシリサイド膜 ６２ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 29/78 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (1)
- 【請求項１】 ゲート電極と該ゲート電極を挟んだソー
スドレイン領域とが形成されたＳｉ基板に絶縁膜を形成
する工程と、 該絶縁膜をエッチバックすることによりゲート側壁を形
成する工程と、 前記エッチバックの際に前記Ｓｉ基板に形成されたフロ
ロカーボンのポリマーからなる汚染層を該Ｓｉ基板から
除去する工程と、 前記エッチバックの際に前記汚染層の下に形成されたＳ
ｉＣを含有するダメージ層を、前記汚染層が除去された
Ｓｉ基板から除去する工程と、 前記汚染層と前記ダメージ層が除去されたＳｉ基板に高
融点金属を堆積する工程と、 該高融点金属が堆積されたＳｉ基板を熱処理することに
より、前記ゲート電極、及び前記ソースドレイン領域そ
れぞれに含有されたＳｉと前記高融点金属とを反応させ
て合金化する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28693093A JPH07142447A (ja) | 1993-11-16 | 1993-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28693093A JPH07142447A (ja) | 1993-11-16 | 1993-11-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142447A true JPH07142447A (ja) | 1995-06-02 |
Family
ID=17710801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28693093A Pending JPH07142447A (ja) | 1993-11-16 | 1993-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142447A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936360A (ja) * | 1995-07-20 | 1997-02-07 | Nec Corp | 半導体装置の製造方法 |
| WO2002089191A2 (en) * | 2001-04-26 | 2002-11-07 | Koninklijke Philips Electronics N.V. | Improvement of titanium disilicide resistance in narrow active regions of semiconductor devices |
| JP2013506986A (ja) * | 2009-10-04 | 2013-02-28 | 東京エレクトロン株式会社 | 半導体デバイス、半導体デバイスの製造方法および半導体デバイスの製造装置 |
| JP2013058603A (ja) * | 2011-09-08 | 2013-03-28 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
-
1993
- 1993-11-16 JP JP28693093A patent/JPH07142447A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936360A (ja) * | 1995-07-20 | 1997-02-07 | Nec Corp | 半導体装置の製造方法 |
| WO2002089191A2 (en) * | 2001-04-26 | 2002-11-07 | Koninklijke Philips Electronics N.V. | Improvement of titanium disilicide resistance in narrow active regions of semiconductor devices |
| WO2002089191A3 (en) * | 2001-04-26 | 2004-03-04 | Koninkl Philips Electronics Nv | Improvement of titanium disilicide resistance in narrow active regions of semiconductor devices |
| JP2013506986A (ja) * | 2009-10-04 | 2013-02-28 | 東京エレクトロン株式会社 | 半導体デバイス、半導体デバイスの製造方法および半導体デバイスの製造装置 |
| JP2013058603A (ja) * | 2011-09-08 | 2013-03-28 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021022 |