JP2001085392A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】プラズマ処理によってＳｉ基板の表面に形成さ
れるダメージ層を精度良く除去する。 【解決手段】Ｓｉ基板１０に対して処理を行い該基板の
表面にダメージ層１６を形成する工程と（図１
（ｂ））、前記ダメージ層の表面を酸素ガスプラズマに
さらしてダメージ層含むＳｉ基板の表面を酸化し、シリ
コン酸化層１７を形成する工程と（図１（ｃ））、Ｓｉ
に対して選択比が高い条件で前記シリコン酸化層を選択
的に除去する工程と（図１（ｄ））を具備してなること
を特徴とする半導体装置の製造方法。
れるダメージ層を精度良く除去する。 【解決手段】Ｓｉ基板１０に対して処理を行い該基板の
表面にダメージ層１６を形成する工程と（図１
（ｂ））、前記ダメージ層の表面を酸素ガスプラズマに
さらしてダメージ層含むＳｉ基板の表面を酸化し、シリ
コン酸化層１７を形成する工程と（図１（ｃ））、Ｓｉ
に対して選択比が高い条件で前記シリコン酸化層を選択
的に除去する工程と（図１（ｄ））を具備してなること
を特徴とする半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマ処理によ
ってＳｉ基板の表面に形成されるダメージ層を除去する
半導体装置の製造方法に関する。
ってＳｉ基板の表面に形成されるダメージ層を除去する
半導体装置の製造方法に関する。
【０００２】
【従来の技術】高速高機能半導体装置の実現のため、こ
れに用いられる個々の半導体素子の微細化、及びその大
規模集積化に対する要求は時を追って増大している。し
かし、これらの半導体素子の主要な構成要素であるＭＯ
ＳＦＥＴの微細化を考えた場合、これには様々な困難が
伴う。
れに用いられる個々の半導体素子の微細化、及びその大
規模集積化に対する要求は時を追って増大している。し
かし、これらの半導体素子の主要な構成要素であるＭＯ
ＳＦＥＴの微細化を考えた場合、これには様々な困難が
伴う。
【０００３】例えば、ＭＯＳＦＥＴのチャネル長の縮小
に伴い、しきい値電圧が下降する、いわゆる短チャネル
効果が発生するという問題がある。半導体回路の設計時
に意図したしきい値電圧と異なった素子が形成される
と、設計の意図とは異なる素子動作を引き起こし回路全
体の機能を損なわせる。
に伴い、しきい値電圧が下降する、いわゆる短チャネル
効果が発生するという問題がある。半導体回路の設計時
に意図したしきい値電圧と異なった素子が形成される
と、設計の意図とは異なる素子動作を引き起こし回路全
体の機能を損なわせる。
【０００４】この様な短チャネル効果は、ＭＯＳＦＥＴ
のソース／ドレイン部での電界の歪みが、チャネル部分
にまで影響を与える事に起因している。この影響は、ソ
ース／ドレインと半導体基板の界面のｐｎ接合の接合位
置を半導体表面に近づける（即ちｐｎ接合を“浅くす
る”）事で回避出来る。
のソース／ドレイン部での電界の歪みが、チャネル部分
にまで影響を与える事に起因している。この影響は、ソ
ース／ドレインと半導体基板の界面のｐｎ接合の接合位
置を半導体表面に近づける（即ちｐｎ接合を“浅くす
る”）事で回避出来る。
【０００５】しかし、単にｐｎ接合を浅くすると、ソー
ス／ドレイン部の抵抗が増大し、素子を伝わる信号の高
速伝達を阻害する。さらに、ソース／ドレイン部上に電
気的接触を得るためのコンタクトを設けた場合、コンタ
クトを構成する金属性物質が下方に拡散して接合を突き
抜け、接合リークを誘起する恐れが出てくる。また、ソ
ース／ドレイン電極の低抵抗化のために、ソース／ドレ
イン領域の上部を一部、金属との合金（シリサイド）で
形成することも可能だが、金属原子がソース／ドレイン
中に拡散し、接合部分に到達しやすい。
ス／ドレイン部の抵抗が増大し、素子を伝わる信号の高
速伝達を阻害する。さらに、ソース／ドレイン部上に電
気的接触を得るためのコンタクトを設けた場合、コンタ
クトを構成する金属性物質が下方に拡散して接合を突き
抜け、接合リークを誘起する恐れが出てくる。また、ソ
ース／ドレイン電極の低抵抗化のために、ソース／ドレ
イン領域の上部を一部、金属との合金（シリサイド）で
形成することも可能だが、金属原子がソース／ドレイン
中に拡散し、接合部分に到達しやすい。
【０００６】この様な問題に対処するため、従来、ソー
ス／ドレイン部を形成しようとするシリコン基板表面部
分に選択的に半導体物質を追加形成し、表面をシリコン
基板の表面より上方に移動させ、この追加形成された表
面を通じてソース／ドレインのｐｎ接合を形成する、い
わゆるエレベィテッド・ソース／ドレイン構造が提案さ
れている。エレベィテッド・ソース／ドレイン構造は、
接合の位置は本来の半導体基板の表面に対しては浅くし
つつ、ソース／ドレイン部の厚みを確保することができ
る。
ス／ドレイン部を形成しようとするシリコン基板表面部
分に選択的に半導体物質を追加形成し、表面をシリコン
基板の表面より上方に移動させ、この追加形成された表
面を通じてソース／ドレインのｐｎ接合を形成する、い
わゆるエレベィテッド・ソース／ドレイン構造が提案さ
れている。エレベィテッド・ソース／ドレイン構造は、
接合の位置は本来の半導体基板の表面に対しては浅くし
つつ、ソース／ドレイン部の厚みを確保することができ
る。
【０００７】このエレベイテッド・ソース／ドレイン構
造を有するＭＯＳトランジスタの製造工程を説明する。
造を有するＭＯＳトランジスタの製造工程を説明する。
【０００８】図５は、従来のエレベイテッド・ソース／
ドレイン構造を有するＭＯＳトランジスタの製造工程を
示す工程断面図である。
ドレイン構造を有するＭＯＳトランジスタの製造工程を
示す工程断面図である。
【０００９】先ず、図５（ａ）に示すように、Ｓｉ基板
１０上に、ゲート絶縁膜１１及びゲート電極１２を形成
した後、ｎ- 拡散層１３を形成する。そして、全面に絶
縁膜１５を堆積する。次いで、図５（ｂ）に示すよう
に、絶縁膜１５に対してＲＩＥを行い、側壁絶縁膜１５
を形成する。このＲＩＥの際、エッチングガスのガス種
から発生したイオンやラジカルが下地のＳｉ基板中に不
純物として導入されたり、基板の結晶に格子欠陥を与え
たりしてＳｉ基板及びゲート電極表面に欠陥層（ダメー
ジ層）１６が形成される。
１０上に、ゲート絶縁膜１１及びゲート電極１２を形成
した後、ｎ- 拡散層１３を形成する。そして、全面に絶
縁膜１５を堆積する。次いで、図５（ｂ）に示すよう
に、絶縁膜１５に対してＲＩＥを行い、側壁絶縁膜１５
を形成する。このＲＩＥの際、エッチングガスのガス種
から発生したイオンやラジカルが下地のＳｉ基板中に不
純物として導入されたり、基板の結晶に格子欠陥を与え
たりしてＳｉ基板及びゲート電極表面に欠陥層（ダメー
ジ層）１６が形成される。
【００１０】シリコン層の選択成長は、選択成長を行う
表面状態に非常に敏感である。例えば、成膜されるシリ
コンの膜厚は、その下方にある基板表面の粗さや結晶構
造によって変わって来る。また、その膜質（欠陥の有
無）も表面の形状により異なって来る可能性がある。例
えば、成長直前の基板表面の自然酸化膜や、ゲート電極
加工時に導入されるダメージなどによって、ソース／ド
レイン領域上に成膜されるシリコン層の厚さ、及び、そ
の膜質は素子ごとに異なって来る場合がある。
表面状態に非常に敏感である。例えば、成膜されるシリ
コンの膜厚は、その下方にある基板表面の粗さや結晶構
造によって変わって来る。また、その膜質（欠陥の有
無）も表面の形状により異なって来る可能性がある。例
えば、成長直前の基板表面の自然酸化膜や、ゲート電極
加工時に導入されるダメージなどによって、ソース／ド
レイン領域上に成膜されるシリコン層の厚さ、及び、そ
の膜質は素子ごとに異なって来る場合がある。
【００１１】選択成長されたシリコン層の膜厚が不均一
であると、ｐｎ接合の接合部分を所定位置に形成するこ
とが極めて困難となる。なぜなら、ソース／ドレインを
形成するべき不純物は、選択形成されたシリコン表面よ
り導入されるため、接合はこの表面から一定の位置に形
成される。ところが、これに対し、膜厚が不均一である
と、シリコン基板の表面の追加形成されたシリコン表面
よりの相対位置は不定となる。従って、接合面を形成す
べき位置も不定となってしまうからである。
であると、ｐｎ接合の接合部分を所定位置に形成するこ
とが極めて困難となる。なぜなら、ソース／ドレインを
形成するべき不純物は、選択形成されたシリコン表面よ
り導入されるため、接合はこの表面から一定の位置に形
成される。ところが、これに対し、膜厚が不均一である
と、シリコン基板の表面の追加形成されたシリコン表面
よりの相対位置は不定となる。従って、接合面を形成す
べき位置も不定となってしまうからである。
【００１２】そのため、シリコンの選択成長を行う前
に、ダメージ層の除去を行わなければならない。
に、ダメージ層の除去を行わなければならない。
【００１３】次いで、図５（ｃ）に示すように、ダメー
ジ層１６を除去する。ダメージ層１６を除去するには、
薬液（例えば、フッ酸と硝酸との混合溶液）を用いたウ
エット処理、或いはＣＦ4 やＣｌ2 ガスプラズマ中で発
生する低運動エネルギーのラジカルを用いたＣＤＥ法に
よりＳｉ基板ごと等方的にエッチングしてダメージを除
去する方法が用いられている。
ジ層１６を除去する。ダメージ層１６を除去するには、
薬液（例えば、フッ酸と硝酸との混合溶液）を用いたウ
エット処理、或いはＣＦ4 やＣｌ2 ガスプラズマ中で発
生する低運動エネルギーのラジカルを用いたＣＤＥ法に
よりＳｉ基板ごと等方的にエッチングしてダメージを除
去する方法が用いられている。
【００１４】次いで、図５（ｄ）に示すように、Ｓｉ１
８，１９の選択成長を行う。なお、Ｓｉ基板上では、エ
ピタキシャル成長が生じ、単結晶Ｓｉ１８が形成され
る。そして、ｎ型不純物のイオン注入、アニールを行っ
てソース／ドレイン２０を形成する。
８，１９の選択成長を行う。なお、Ｓｉ基板上では、エ
ピタキシャル成長が生じ、単結晶Ｓｉ１８が形成され
る。そして、ｎ型不純物のイオン注入、アニールを行っ
てソース／ドレイン２０を形成する。
【００１５】そして、図５（ｅ）に示すように、Ｃｏを
を堆積した後、アニールを行ってＣｏシリサイド２２を
形成し、未反応のＣｏを除去して、エレベイテッド・ソ
ース／ドレイン構造を有するＭＯＳトランジスタが形成
される。
を堆積した後、アニールを行ってＣｏシリサイド２２を
形成し、未反応のＣｏを除去して、エレベイテッド・ソ
ース／ドレイン構造を有するＭＯＳトランジスタが形成
される。
【００１６】ところで、ダメージ層の除去は、Ｓｉ基板
をエッチングすることにより行っているが、Ｓｉ基板の
エッチング量はダメージ層のダメージ量やＳｉ基板表面
の露出量に大きく左右され、不安定なプロセスとなるの
で、エッチング量の制御が難しく、信頼性のある製品を
作ろうとするとかなり余分にＳｉ基板をエッチングしな
ければならない。
をエッチングすることにより行っているが、Ｓｉ基板の
エッチング量はダメージ層のダメージ量やＳｉ基板表面
の露出量に大きく左右され、不安定なプロセスとなるの
で、エッチング量の制御が難しく、信頼性のある製品を
作ろうとするとかなり余分にＳｉ基板をエッチングしな
ければならない。
【００１７】ところが、半導体装置の小型化により、Ｓ
ｉ基板表面に形成される拡散層の深さも浅くなる傾向に
ある。このため、前述した手法でダメージ層の除去を行
うと、ダメージ層のみならず欠陥がないＳｉ基板までも
深く除去されてしまうことにより拡散層深さが浅くな
り、電気的な不良を引き起こすという問題がある。
ｉ基板表面に形成される拡散層の深さも浅くなる傾向に
ある。このため、前述した手法でダメージ層の除去を行
うと、ダメージ層のみならず欠陥がないＳｉ基板までも
深く除去されてしまうことにより拡散層深さが浅くな
り、電気的な不良を引き起こすという問題がある。
【００１８】
【発明が解決しようとする課題】前述したように、ダメ
ージ層を除去する際に、欠陥がないＳｉ基板まで除去し
てしまって、拡散層深さが浅くなり、電気的な不良を引
き起こすという問題があった。
ージ層を除去する際に、欠陥がないＳｉ基板まで除去し
てしまって、拡散層深さが浅くなり、電気的な不良を引
き起こすという問題があった。
【００１９】本発明の目的は、制御性良くダメージ層を
除去し、電気的な不良の発生を抑制し得る半導体装置の
製造方法を提供することにある。
除去し、電気的な不良の発生を抑制し得る半導体装置の
製造方法を提供することにある。
【００２０】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００２１】（１）本発明（請求項１）の半導体装置の
製造方法は、Ｓｉ基板に対してプラズマ処理を行い該基
板の表面にダメージ層を形成する工程と、前記ダメージ
層の表面を酸素プラズマにさらして該ダメージ層を含む
Ｓｉ基板の表面を酸化し、シリコン酸化層を形成する工
程と、Ｓｉに対して選択比が高い条件で前記シリコン酸
化層を選択的に除去する工程とを具備し、前記ダメージ
層の膜厚に応じて、前記酸素プラズマのイオンエネルギ
ー及び前記ダメージ層の表面を該酸素プラズマにさらす
時間を制御することによって、形成される前記シリコン
酸化層の膜厚を制御する。
製造方法は、Ｓｉ基板に対してプラズマ処理を行い該基
板の表面にダメージ層を形成する工程と、前記ダメージ
層の表面を酸素プラズマにさらして該ダメージ層を含む
Ｓｉ基板の表面を酸化し、シリコン酸化層を形成する工
程と、Ｓｉに対して選択比が高い条件で前記シリコン酸
化層を選択的に除去する工程とを具備し、前記ダメージ
層の膜厚に応じて、前記酸素プラズマのイオンエネルギ
ー及び前記ダメージ層の表面を該酸素プラズマにさらす
時間を制御することによって、形成される前記シリコン
酸化層の膜厚を制御する。
【００２２】前記シリコン酸化層は、フッ酸を含む溶液
或いは蒸気にさらすことにより、選択的に除去されるこ
と。
或いは蒸気にさらすことにより、選択的に除去されるこ
と。
【００２３】（２）本発明（請求項３）の半導体装置の
製造方法は、Ｓｉ基板上にゲート絶縁膜及びゲート電極
を形成する工程と、前記Ｓｉ基板及びゲート電極の表面
に絶縁膜を堆積する工程と、前記絶縁膜に対してＲＩＥ
を行い、前記ゲート電極の側面に該絶縁膜を残しつつ前
記Ｓｉ基板上面の該絶縁膜を除去して側壁絶縁膜を形成
すると共に、前記Ｓｉ基板の表面にダメージ層を形成す
る工程と、前記ダメージ層の表面を酸素ガスプラズマに
さらしてダメージ層を含むＳｉ基板の表面を酸化し、シ
リコン酸化層を形成する工程と、前記シリコン酸化層を
選択的に除去する工程とを具備してなることを特徴とす
る。
製造方法は、Ｓｉ基板上にゲート絶縁膜及びゲート電極
を形成する工程と、前記Ｓｉ基板及びゲート電極の表面
に絶縁膜を堆積する工程と、前記絶縁膜に対してＲＩＥ
を行い、前記ゲート電極の側面に該絶縁膜を残しつつ前
記Ｓｉ基板上面の該絶縁膜を除去して側壁絶縁膜を形成
すると共に、前記Ｓｉ基板の表面にダメージ層を形成す
る工程と、前記ダメージ層の表面を酸素ガスプラズマに
さらしてダメージ層を含むＳｉ基板の表面を酸化し、シ
リコン酸化層を形成する工程と、前記シリコン酸化層を
選択的に除去する工程とを具備してなることを特徴とす
る。
【００２４】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００２５】ダメージ層の膜厚に応じて酸化膜を形成し
た後、酸化膜を選択的に除去することによって、制御性
良くダメージ層を除去し、電気的な不良の発生を抑制す
ることができる。
た後、酸化膜を選択的に除去することによって、制御性
良くダメージ層を除去し、電気的な不良の発生を抑制す
ることができる。
【００２６】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２７】［第１実施形態］図１は、本発明の第１実
施形態に係わる半導体装置の構成を示す工程断面図であ
る。
施形態に係わる半導体装置の構成を示す工程断面図であ
る。
【００２８】先ず、図１（ａ）に示すように、Ｓｉ基板
１０にゲート絶縁膜１１を形成した後、ポリシリコン膜
の堆積，パターニングを行い、ゲート電極１２を形成す
る。ゲート電極１２の表面に図示されない熱酸化膜を形
成した後、Ｓｉ基板１０に対してイオン注入，活性化の
ためのＲＴＡを行い、ｎ- 拡散層１３を形成する。全面
に３０〜５０ｎｍのシリコン窒化膜等の絶縁膜１５を堆
積する。
１０にゲート絶縁膜１１を形成した後、ポリシリコン膜
の堆積，パターニングを行い、ゲート電極１２を形成す
る。ゲート電極１２の表面に図示されない熱酸化膜を形
成した後、Ｓｉ基板１０に対してイオン注入，活性化の
ためのＲＴＡを行い、ｎ- 拡散層１３を形成する。全面
に３０〜５０ｎｍのシリコン窒化膜等の絶縁膜１５を堆
積する。
【００２９】次いで、図１（ｂ）に示すように、絶縁膜
１５に対してＲＩＥを行い、ゲート電極１２の側壁に側
壁絶縁膜１５を形成する。このＲＩＥ工程において、ゲ
ート電極１２，ｎ- 拡散層１３の表面にダメージ層１６
が形成される。
１５に対してＲＩＥを行い、ゲート電極１２の側壁に側
壁絶縁膜１５を形成する。このＲＩＥ工程において、ゲ
ート電極１２，ｎ- 拡散層１３の表面にダメージ層１６
が形成される。
【００３０】次いで、平行平板型ＲＩＥ装置内の陰極側
にＳｉ基板１０を載置し、ダメージ層１６を陽極側に対
向させる。図１（ｃ）に示すように、平行平板型ＲＩＥ
装置内に酸素プラズマを生成し、ダメージ層１６を酸素
プラズマにさらして酸化層１７を形成する。この時、ダ
メージ層１６に入射する酸素イオンのエネルギー及び、
ダメージ層を酸素プラズマにさらす時間を制御すること
によって、酸化層１７の膜厚を制御することができる。
にＳｉ基板１０を載置し、ダメージ層１６を陽極側に対
向させる。図１（ｃ）に示すように、平行平板型ＲＩＥ
装置内に酸素プラズマを生成し、ダメージ層１６を酸素
プラズマにさらして酸化層１７を形成する。この時、ダ
メージ層１６に入射する酸素イオンのエネルギー及び、
ダメージ層を酸素プラズマにさらす時間を制御すること
によって、酸化層１７の膜厚を制御することができる。
【００３１】酸化層１７の膜厚制御について説明する。
図２は、平行平板型ＲＩＥ装置に印加するＲＦ電力に対
するＳｉ表面に入射する酸化膜厚及び陰極降下電圧Ｖdc
を示す特性図である。
図２は、平行平板型ＲＩＥ装置に印加するＲＦ電力に対
するＳｉ表面に入射する酸化膜厚及び陰極降下電圧Ｖdc
を示す特性図である。
【００３２】図２に示すように、ＲＦパワーを高くする
に従い、陰極降下電圧が上昇する。陰極降下電圧の上昇
に伴い、陰極側に入射する酸素イオンのエネルギーも上
昇する。酸素イオンのエネルギーに応じて形成される酸
化膜の膜厚も増加する。
に従い、陰極降下電圧が上昇する。陰極降下電圧の上昇
に伴い、陰極側に入射する酸素イオンのエネルギーも上
昇する。酸素イオンのエネルギーに応じて形成される酸
化膜の膜厚も増加する。
【００３３】ＲＦ電力が１００Ｗ程度変化したとして
も、酸化膜の膜厚変化は高々１ｎｍ程度である。従っ
て、ＲＦ電力の変化に対する、酸化膜の膜厚の変化は緩
やかなので、ｎｍオーダーの高い精度で酸化膜の膜厚制
御を行うことができる。
も、酸化膜の膜厚変化は高々１ｎｍ程度である。従っ
て、ＲＦ電力の変化に対する、酸化膜の膜厚の変化は緩
やかなので、ｎｍオーダーの高い精度で酸化膜の膜厚制
御を行うことができる。
【００３４】本実施形態では、Ｓｉ基板に入射する酸素
イオンのエネルギーを１００ｅＶ以上となるように酸素
プラズマ条件を設定し、形成される酸化膜の膜厚を１０
ｎｍ以下とした。
イオンのエネルギーを１００ｅＶ以上となるように酸素
プラズマ条件を設定し、形成される酸化膜の膜厚を１０
ｎｍ以下とした。
【００３５】また、図３のＯ2 ＲＩＥ処理時間（放電時
間）に対する酸化膜厚に示すように、処理時間が長くな
るのに従って酸化膜厚が増加することが分かる。
間）に対する酸化膜厚に示すように、処理時間が長くな
るのに従って酸化膜厚が増加することが分かる。
【００３６】以上より、ＲＦ電力及び処理時間を制御す
ることにより酸化膜厚をｎｍオーダーで制御できること
が分かる。
ることにより酸化膜厚をｎｍオーダーで制御できること
が分かる。
【００３７】次いで、図１（ｄ）に示すように、酸化層
１７をフッ酸溶液或いはフッ酸蒸気にさらし、酸化層１
７を選択的に除去する。ＳｉＯ2 に対するＳｉのエッチ
ングレート比は、１００以上であるので、酸化膜を除去
する間のＳｉ基板のエッチングを無視することができ
る。
１７をフッ酸溶液或いはフッ酸蒸気にさらし、酸化層１
７を選択的に除去する。ＳｉＯ2 に対するＳｉのエッチ
ングレート比は、１００以上であるので、酸化膜を除去
する間のＳｉ基板のエッチングを無視することができ
る。
【００３８】酸化膜１４はＳｉ基板の表面に対して垂直
に形成されるので、Ｓｉ基板１０は異方的に除去され
る。
に形成されるので、Ｓｉ基板１０は異方的に除去され
る。
【００３９】なお、側壁絶縁膜１５は、シリコン窒化物
のようなフッ酸溶液或いはフッ酸蒸気によりエッチング
されにくい材料が好ましい。しかし、側壁絶縁膜がフッ
酸の溶液或いは蒸気にエッチングされる材料であって
も、酸化膜の膜厚は１０ｎｍ程度なので、側壁絶縁膜が
フッ酸の溶液或いは蒸気によりエッチングされる量もや
はり１０ｎｍ程度と無視することができる範囲である。
のようなフッ酸溶液或いはフッ酸蒸気によりエッチング
されにくい材料が好ましい。しかし、側壁絶縁膜がフッ
酸の溶液或いは蒸気にエッチングされる材料であって
も、酸化膜の膜厚は１０ｎｍ程度なので、側壁絶縁膜が
フッ酸の溶液或いは蒸気によりエッチングされる量もや
はり１０ｎｍ程度と無視することができる範囲である。
【００４０】次いで、図１（ｅ）に示すように、圧力１
０Ｔｏｒｒの水素雰囲気中で８００℃に３分間前処理を
行った後、ＳｉＨ2 Ｃｌ2 ＋ＨＣｌ＋Ｈ2 を用いた選択
気相成長により、ゲート電極及びＳｉ基板の表面にＳｉ
１８，１９を堆積する。なお、Ｓｉ基板１０の表面では
エピタキシャル成長が生じ、Ｓｉ基板上には単結晶Ｓｉ
１８が形成される。そして、ｎ型不純物のイオン注入，
アニールを行いn+ソース／ドレイン２０を形成する。
０Ｔｏｒｒの水素雰囲気中で８００℃に３分間前処理を
行った後、ＳｉＨ2 Ｃｌ2 ＋ＨＣｌ＋Ｈ2 を用いた選択
気相成長により、ゲート電極及びＳｉ基板の表面にＳｉ
１８，１９を堆積する。なお、Ｓｉ基板１０の表面では
エピタキシャル成長が生じ、Ｓｉ基板上には単結晶Ｓｉ
１８が形成される。そして、ｎ型不純物のイオン注入，
アニールを行いn+ソース／ドレイン２０を形成する。
【００４１】次いで、図１（ｆ）に示すように、スパッ
タリング法でＣｏを堆積した後、加熱することによっ
て、Ｃｏシリサイド２２を形成する。そして、未反応の
Ｃｏを選択的に除去する。
タリング法でＣｏを堆積した後、加熱することによっ
て、Ｃｏシリサイド２２を形成する。そして、未反応の
Ｃｏを選択的に除去する。
【００４２】以上示した製造工程によって、エレベイテ
ッド・ソース／ドレインを有するＭＯＳトランジスタが
形成される。
ッド・ソース／ドレインを有するＭＯＳトランジスタが
形成される。
【００４３】本実施形態によれば、ダメージ層の膜厚に
応じて、ＲＦ電力及びＯ2 プラズマ処理時間を制御する
ことにより形成される酸化膜厚の制御することによっ
て、Ｓｉ基板掘れ量が５ｎｍ以下に低減することがで
き、拡散層深さが１００ｎｍの素子においても良好な電
気特性を得ることができた。
応じて、ＲＦ電力及びＯ2 プラズマ処理時間を制御する
ことにより形成される酸化膜厚の制御することによっ
て、Ｓｉ基板掘れ量が５ｎｍ以下に低減することがで
き、拡散層深さが１００ｎｍの素子においても良好な電
気特性を得ることができた。
【００４４】なお、エレベイテッド・ソース／ドレイン
ではない、通常のＭＯＳトランジスタにも適用すること
ができる。通常のＭＯＳの場合、酸化膜を除去した後、
ｎ型不純物のイオン注入、アニールを行い、n+ソース／
ドレインを形成すればよい。
ではない、通常のＭＯＳトランジスタにも適用すること
ができる。通常のＭＯＳの場合、酸化膜を除去した後、
ｎ型不純物のイオン注入、アニールを行い、n+ソース／
ドレインを形成すればよい。
【００４５】［第２実施形態］本実施形態では、本発明
のダメージ層除去を化学的機械研磨（ＣＭＰ）法の後処
理に用いた例について説明する。
のダメージ層除去を化学的機械研磨（ＣＭＰ）法の後処
理に用いた例について説明する。
【００４６】図４は、本発明の第２実施形態に係わる半
導体基板の製造工程を示す工程断面図である。
導体基板の製造工程を示す工程断面図である。
【００４７】先ず、図４（ａ）に示すようなＳｉ基板４
１を用意する。次いで、図４（ｂ）に示すように、Ｓｉ
基板４１の表面に対して研磨布４２を用いて化学的機械
研磨法による研磨を行う。研磨処理により、図４（ｃ）
に示すように、Ｓｉ基板の表面には結晶欠陥などのダメ
ージ層４３が形成される。酸素積層欠陥(ＯＳＦ；Oxida
tion-induced Stacking Fault)検査法によりＳｉ基板表
面に導入された積層欠陥密度の測定を行ったところ、８
００個／ｃｍ2 の欠陥が認められた。
１を用意する。次いで、図４（ｂ）に示すように、Ｓｉ
基板４１の表面に対して研磨布４２を用いて化学的機械
研磨法による研磨を行う。研磨処理により、図４（ｃ）
に示すように、Ｓｉ基板の表面には結晶欠陥などのダメ
ージ層４３が形成される。酸素積層欠陥(ＯＳＦ；Oxida
tion-induced Stacking Fault)検査法によりＳｉ基板表
面に導入された積層欠陥密度の測定を行ったところ、８
００個／ｃｍ2 の欠陥が認められた。
【００４８】次いで、図４（ｄ）に示すように、平行平
板型ＲＩＥ層の陰極側にＳｉ基板を載置して、酸素プラ
ズマを生成し、露出するＳｉ基板４１の表面のダメージ
層４３を酸素プラズマにさらす。このプラズマ処理によ
り、Ｓｉ基板４１の表面のダメージ層４３が酸化され
て、酸化膜層４４が形成される。なお、ダメージ層の膜
厚に応じて、ＲＦ電力及び処理時間のプラズマ処理条件
を制御し、酸化膜層４４の厚さの制御を行う。
板型ＲＩＥ層の陰極側にＳｉ基板を載置して、酸素プラ
ズマを生成し、露出するＳｉ基板４１の表面のダメージ
層４３を酸素プラズマにさらす。このプラズマ処理によ
り、Ｓｉ基板４１の表面のダメージ層４３が酸化され
て、酸化膜層４４が形成される。なお、ダメージ層の膜
厚に応じて、ＲＦ電力及び処理時間のプラズマ処理条件
を制御し、酸化膜層４４の厚さの制御を行う。
【００４９】次いで、図４（ｅ）に示すように、フッ酸
の溶液或いは蒸気により酸化膜層４４を選択的に除去す
る。前実施形態で述べたように、ＳｉＯ2 に対するＳｉ
のエッチングレート比は１００以上であるから、酸化膜
層４４を除去する間のＳｉ基板４１のエッチング量を無
視することができる。
の溶液或いは蒸気により酸化膜層４４を選択的に除去す
る。前実施形態で述べたように、ＳｉＯ2 に対するＳｉ
のエッチングレート比は１００以上であるから、酸化膜
層４４を除去する間のＳｉ基板４１のエッチング量を無
視することができる。
【００５０】再度、ＯＳＦ検査法にてＳｉ基板表面の酸
素積層欠陥密度の測定を行うと、６０個／ｃｍ2 の欠陥
が認められたのみであった。この値は、研磨処理を行う
前の欠陥密度とほぼ同じであり、ダメージ除去処理によ
り研磨処理により導入されたダメージ層が良好に除去さ
れることが確認された。
素積層欠陥密度の測定を行うと、６０個／ｃｍ2 の欠陥
が認められたのみであった。この値は、研磨処理を行う
前の欠陥密度とほぼ同じであり、ダメージ除去処理によ
り研磨処理により導入されたダメージ層が良好に除去さ
れることが確認された。
【００５１】なお、本発明は、上記実施形態に限定され
るものではない。例えば、その他、本発明は、その要旨
を逸脱しない範囲で、種々変形して実施することが可能
である。
るものではない。例えば、その他、本発明は、その要旨
を逸脱しない範囲で、種々変形して実施することが可能
である。
【００５２】
【発明の効果】以上説明したように本発明によれば、ダ
メージ層の膜厚に応じて酸化膜を形成した後、酸化膜を
選択的に除去することによって、制御性良くダメージ層
を除去し、電気的な不良の発生を抑制することができ
る。
メージ層の膜厚に応じて酸化膜を形成した後、酸化膜を
選択的に除去することによって、制御性良くダメージ層
を除去し、電気的な不良の発生を抑制することができ
る。
【図１】第１実施形態に係わるエレベイテッド・ソース
／ドレイン構造を有するＭＯＳトランジスタの製造工程
を示す工程断面図。
／ドレイン構造を有するＭＯＳトランジスタの製造工程
を示す工程断面図。
【図２】ＲＦ電力に対するＳｉ表面に入射する酸化膜厚
及び陰極降下電圧Ｖdcを示す特性図。
及び陰極降下電圧Ｖdcを示す特性図。
【図３】Ｏ2 ＲＩＥ処理時間（放電時間）に対する酸化
膜厚を示す特性図。
膜厚を示す特性図。
【図４】第２実施形態に係わる化学的機械研磨処理後の
ダメージ層の除去工程を示す工程断面図。
ダメージ層の除去工程を示す工程断面図。
【図５】従来のエレベイテッド・ソース／ドレイン構造
を有するＭＯＳトランジスタの製造工程を示す工程断面
図。
を有するＭＯＳトランジスタの製造工程を示す工程断面
図。
１０…基板 １１…ゲート絶縁膜 １２…ゲート電極 １３…拡散層 １４…酸化膜 １５…絶縁膜 １５…絶縁膜，側壁絶縁膜 １６…ダメージ層 １７…酸化層 １８…単結晶Ｓｉ １９…Ｓｉ ２０…ソース／ドレイン ２２…Ｃｏシリサイド ４１…基板 ４２…研磨布 ４３…ダメージ層 ４４…酸化膜層
フロントページの続き (72)発明者 奥村 勝弥 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F004 AA16 BA04 BA19 BA20 BB18 DA01 DA04 DA26 DB01 DB03 DB07 EA10 EA12 EA34 5F040 DC01 EC01 EC04 EC07 EC13 EF01 EF02 EF11 EH02 EH07 FA03 FA07 FA16 FA19 FB02 FB04 FC00 FC07
Claims (3)
- 【請求項１】Ｓｉ基板に対してプラズマ処理を行い該基
板の表面にダメージ層を形成する工程と、 前記ダメージ層の表面を酸素プラズマにさらして該ダメ
ージ層を含むＳｉ基板の表面を酸化し、シリコン酸化層
を形成する工程と、 Ｓｉに対して選択比が高い条件で前記シリコン酸化層を
選択的に除去する工程とを有し、 前記ダメージ層の膜厚に応じて、前記酸素プラズマのイ
オンエネルギー及び前記ダメージ層の表面を該酸素プラ
ズマにさらす時間を制御することによって、形成される
前記シリコン酸化層の膜厚を制御することを特徴とする
半導体装置の製造方法。 - 【請求項２】前記シリコン酸化層は、フッ酸を含む溶液
或いは蒸気にさらすことにより、選択的に除去されるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】Ｓｉ基板上にゲート絶縁膜及びゲート電極
を形成する工程と、 前記Ｓｉ基板及びゲート電極の表面に絶縁膜を堆積する
工程と、 前記絶縁膜に対してＲＩＥを行い、前記ゲート電極の側
面に該絶縁膜を残しつつ前記Ｓｉ基板上面の該絶縁膜を
除去して側壁絶縁膜を形成すると共に、前記Ｓｉ基板の
表面にダメージ層を形成する工程と、 前記ダメージ層の表面を酸素ガスプラズマにさらしてダ
メージ層を含むＳｉ基板の表面を酸化し、シリコン酸化
層を形成する工程と、 前記シリコン酸化層を選択的に除去する工程とを具備し
てなることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25769999A JP2001085392A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置の製造方法 |
| KR10-2000-0053304A KR100405015B1 (ko) | 1999-09-10 | 2000-09-08 | 반도체 장치의 제조 방법 |
| US09/658,508 US6274512B1 (en) | 1999-09-10 | 2000-09-08 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25769999A JP2001085392A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085392A true JP2001085392A (ja) | 2001-03-30 |
Family
ID=17309895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25769999A Pending JP2001085392A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6274512B1 (ja) |
| JP (1) | JP2001085392A (ja) |
| KR (1) | KR100405015B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007007375A1 (ja) * | 2005-07-07 | 2009-01-29 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2010514166A (ja) * | 2006-12-18 | 2010-04-30 | アプライド マテリアルズ インコーポレイテッド | 低エネルギーの高用量ヒ素、リン、ホウ素注入ウエハの安全な取り扱い |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6511925B1 (en) * | 2001-10-19 | 2003-01-28 | Lsi Logic Corporation | Process for forming high dielectric constant gate dielectric for integrated circuit structure |
| US6727155B1 (en) * | 2002-12-18 | 2004-04-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for spin etching sidewall spacers by acid vapor |
| JP2005166925A (ja) * | 2003-12-02 | 2005-06-23 | Tokyo Seimitsu Co Ltd | ウェーハ加工方法およびウェーハ加工装置 |
| KR100623691B1 (ko) * | 2004-06-30 | 2006-09-19 | 삼성에스디아이 주식회사 | 표시장치의 제조방법 |
| JP4343798B2 (ja) * | 2004-08-26 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779625A (en) * | 1980-11-05 | 1982-05-18 | Sanyo Electric Co Ltd | Gettering of silicon wafer |
| US4897154A (en) * | 1986-07-03 | 1990-01-30 | International Business Machines Corporation | Post dry-etch cleaning method for restoring wafer properties |
| JPH06188229A (ja) | 1992-12-16 | 1994-07-08 | Tokyo Electron Yamanashi Kk | エッチングの後処理方法 |
| US5762813A (en) | 1995-03-14 | 1998-06-09 | Nippon Steel Corporation | Method for fabricating semiconductor device |
| US6030898A (en) * | 1997-12-19 | 2000-02-29 | Advanced Micro Devices, Inc. | Advanced etching method for VLSI fabrication |
| US5962345A (en) * | 1998-07-13 | 1999-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to reduce contact resistance by means of in-situ ICP |
-
1999
- 1999-09-10 JP JP25769999A patent/JP2001085392A/ja active Pending
-
2000
- 2000-09-08 US US09/658,508 patent/US6274512B1/en not_active Expired - Lifetime
- 2000-09-08 KR KR10-2000-0053304A patent/KR100405015B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007007375A1 (ja) * | 2005-07-07 | 2009-01-29 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2010514166A (ja) * | 2006-12-18 | 2010-04-30 | アプライド マテリアルズ インコーポレイテッド | 低エネルギーの高用量ヒ素、リン、ホウ素注入ウエハの安全な取り扱い |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010030328A (ko) | 2001-04-16 |
| US6274512B1 (en) | 2001-08-14 |
| KR100405015B1 (ko) | 2003-11-07 |
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