JP2793248B2 - 半導体・素子構造の製造方法 - Google Patents
半導体・素子構造の製造方法Info
- Publication number
- JP2793248B2 JP2793248B2 JP1107210A JP10721089A JP2793248B2 JP 2793248 B2 JP2793248 B2 JP 2793248B2 JP 1107210 A JP1107210 A JP 1107210A JP 10721089 A JP10721089 A JP 10721089A JP 2793248 B2 JP2793248 B2 JP 2793248B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- oxide film
- gate electrode
- annealing
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関するものである。
［従来の技術］ 半導体素子の微細化に伴い、ソース・ドレインの接合
を浅くすることが重要視されている。しかし、単にソー
ス・ドレイン形成時のイオン注入のエネルギーを下げる
とシート抵抗が高くなり、配線材料とのコンタクト抵抗
も高くなり、高速化するのは困難となる。現在ソース・
ドレインのシート抵抗を下げ、ひいてはコンタクト抵抗
を下げるため、ソース・ドレインをシリサイド材で裏打
ちする方法が多く用いられている（K.Tsukamoto,T.Okam
oto,M.Shimizu,T.Matsukawa and H.Harada:16th SSDM,
p.47（1984））。
を浅くすることが重要視されている。しかし、単にソー
ス・ドレイン形成時のイオン注入のエネルギーを下げる
とシート抵抗が高くなり、配線材料とのコンタクト抵抗
も高くなり、高速化するのは困難となる。現在ソース・
ドレインのシート抵抗を下げ、ひいてはコンタクト抵抗
を下げるため、ソース・ドレインをシリサイド材で裏打
ちする方法が多く用いられている（K.Tsukamoto,T.Okam
oto,M.Shimizu,T.Matsukawa and H.Harada:16th SSDM,
p.47（1984））。
［発明が解決しようとする課題］ 一般にシリサイド裏打ちソース・ドレインの場合には
シート抵抗は下がるものの、接合リーク電流が増大する
ことが知られている。その要因は幾つか考えられている
が、第１の要因としてシリサイド層を通してイオン注入
する際、シリサイド中の金属がノックオンすることによ
るもの、第２の要因としてゲートサイドウォール形成時
の酸化膜の全面エッチの際のLOCOS素子分離層の後退に
よるもの、さらにその際の損傷を除去するためのウエッ
トエッチによるLOCOS素子分離の後退によるもの、第３
の要因としてシリサイド形成時の素子分離−Si界面での
応力によるものなどがある。以上あげた点が接合リーク
の原因なるものと考えられる。
シート抵抗は下がるものの、接合リーク電流が増大する
ことが知られている。その要因は幾つか考えられている
が、第１の要因としてシリサイド層を通してイオン注入
する際、シリサイド中の金属がノックオンすることによ
るもの、第２の要因としてゲートサイドウォール形成時
の酸化膜の全面エッチの際のLOCOS素子分離層の後退に
よるもの、さらにその際の損傷を除去するためのウエッ
トエッチによるLOCOS素子分離の後退によるもの、第３
の要因としてシリサイド形成時の素子分離−Si界面での
応力によるものなどがある。以上あげた点が接合リーク
の原因なるものと考えられる。
本発明は上記の問題点を解決するためになされたもの
で、シリサイドをソース・ドレインの裏打ちとして用い
てシート抵抗を下げ、かつ接合リーク電流の少ない絶縁
ゲート型電界効果トランジスタの製造方法を提供するこ
とにある。
で、シリサイドをソース・ドレインの裏打ちとして用い
てシート抵抗を下げ、かつ接合リーク電流の少ない絶縁
ゲート型電界効果トランジスタの製造方法を提供するこ
とにある。
［課題を解決するための手段］ 本発明は、ソース・ドレイン・ゲート電極部がシリサ
イド化された絶縁ゲート型電界効果トランジスタにおい
て、ソース・ドレイン領域のシリサイド層は、該ソース
・ドレイン領域となるシリサイド化前のSi基板表面より
も上部に形成され、かつゲート電極上端面は、サイドウ
ォールよりも上部に出ないことを特徴とする半導体素子
構造の製造方法を提供するものである。
イド化された絶縁ゲート型電界効果トランジスタにおい
て、ソース・ドレイン領域のシリサイド層は、該ソース
・ドレイン領域となるシリサイド化前のSi基板表面より
も上部に形成され、かつゲート電極上端面は、サイドウ
ォールよりも上部に出ないことを特徴とする半導体素子
構造の製造方法を提供するものである。
すなわち、基板上に素子分離層、ゲート酸化膜、拡散
層、ゲート電極およびゲートサイドウォールを有する構
造を形成する工程と、表面自然酸化膜を除去する工程
と、塩素ガス雰囲気中で紫外線を照射してゲート電極上
面を選択的にエッチングする工程と、Siを酸化膜表面以
外に選択成長する工程と、金属を堆積し、アニールによ
りシリサイド化する工程と、イオン注入後、アニールす
る工程とを備えてなることを特徴とするか、あるいは、
基板上に素子分離層、ゲート酸化膜、拡散層およびゲー
ト電極を有する構造を形成する工程と、酸化膜をドライ
エッチングしてゲートサイドウォールを形成後、引き続
いて基板全面に炭素を含むポリマー層を堆積する工程
と、前記炭素を含むポリマー層を除去しさらに塩素ガス
雰囲気中で紫外線を照射してゲート電極上面を選択的に
エッチングする工程と、Siを酸化膜表面以外に選択成長
する工程と、金属を堆積し、アニールによりシリサイド
化する工程と、イオン注入後、アニールする工程とを備
えてなることを特徴とする。
層、ゲート電極およびゲートサイドウォールを有する構
造を形成する工程と、表面自然酸化膜を除去する工程
と、塩素ガス雰囲気中で紫外線を照射してゲート電極上
面を選択的にエッチングする工程と、Siを酸化膜表面以
外に選択成長する工程と、金属を堆積し、アニールによ
りシリサイド化する工程と、イオン注入後、アニールす
る工程とを備えてなることを特徴とするか、あるいは、
基板上に素子分離層、ゲート酸化膜、拡散層およびゲー
ト電極を有する構造を形成する工程と、酸化膜をドライ
エッチングしてゲートサイドウォールを形成後、引き続
いて基板全面に炭素を含むポリマー層を堆積する工程
と、前記炭素を含むポリマー層を除去しさらに塩素ガス
雰囲気中で紫外線を照射してゲート電極上面を選択的に
エッチングする工程と、Siを酸化膜表面以外に選択成長
する工程と、金属を堆積し、アニールによりシリサイド
化する工程と、イオン注入後、アニールする工程とを備
えてなることを特徴とする。
［作用］ 従来、シリサイド層−シリコン界面はシリサイド化す
る前の表面、すなわち、Si基板表面より下に形成されて
いたが、本発明の製造方法によって得られる構造ではシ
リサイド化する領域をソース・ドレインSi表面よりも上
部に持ち上げた構造としている。
る前の表面、すなわち、Si基板表面より下に形成されて
いたが、本発明の製造方法によって得られる構造ではシ
リサイド化する領域をソース・ドレインSi表面よりも上
部に持ち上げた構造としている。
この際、ゲート電極も上部に持ち上がることになる
が、Siの選択成長を行う前に、Cl2ガス中の紫外線照射
によって、露出したSi表面をエッチングする。この時、
ソース・ドレインの単結晶Si基板に比べてポリSiゲート
電極、さらにはn+ポリSiゲート電極のエッチング速度が
大きいので、ゲート電極上端面部分が選択的にエッチン
グされ、サイドウォールより低くなる。したがって、そ
の後Siを選択成長すると、ソース・ドレイン領域は持ち
上がるが、ゲート電極部分は、実質上持ち上がらないの
で、次のシリサイド化のための金属スパッタ時に、表面
上の段差が少なくなり有利となるばかりではなく、その
後のシリサイド化で、サイドウォールが薄い場合でも、
完全にソース・ドレインとゲート間を分離できる。
が、Siの選択成長を行う前に、Cl2ガス中の紫外線照射
によって、露出したSi表面をエッチングする。この時、
ソース・ドレインの単結晶Si基板に比べてポリSiゲート
電極、さらにはn+ポリSiゲート電極のエッチング速度が
大きいので、ゲート電極上端面部分が選択的にエッチン
グされ、サイドウォールより低くなる。したがって、そ
の後Siを選択成長すると、ソース・ドレイン領域は持ち
上がるが、ゲート電極部分は、実質上持ち上がらないの
で、次のシリサイド化のための金属スパッタ時に、表面
上の段差が少なくなり有利となるばかりではなく、その
後のシリサイド化で、サイドウォールが薄い場合でも、
完全にソース・ドレインとゲート間を分離できる。
従って、アニールによりシリサイド化することによっ
てソース・ドレイン領域ではシリサイド化領域が持ち上
がり、ゲート電極ではシリサイド化領域がサイドウォー
ルよりも上部に出ない構造が得られる。
てソース・ドレイン領域ではシリサイド化領域が持ち上
がり、ゲート電極ではシリサイド化領域がサイドウォー
ルよりも上部に出ない構造が得られる。
また、本発明の半導体素子構造の製造方法を用いるこ
とによって、ｐ−ｎ接合が実効的に浅くなり、かつSi基
板ともシリサイド反応させないので、素子分離−Si界面
での応力も回避できる。従って、従来、シリサイド電極
の重大な欠点であった接合リークが通常の拡散層と同程
度で、かつコンタクト抵抗を下げることができた。
とによって、ｐ−ｎ接合が実効的に浅くなり、かつSi基
板ともシリサイド反応させないので、素子分離−Si界面
での応力も回避できる。従って、従来、シリサイド電極
の重大な欠点であった接合リークが通常の拡散層と同程
度で、かつコンタクト抵抗を下げることができた。
［実施例］ 以下、本発明の実施例について、図面を参照して説明
する。
する。
実施例１ 第１図は、本発明の製造方法による構造をMOS型トラ
ンジスタに応用した場合について、従来例と比較して示
す素子の部分断面図である。
ンジスタに応用した場合について、従来例と比較して示
す素子の部分断面図である。
第１図（ａ）は、ｐ形基板10上にLOCOS法で形成され
た素子分離層11、n+ポリSiゲート12、ゲート酸化膜13、
ゲートサイドウォール14および拡散層15が形成された構
成を示す断面図である。本実施例では、LOCOS酸化膜膜
厚8000Å、ゲート巾0.5μｍ、ゲートサイドウォール14
はCVD法とCHF3を用いたドライエッチングにより全面エ
ッチしたSiO2膜である。拡散層15はゲートサイドウォー
ル14の形成面のポリSiゲート12を形成した後、Asをイオ
ン注入法で注入し、５×1018atoms/cm3とし、接合深さ
0.1μｍとしたLDD構造とした。
た素子分離層11、n+ポリSiゲート12、ゲート酸化膜13、
ゲートサイドウォール14および拡散層15が形成された構
成を示す断面図である。本実施例では、LOCOS酸化膜膜
厚8000Å、ゲート巾0.5μｍ、ゲートサイドウォール14
はCVD法とCHF3を用いたドライエッチングにより全面エ
ッチしたSiO2膜である。拡散層15はゲートサイドウォー
ル14の形成面のポリSiゲート12を形成した後、Asをイオ
ン注入法で注入し、５×1018atoms/cm3とし、接合深さ
0.1μｍとしたLDD構造とした。
まず、第１図（ａ）の構造を試料とし、従来技術を用
いた場合について述べる。DCスパッタ装置を用いてAr圧
力2mTorr、0.4kWの条件下で試料に金属を600Å堆積させ
た。シリサイド化用の金属としては、本例ではチタン
（Ti）を用いた。その後、N2中、650℃でシリサイド化
した後、アンモニア，過酸化水素，水の混液により未反
応Tiを除去した。第１図（ｂ）は、以上のような方法で
得られた素子の構造を示す断面図である。
いた場合について述べる。DCスパッタ装置を用いてAr圧
力2mTorr、0.4kWの条件下で試料に金属を600Å堆積させ
た。シリサイド化用の金属としては、本例ではチタン
（Ti）を用いた。その後、N2中、650℃でシリサイド化
した後、アンモニア，過酸化水素，水の混液により未反
応Tiを除去した。第１図（ｂ）は、以上のような方法で
得られた素子の構造を示す断面図である。
次に本発明による半導体素子構造の製造方法について
の実施例を示す。
の実施例を示す。
第１図（ａ）の構造の試料に対し、Si表面のみにSi17
を選択的に100Å成長させ選択成長を行い、酸化膜上に
はSiが成長しないようにする。しかし、第１図（ａ）の
構造のままでは、Siの選択成長後には第１図（ｃ）に示
すように、ゲート電極上にSi17が成長し、ゲート電極上
端面も、持ち上がり、サイドウォール巾が狭くなった際
にはシリサイド化後、第１図（ｄ）に示すようにゲート
とソース・ドレイン領域が分離できない。これは、サイ
ドウォール巾が1000Åの場合であるが、本発明の効果を
調べるためにサイドウォール巾は2500〜800Åと変化さ
せた。
を選択的に100Å成長させ選択成長を行い、酸化膜上に
はSiが成長しないようにする。しかし、第１図（ａ）の
構造のままでは、Siの選択成長後には第１図（ｃ）に示
すように、ゲート電極上にSi17が成長し、ゲート電極上
端面も、持ち上がり、サイドウォール巾が狭くなった際
にはシリサイド化後、第１図（ｄ）に示すようにゲート
とソース・ドレイン領域が分離できない。これは、サイ
ドウォール巾が1000Åの場合であるが、本発明の効果を
調べるためにサイドウォール巾は2500〜800Åと変化さ
せた。
そこで本願第１の発明によりサイドウォール形成後、
表面自然酸化膜を希釈HFで除去した後、Siの選択成長前
に、Cl2ガス雰囲気中に第１図（ａ）の構造を有する試
料を置き、紫外線を試料に照射する。この際、Cl2ガス
は真空排気できるチャンバ内に20sccm流し、コンダクタ
ンスバルブで圧力を調節し、チャンバ内圧力を200mTorr
と一定に保ち、紫外線を透過できる石英窓を通して200
〜500nmの紫外線を試料にほぼ垂直に照射した。紫外線
の出力は300nm近くで110mW/cm2とした。
表面自然酸化膜を希釈HFで除去した後、Siの選択成長前
に、Cl2ガス雰囲気中に第１図（ａ）の構造を有する試
料を置き、紫外線を試料に照射する。この際、Cl2ガス
は真空排気できるチャンバ内に20sccm流し、コンダクタ
ンスバルブで圧力を調節し、チャンバ内圧力を200mTorr
と一定に保ち、紫外線を透過できる石英窓を通して200
〜500nmの紫外線を試料にほぼ垂直に照射した。紫外線
の出力は300nm近くで110mW/cm2とした。
第２図は、上記条件下でのポリSi中のAsの濃度を変化
させた際のエッチング速度を示したものである。本実施
例で用いたゲート電極は約1020cm-3のｐ濃度であるた
め、エッチング速度は、約200Å/minである。一方、ド
ープされていないポリSiのエッチング速度は、20Å/mi
n、単結晶Si基板は、５Å/minである。また、本実施例
の第１図（ａ）の構造形成条件では、n-層として、Asを
５×1018cm-3注入しているが、活性化のアニールを行っ
ていないため、エッチング速度は単結晶Si基板とほぼ同
じ５Å/minであった。
させた際のエッチング速度を示したものである。本実施
例で用いたゲート電極は約1020cm-3のｐ濃度であるた
め、エッチング速度は、約200Å/minである。一方、ド
ープされていないポリSiのエッチング速度は、20Å/mi
n、単結晶Si基板は、５Å/minである。また、本実施例
の第１図（ａ）の構造形成条件では、n-層として、Asを
５×1018cm-3注入しているが、活性化のアニールを行っ
ていないため、エッチング速度は単結晶Si基板とほぼ同
じ５Å/minであった。
以上のことから、第１図（ａ）の構造を有する試料に
対し、上記条件でエッチングすると、n+ポリSiゲート
は、ソース・ドレイン領域に対し、約40倍エッチング速
度が大きいため、n+ゲート電極は窪んだ形となる。10分
間のエッチングでn+ゲート電極は約2000Å、ソース・ド
レイン領域は約50Åエッチングされた。
対し、上記条件でエッチングすると、n+ポリSiゲート
は、ソース・ドレイン領域に対し、約40倍エッチング速
度が大きいため、n+ゲート電極は窪んだ形となる。10分
間のエッチングでn+ゲート電極は約2000Å、ソース・ド
レイン領域は約50Åエッチングされた。
一方、本願第２の発明では、ゲートサイドウォール形
成時のドライエッチング後、同一チャンバ内で圧力を増
加させ、20秒間放電させる。すなわち、ゲートサイドウ
ォール形成時、CHF330sccmで、750W,50mTorrでドライエ
ッチングするが、エッチング完了後、ただちに圧力を18
0mTorrに増加する。すると、陰極降下電圧は下がり、炭
素を含んだポリマーが堆積する。本実施例の条件では、
20秒間で約50Å堆積した。
成時のドライエッチング後、同一チャンバ内で圧力を増
加させ、20秒間放電させる。すなわち、ゲートサイドウ
ォール形成時、CHF330sccmで、750W,50mTorrでドライエ
ッチングするが、エッチング完了後、ただちに圧力を18
0mTorrに増加する。すると、陰極降下電圧は下がり、炭
素を含んだポリマーが堆積する。本実施例の条件では、
20秒間で約50Å堆積した。
これは、大気中でSi表面の酸化を防止し、先の本願第
１の発明の、表面自然酸化膜を希釈HFで除去する工程は
不要となり、ただちに、Cl2ガス雰囲気中の紫外線照射
で、炭素を含むポリマー膜の除去に引き続きSi表面をエ
ッチングできた。
１の発明の、表面自然酸化膜を希釈HFで除去する工程は
不要となり、ただちに、Cl2ガス雰囲気中の紫外線照射
で、炭素を含むポリマー膜の除去に引き続きSi表面をエ
ッチングできた。
以上のようにしてSi表面をエッチングされた試料は、
900℃でSiを選択成長した後、Tiを600Åスパッタ法によ
り堆積する。その後、N2中、650℃でアニールを行い、
これをシリサイド化した。次いで、アンモニア，過酸化
水素，水の混液によって、未反応Tiを除去し、第１図
（ｅ）に示すような本発明の構造が実現された。
900℃でSiを選択成長した後、Tiを600Åスパッタ法によ
り堆積する。その後、N2中、650℃でアニールを行い、
これをシリサイド化した。次いで、アンモニア，過酸化
水素，水の混液によって、未反応Tiを除去し、第１図
（ｅ）に示すような本発明の構造が実現された。
次に、本発明による構造の半導体素子のシート抵抗、
リーク電流および接合深さを従来例による構造の場合と
比較して調べた。第１図（ｂ），（ｄ），（ｅ）の構造
を有する試料を、すべて800℃、N2中でアニール後、接
合を形成するために、Asをイオン注入法で30keV、５×1
015atoms/cm2注入し、活性化のためのアニールを900
℃、30分間、N2中で行った。さらに、CVDSiO2を6000Å
堆積後、コンタクトを形成し、Alをスパッタし、パター
ニングし、アロイ無しで測定した。
リーク電流および接合深さを従来例による構造の場合と
比較して調べた。第１図（ｂ），（ｄ），（ｅ）の構造
を有する試料を、すべて800℃、N2中でアニール後、接
合を形成するために、Asをイオン注入法で30keV、５×1
015atoms/cm2注入し、活性化のためのアニールを900
℃、30分間、N2中で行った。さらに、CVDSiO2を6000Å
堆積後、コンタクトを形成し、Alをスパッタし、パター
ニングし、アロイ無しで測定した。
第３図（ａ）は本発明の構造、（ｂ）は従来技術の構
造のそれぞれの接合部分のみを示した図である。第３図
（ａ）に示す本発明の構造では、シリサイド層21の部分
が上へせり上がっているため、シリサイドを通して形成
した拡散層23は見かけ上浅くなり、最初に形成した接
合、すなわちゲートを形成後自己接合的に形成された拡
散層22がそのまま本素子の接合深さ0.1μｍと保たれて
いる。しかし、第３図（ｂ）の従来技術では、接合が0.
25μｍと深くなるのがわかる。先にも述べたが、この接
合を従来技術の方法で浅くするため、Ti膜厚を200Å、A
s注入エネルギーを30keVとすると、シート抵抗は30〜80
Ω／□と高くなった。
造のそれぞれの接合部分のみを示した図である。第３図
（ａ）に示す本発明の構造では、シリサイド層21の部分
が上へせり上がっているため、シリサイドを通して形成
した拡散層23は見かけ上浅くなり、最初に形成した接
合、すなわちゲートを形成後自己接合的に形成された拡
散層22がそのまま本素子の接合深さ0.1μｍと保たれて
いる。しかし、第３図（ｂ）の従来技術では、接合が0.
25μｍと深くなるのがわかる。先にも述べたが、この接
合を従来技術の方法で浅くするため、Ti膜厚を200Å、A
s注入エネルギーを30keVとすると、シート抵抗は30〜80
Ω／□と高くなった。
表−１は、本発明を用いて形成したダイオードのリー
ク電流特性等を示したものである。
ク電流特性等を示したものである。
なお、第１図（ｅ）は本願第１の発明の方法を用いて
製造したものである。ダイオード特性上では、大きな差
は見られなかった。しかしこれは逆に、ソース・ドレイ
ン、ゲート電極をCl2雰囲気中で紫外線によりエッチン
グしても特性上問題がないことを示している。
製造したものである。ダイオード特性上では、大きな差
は見られなかった。しかしこれは逆に、ソース・ドレイ
ン、ゲート電極をCl2雰囲気中で紫外線によりエッチン
グしても特性上問題がないことを示している。
なお、先にも述べたが、トランジスタ構造の素子で
は、第１図（ｄ）、すなわち紫外線によりエッチングを
行わなかった場合には、ゲートサイドウォール巾が1500
Å程度以下の素子で、ソースとドレインがゲートと短絡
していた。しかし、本発明の第１図（ｅ）の構造では、
問題はなかった。
は、第１図（ｄ）、すなわち紫外線によりエッチングを
行わなかった場合には、ゲートサイドウォール巾が1500
Å程度以下の素子で、ソースとドレインがゲートと短絡
していた。しかし、本発明の第１図（ｅ）の構造では、
問題はなかった。
シリサイドを用いない接合は周囲長、面積各成分のリ
ーク電流は５×10-16A/μm,1×10-18A/μm2と低い値で
あるが、シート抵抗は〜80Ω／□と高い。次に、従来の
シリサイド構造では、接合を深く0.25μｍとした場合で
もリーク電流は２×10-15A/μm,1×10-17A/μm2と高く
なる。表−１には示していないが、接合を0.15μｍとし
た場合には、面積成分が１×10-15A/μm2と３ケタ近く
高い値を示した。
ーク電流は５×10-16A/μm,1×10-18A/μm2と低い値で
あるが、シート抵抗は〜80Ω／□と高い。次に、従来の
シリサイド構造では、接合を深く0.25μｍとした場合で
もリーク電流は２×10-15A/μm,1×10-17A/μm2と高く
なる。表−１には示していないが、接合を0.15μｍとし
た場合には、面積成分が１×10-15A/μm2と３ケタ近く
高い値を示した。
一方、本願第２の発明の方法では、周囲長リーク電流
は、約２〜３×10-16A/μｍで、表−１の第１図（ｅ）
の構造で示した５×10-16A/μｍの約半分に低減でき
た。これは、本願第３の発明の方法では、表面自然酸化
膜除去による希釈HFによるウエットエッチングが入らな
いため、LOCOSの後退が無いことに起因している。しか
し、面成分リーク電流は、３×10-18A/μm2と、第２の
発明の方法と比べて高くなった。
は、約２〜３×10-16A/μｍで、表−１の第１図（ｅ）
の構造で示した５×10-16A/μｍの約半分に低減でき
た。これは、本願第３の発明の方法では、表面自然酸化
膜除去による希釈HFによるウエットエッチングが入らな
いため、LOCOSの後退が無いことに起因している。しか
し、面成分リーク電流は、３×10-18A/μm2と、第２の
発明の方法と比べて高くなった。
いずれの方法にせよ、従来のシリサイド接合より、リ
ーク電流は大きく低減できており、かつ、ゲートのサイ
ドウォール巾が狭い場合にも適用可能であることがわか
る。
ーク電流は大きく低減できており、かつ、ゲートのサイ
ドウォール巾が狭い場合にも適用可能であることがわか
る。
この理由は先にも述べたように、シリサイドを通して
形成した接合、すなわち、リーク電流の原因となる金属
のノックオンが、最初に形成された拡散層（n-層）の内
側にあり、接合がこのn-層により保たれていることに起
因する。また、LOCOS素子分離−Si界面の応力がSi基板
を反応させず、後に堆積したSiとシリサイド化させてい
るのでかなり減少することも要因と考えられる。さら
に、LOCOS素子分離層へシリサイドがまわり込むことが
ないことも大きな要因である。
形成した接合、すなわち、リーク電流の原因となる金属
のノックオンが、最初に形成された拡散層（n-層）の内
側にあり、接合がこのn-層により保たれていることに起
因する。また、LOCOS素子分離−Si界面の応力がSi基板
を反応させず、後に堆積したSiとシリサイド化させてい
るのでかなり減少することも要因と考えられる。さら
に、LOCOS素子分離層へシリサイドがまわり込むことが
ないことも大きな要因である。
本発明ではTiを用いたが、W,Mo,Ta等の通常用いられ
ているシリサイド材に対しても利用可能であることは原
理から考えてもいうまでもない。また、実施例の構造で
はSi酸化膜ゲートのMOS型トランジスタを用いたが、本
発明は、Si酸化膜ゲート以外の絶縁ゲート型電界効果ト
ランジスタにも適用できる。
ているシリサイド材に対しても利用可能であることは原
理から考えてもいうまでもない。また、実施例の構造で
はSi酸化膜ゲートのMOS型トランジスタを用いたが、本
発明は、Si酸化膜ゲート以外の絶縁ゲート型電界効果ト
ランジスタにも適用できる。
［発明の効果］ 以上説明したように、本発明の半導体素子構造の製造
方法によれば、低抵抗、浅い接合、かつリーク電流の低
い接合を形成して従来の問題点を完全に解決することが
でき、今後微細化するMOS型トランジスタに広く利用で
きる効果を有するものである。
方法によれば、低抵抗、浅い接合、かつリーク電流の低
い接合を形成して従来の問題点を完全に解決することが
でき、今後微細化するMOS型トランジスタに広く利用で
きる効果を有するものである。
第１図は本発明の製造方法によって得られる構造の一実
施例について、従来例と比較して示した半導体素子の部
分断面図、第２図はAsのポリSi中の濃度とエッチング速
度との関係を示す特性図、第３図は拡散層の接合を説明
するための説明図である。 10……基板、11……素子分離層 12……ゲート、13……ゲート酸化膜 14……ゲートサイドウォール 15,22……拡散層、16,21……シリサイド層 17……Si 23……シリサイドを通して形成した拡散層
施例について、従来例と比較して示した半導体素子の部
分断面図、第２図はAsのポリSi中の濃度とエッチング速
度との関係を示す特性図、第３図は拡散層の接合を説明
するための説明図である。 10……基板、11……素子分離層 12……ゲート、13……ゲート酸化膜 14……ゲートサイドウォール 15,22……拡散層、16,21……シリサイド層 17……Si 23……シリサイドを通して形成した拡散層
Claims (2)
- 【請求項１】基板上に素子分離層、ゲート酸化膜、拡散
層、ゲート電極およびゲートサイドウォールを有する構
造を形成する工程と、表面自然酸化膜を除去する工程
と、塩素ガス雰囲気中で紫外線を照射してゲート電極上
面を選択的にエッチングする工程と、Siを酸化膜表面以
外に選択成長する工程と、金属を堆積し、アニールによ
りシリサイド化する工程と、イオン注入後、アニールす
る工程とを備えてなることを特徴とする半導体素子構造
の製造方法。 - 【請求項２】基板上に素子分離層、ゲート酸化膜、拡散
層およびゲート電極を有する構造を形成する工程と、酸
化膜をドライエッチングしてゲートサイドウォールを形
成後、引き続いて基板全面に炭素を含むポリマー層を堆
積する工程と、前記炭素を含むポリマー層を除去しさら
に塩素ガス雰囲気中で紫外線を照射してゲート電極上面
を選択的にエッチングする工程と、Siを酸化膜表面以外
に選択成長する工程と、金属を堆積し、アニールにより
シリサイド化する工程と、イオン注入後、アニールする
工程とを備えてなることを特徴とする半導体素子構造の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107210A JP2793248B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体・素子構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107210A JP2793248B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体・素子構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288236A JPH02288236A (ja) | 1990-11-28 |
| JP2793248B2 true JP2793248B2 (ja) | 1998-09-03 |
Family
ID=14453275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1107210A Expired - Lifetime JP2793248B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体・素子構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793248B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656519A (en) * | 1995-02-14 | 1997-08-12 | Nec Corporation | Method for manufacturing salicide semiconductor device |
| JP2877104B2 (ja) * | 1996-10-21 | 1999-03-31 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161463A (ja) * | 1984-09-03 | 1986-03-29 | Oki Electric Ind Co Ltd | 半導体集積回路素子およびその製造方法 |
| JPH022136A (ja) * | 1988-06-14 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-04-28 JP JP1107210A patent/JP2793248B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288236A (ja) | 1990-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3600399B2 (ja) | コバルトシリサイドの薄い層が形成されるデバイスの作製プロセス | |
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| US6017823A (en) | Method of forming a MOS field effect transistor with improved gate side wall insulation films | |
| JP2630290B2 (ja) | 半導体装置の製造方法 | |
| TW445646B (en) | Fabrication method of semiconductor device using selective epitaxial growth | |
| JPH0620079B2 (ja) | 高融点金属シリサイド層を形成する方法 | |
| JP2877104B2 (ja) | 半導体装置の製造方法 | |
| KR19990078303A (ko) | 반도체장치의제조방법 | |
| US20020058402A1 (en) | Method of forming an etch stop layer during manufacturing of a semiconductor device | |
| JP3009979B2 (ja) | 半導体装置及びその製造方法 | |
| JP2793248B2 (ja) | 半導体・素子構造の製造方法 | |
| US6274512B1 (en) | Method for manufacturing a semiconductor device | |
| US6472287B2 (en) | Manufacturing method of semiconductor with a cleansing agent | |
| JP3033518B2 (ja) | 半導体装置の製造方法 | |
| JP2940492B2 (ja) | 半導体装置およびその製造方法 | |
| US6482737B2 (en) | Fabrication method of implanting silicon-ions into the silicon substrate | |
| JPH04137621A (ja) | 半導体装置の製造方法 | |
| JPH0536632A (ja) | 半導体装置の製造方法 | |
| JP3039419B2 (ja) | 半導体装置及びその製造方法 | |
| US20040048438A1 (en) | Method of forming a metal-oxide semiconductor transistor | |
| JP3439652B2 (ja) | 半導体装置及びその製造方法 | |
| JP2956616B2 (ja) | 半導体装置の製造方法 | |
| JPH113872A (ja) | 半導体装置の製造方法 | |
| JP2940487B2 (ja) | 半導体装置の製造方法 | |
| JPH09306867A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080619 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090619 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |