JP2940487B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に絶縁ゲート型電界効果トランジスタの
製造方法に関する。
方法に関し、特に絶縁ゲート型電界効果トランジスタの
製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、素子寸
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳ Ｔｒ．とも記す）の微細化におい
ては、単チャネル効果が問題となることが知られてお
り、この単チャネル効果を抑制する方法の一つとして、
トランジスタのソース・ドレインの拡散層深さを浅くす
ることが考えられている。しかし、単に拡散層を浅くす
る方法では、シート抵抗の増大や配線材料とのコンタク
ト抵抗の増大などの問題を生ずる。この為、ソース・ド
レイン領域上とゲート電極上をせり上げる方法が、例え
ば特開平２−８４７４０号公報に提案されている。以下
この方法について図４を用いて説明する。
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳ Ｔｒ．とも記す）の微細化におい
ては、単チャネル効果が問題となることが知られてお
り、この単チャネル効果を抑制する方法の一つとして、
トランジスタのソース・ドレインの拡散層深さを浅くす
ることが考えられている。しかし、単に拡散層を浅くす
る方法では、シート抵抗の増大や配線材料とのコンタク
ト抵抗の増大などの問題を生ずる。この為、ソース・ド
レイン領域上とゲート電極上をせり上げる方法が、例え
ば特開平２−８４７４０号公報に提案されている。以下
この方法について図４を用いて説明する。
【０００３】まず図４（ａ）に示すように、Ｓｉ基板１
上に素子分離酸化膜２とゲート酸化膜３、及びゲート電
極４Ａを形成した後、酸化膜からなるサイドウォール５
を形成する。次に図４（ｂ）に示すようにソース、ドレ
イン領域６，７上とゲート電極４Ａ上に選択的にＳｉ膜
８（８Ａ〜８Ｃ）を形成しせり上げる構造や、せり上げ
た後、図４（ｃ）に示すように、成長領域をシリサイド
化してＴｉシリサイド膜９（９Ａ〜９Ｃ）を形成するも
のである。この方法によれば、浅い拡散層の形成と低抵
抗化を同時に達成することができる。
上に素子分離酸化膜２とゲート酸化膜３、及びゲート電
極４Ａを形成した後、酸化膜からなるサイドウォール５
を形成する。次に図４（ｂ）に示すようにソース、ドレ
イン領域６，７上とゲート電極４Ａ上に選択的にＳｉ膜
８（８Ａ〜８Ｃ）を形成しせり上げる構造や、せり上げ
た後、図４（ｃ）に示すように、成長領域をシリサイド
化してＴｉシリサイド膜９（９Ａ〜９Ｃ）を形成するも
のである。この方法によれば、浅い拡散層の形成と低抵
抗化を同時に達成することができる。
【０００４】
【発明が解決しようとする課題】上述した従来の方法
は、選択Ｓｉ成長法を用い、ソース、ドレイン領域とゲ
ート電極上とを同時にせり上げている。
は、選択Ｓｉ成長法を用い、ソース、ドレイン領域とゲ
ート電極上とを同時にせり上げている。
【０００５】一般に、選択Ｓｉ成長法を用いるプロセス
では、選択性の崩れなどにより絶縁膜上へのＳｉ堆積の
可能性がある。例えば、ソース、ドレイン領域およびゲ
ート電極上への選択Ｓｉ成長プロセスにおいては、サイ
ドウォール上にシリコンの結晶粒が成長することによ
り、ゲート電極とソース領域間もしくはゲート電極とド
レイン領域間がシリコン粒で接続され、電気的にショー
トする可能性がある。
では、選択性の崩れなどにより絶縁膜上へのＳｉ堆積の
可能性がある。例えば、ソース、ドレイン領域およびゲ
ート電極上への選択Ｓｉ成長プロセスにおいては、サイ
ドウォール上にシリコンの結晶粒が成長することによ
り、ゲート電極とソース領域間もしくはゲート電極とド
レイン領域間がシリコン粒で接続され、電気的にショー
トする可能性がある。
【０００６】せり上げプロセスでは、ソース、ドレイン
領域とゲート電極上に同時にＳｉ膜を形成するが、ゲー
ト電極上へのＳｉ成長は図４（ｂ）に示したように、ゲ
ート電極４Ａの上面から上方向に向かってＳｉ膜８Ａが
成長すると同時に、ゲート電極４Ａの側壁から横方向に
もＳｉ膜８Ａが成長する。さらに成長を続けると、横方
向の成長進行に伴い形成されたＳｉ膜８Ａ下面より、更
に下方向にＳｉ膜が成長する。一方、ソース及びドレイ
ン領域６，７上では上方向にＳｉ膜８Ｂ，８Ｃが成長す
る。このため、せり上げプロセスでは、ゲート電極４Ａ
とソースもしくはドレイン領域間距離がＳｉ膜の成長に
より実質的に短くなる。
領域とゲート電極上に同時にＳｉ膜を形成するが、ゲー
ト電極上へのＳｉ成長は図４（ｂ）に示したように、ゲ
ート電極４Ａの上面から上方向に向かってＳｉ膜８Ａが
成長すると同時に、ゲート電極４Ａの側壁から横方向に
もＳｉ膜８Ａが成長する。さらに成長を続けると、横方
向の成長進行に伴い形成されたＳｉ膜８Ａ下面より、更
に下方向にＳｉ膜が成長する。一方、ソース及びドレイ
ン領域６，７上では上方向にＳｉ膜８Ｂ，８Ｃが成長す
る。このため、せり上げプロセスでは、ゲート電極４Ａ
とソースもしくはドレイン領域間距離がＳｉ膜の成長に
より実質的に短くなる。
【０００７】この時、図４（ａ）に示したように、ゲー
ト電極側壁上部のサイドウォール５で被覆されていない
領域Ｌが広い場合、ゲート電極４Ａとソースもしくはド
レイン領域間距離がより短くなる。特に、サイドウォー
ル５が酸化膜である場合は、選択Ｓｉ成長前に行うＨＦ
系溶液による前処理工程でサイドウォールがエッチング
され領域Ｌが広くなる。
ト電極側壁上部のサイドウォール５で被覆されていない
領域Ｌが広い場合、ゲート電極４Ａとソースもしくはド
レイン領域間距離がより短くなる。特に、サイドウォー
ル５が酸化膜である場合は、選択Ｓｉ成長前に行うＨＦ
系溶液による前処理工程でサイドウォールがエッチング
され領域Ｌが広くなる。
【０００８】上述したように、ゲート電極とソースもし
くはドレイン領域間のショートは、選択性の崩れなどに
よりサイドウォール上に形成されるＳｉ結晶粒によって
発生するが、せり上げプロセスによってゲート電極とソ
ースもしくはドレイン領域との距離が短くなると、より
小さいサイズの結晶粒でショートが発生することにな
る。すなわち、ソース、ドレイン領域とゲート電極を同
時にせり上げるプロセスでは、ゲート電極とソースもし
くはドレイン領域間ショートに伴うリーク電流の増大が
問題となる。また、ゲート電極上に成長するＳｉ膜が異
常成長して、ソース、ドレイン領域と接合する場合もあ
るが、この場合も、ゲート電極とソースもしくはドレイ
ン領域間距離が短くなるとショートの可能性が高くな
る。
くはドレイン領域間のショートは、選択性の崩れなどに
よりサイドウォール上に形成されるＳｉ結晶粒によって
発生するが、せり上げプロセスによってゲート電極とソ
ースもしくはドレイン領域との距離が短くなると、より
小さいサイズの結晶粒でショートが発生することにな
る。すなわち、ソース、ドレイン領域とゲート電極を同
時にせり上げるプロセスでは、ゲート電極とソースもし
くはドレイン領域間ショートに伴うリーク電流の増大が
問題となる。また、ゲート電極上に成長するＳｉ膜が異
常成長して、ソース、ドレイン領域と接合する場合もあ
るが、この場合も、ゲート電極とソースもしくはドレイ
ン領域間距離が短くなるとショートの可能性が高くな
る。
【０００９】本発明の目的は上記従来技術の課題を解決
するためになされたものであって、ゲート電極とソー
ス、ドレイン領域形成にせり上げプロセスを用いた場合
でも、ゲート電極とソースもしくはドレイン領域間のリ
ーク電流が少なく、製造歩留まりや信頼性を向上させる
ことのできる半導体装置の製造方法を提供することにあ
る。
するためになされたものであって、ゲート電極とソー
ス、ドレイン領域形成にせり上げプロセスを用いた場合
でも、ゲート電極とソースもしくはドレイン領域間のリ
ーク電流が少なく、製造歩留まりや信頼性を向上させる
ことのできる半導体装置の製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上にゲート絶縁膜を介して形成されたゲート電極の上に
絶縁膜を成長した後、エッチングしてこのゲート電極の
側壁に絶縁膜よりなるサイドウォールを形成する工程
と、このサイドウォールに対するエッチング速度が１〜
１０ｎｍ／ｍｉｎであるエッチング液を用いて基板表面
の自然酸化膜を除去したのち、このサイドウォールに自
己整合させて、基板上の成長速度が前記ゲート電極上の
成長速度より速くなる成長条件領域で、ソース及びドレ
イン領域上とゲート電極上のみにＳｉ膜を選択的に形成
する工程とを含むことを特徴としている。
め、本発明に係る半導体装置の製造方法は、半導体基板
上にゲート絶縁膜を介して形成されたゲート電極の上に
絶縁膜を成長した後、エッチングしてこのゲート電極の
側壁に絶縁膜よりなるサイドウォールを形成する工程
と、このサイドウォールに対するエッチング速度が１〜
１０ｎｍ／ｍｉｎであるエッチング液を用いて基板表面
の自然酸化膜を除去したのち、このサイドウォールに自
己整合させて、基板上の成長速度が前記ゲート電極上の
成長速度より速くなる成長条件領域で、ソース及びドレ
イン領域上とゲート電極上のみにＳｉ膜を選択的に形成
する工程とを含むことを特徴としている。
【００１１】また、上記基板表面の自然酸化膜のエッチ
ング液として、ＨＦ系溶液を用いることを特徴としてい
る。更に上記の選択的にＳｉ膜を形成する工程の後に、
金属膜を堆積する工程と、アニールによってこの金属膜
をシリサイド化する工程とを含むことを特徴としてい
る。
ング液として、ＨＦ系溶液を用いることを特徴としてい
る。更に上記の選択的にＳｉ膜を形成する工程の後に、
金属膜を堆積する工程と、アニールによってこの金属膜
をシリサイド化する工程とを含むことを特徴としてい
る。
【００１２】一般にポリシリコン膜は種々の方位に成長
する為、Ｓｉ膜より成長速度は遅い。例えば、図２に示
すＳｉ膜の成長条件領域、すなわち点ＡＢＣで囲まれた
領域では、Ｓｉエピタキシャル膜の成長速度（実線）が
ポリシリコン膜の成長速度（破線）より速いため、ソー
ス、ドレイン領域において所望の膜厚のエピタキシャル
膜を得るまでに形成されるゲート電極上へのポリシリコ
ン膜の膜厚が薄くなる。従って、図２の上記成長条件領
域以外の条件で形成した場合と比較して、ゲート電極と
ソースもしくはドレイン領域上のＳｉ膜との距離を長く
保つことができる。また、シリコン膜の成長前処理とし
て、上記のエッチング液を使用することにより、サイド
ウォールの上部のエッチングによる後退量を抑制するこ
とができ、ゲート電極とソースもしくはドレイン領域上
のＳｉ膜との距離を長く保つことができる。このため、
ゲート電極とソースもしくはドレイン間のリーク電流を
低減させることができる。
する為、Ｓｉ膜より成長速度は遅い。例えば、図２に示
すＳｉ膜の成長条件領域、すなわち点ＡＢＣで囲まれた
領域では、Ｓｉエピタキシャル膜の成長速度（実線）が
ポリシリコン膜の成長速度（破線）より速いため、ソー
ス、ドレイン領域において所望の膜厚のエピタキシャル
膜を得るまでに形成されるゲート電極上へのポリシリコ
ン膜の膜厚が薄くなる。従って、図２の上記成長条件領
域以外の条件で形成した場合と比較して、ゲート電極と
ソースもしくはドレイン領域上のＳｉ膜との距離を長く
保つことができる。また、シリコン膜の成長前処理とし
て、上記のエッチング液を使用することにより、サイド
ウォールの上部のエッチングによる後退量を抑制するこ
とができ、ゲート電極とソースもしくはドレイン領域上
のＳｉ膜との距離を長く保つことができる。このため、
ゲート電極とソースもしくはドレイン間のリーク電流を
低減させることができる。
【００１３】図３は排気速度５００ｌ／ｓｅｃ（窒素換
算）の能力を有するＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装
置を用いた場合について、図２のＢ点及びＣ点の基板温
度依存性を調べたものである。いずれの点も基板温度が
高くなるに伴い高Ｓｉ2 Ｈ6流量側に移動することがわ
かる。各々の基板温度について、Ｂ点及びＣ点を用いて
図２の成長領域が得られ、点ＡＢＣ領域、望ましくは点
ＡＢＤ領域で成長することによりゲート電極とソースも
しくはドレイン間のリーク電流を低減することができ
る。
算）の能力を有するＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装
置を用いた場合について、図２のＢ点及びＣ点の基板温
度依存性を調べたものである。いずれの点も基板温度が
高くなるに伴い高Ｓｉ2 Ｈ6流量側に移動することがわ
かる。各々の基板温度について、Ｂ点及びＣ点を用いて
図２の成長領域が得られ、点ＡＢＣ領域、望ましくは点
ＡＢＤ領域で成長することによりゲート電極とソースも
しくはドレイン間のリーク電流を低減することができ
る。
【００１４】
【発明の実施の形態】次に本発明について、図面を参照
して説明する。図１（ａ）〜（ｃ）は本発明の実施の形
態を説明する為の半導体チップの断面図である。
して説明する。図１（ａ）〜（ｃ）は本発明の実施の形
態を説明する為の半導体チップの断面図である。
【００１５】まず図１（ａ）に示すように、Ｓｉ基板１
上にＬＯＣＯＳ法により素子分離酸化膜２を形成した
後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。次に、フォトリソグラフィ技術によ
り、この酸化膜及びポリシリコン膜のパターンニングを
行い、ゲート酸化膜３とゲート電極４を形成する。
上にＬＯＣＯＳ法により素子分離酸化膜２を形成した
後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。次に、フォトリソグラフィ技術によ
り、この酸化膜及びポリシリコン膜のパターンニングを
行い、ゲート酸化膜３とゲート電極４を形成する。
【００１６】次に、全面にＣＶＤ法で５０ｎｍの酸化膜
を形成した後、異方性ドライエッチングによりこの酸化
膜をエッチバックし、サイドウォール５を形成する。そ
の後、イオン注入法を用い、ＢＦ2 イオンを加速電圧３
０ｋｅＶ、面積濃度１×１０15／ｃｍ2 の条件で注入し
た後、窒素雰囲気中で１０００℃のアニール処理を施し
て注入イオンを活性化し、ソース領域６及びドレイン領
域７を形成する。
を形成した後、異方性ドライエッチングによりこの酸化
膜をエッチバックし、サイドウォール５を形成する。そ
の後、イオン注入法を用い、ＢＦ2 イオンを加速電圧３
０ｋｅＶ、面積濃度１×１０15／ｃｍ2 の条件で注入し
た後、窒素雰囲気中で１０００℃のアニール処理を施し
て注入イオンを活性化し、ソース領域６及びドレイン領
域７を形成する。
【００１７】次に図１（ｂ）に示すように、高真空ＣＶ
Ｄ（ＵＨＶ−ＣＶＤ）装置により、ソース、ドレイン領
域６，７上及びゲート電極４上に選択的にＳｉ膜８（８
Ａ〜８Ｃ）を成長する。
Ｄ（ＵＨＶ−ＣＶＤ）装置により、ソース、ドレイン領
域６，７上及びゲート電極４上に選択的にＳｉ膜８（８
Ａ〜８Ｃ）を成長する。
【００１８】成長条件は以下のようにする。まず、成長
基板をＮＨ4 ＯＨ、Ｈ2 Ｏ2 、Ｈ2Ｏ混合液で洗浄した
後、３０秒間の０．５％ＨＦ溶液処理、２分間の純水リ
ンス、及び乾燥処理を施す。上記ＣＶＤ法で形成したサ
イドウォール５に対する０．５％ＨＦ溶液のエッチング
レートは、９ｎｍ／ｍｉｎであるので、サイドウォール
５の上部の後退量を抑えることができる。
基板をＮＨ4 ＯＨ、Ｈ2 Ｏ2 、Ｈ2Ｏ混合液で洗浄した
後、３０秒間の０．５％ＨＦ溶液処理、２分間の純水リ
ンス、及び乾燥処理を施す。上記ＣＶＤ法で形成したサ
イドウォール５に対する０．５％ＨＦ溶液のエッチング
レートは、９ｎｍ／ｍｉｎであるので、サイドウォール
５の上部の後退量を抑えることができる。
【００１９】次に、ＵＨＶ−ＣＶＤ装置に基板を導入
し、成長チャンバー内で８００℃の高真空中アニール処
理を施し、基板表面の自然酸化膜を除去する。
し、成長チャンバー内で８００℃の高真空中アニール処
理を施し、基板表面の自然酸化膜を除去する。
【００２０】その後、図２の点ＡＢＤ領域の条件であ
る、基板温度６５０℃、Ｓｉ2 Ｈ6 ガス分圧１×１０-4
Ｔｏｒｒ（Ｓｉ2 Ｈ6 ガス流量５ｓｃｃｍ）の条件で原
料ガスを供給してソース、ドレイン領域６，７上にＳｉ
膜８Ｂ，８Ｃを、そしてゲート電極４上のみにポリシリ
コン膜を選択的に成長する。
る、基板温度６５０℃、Ｓｉ2 Ｈ6 ガス分圧１×１０-4
Ｔｏｒｒ（Ｓｉ2 Ｈ6 ガス流量５ｓｃｃｍ）の条件で原
料ガスを供給してソース、ドレイン領域６，７上にＳｉ
膜８Ｂ，８Ｃを、そしてゲート電極４上のみにポリシリ
コン膜を選択的に成長する。
【００２１】次に図１（ｃ）に示すように、全面にＴｉ
膜をスパッタ法により堆積した後、Ｔｉ膜とＳｉ膜８
（８Ａ〜８Ｃ）を反応させてＴｉシリサイド膜９（９Ａ
〜９Ｃ）を形成し、絶縁膜上の未反応のＴｉ膜を除去す
る。その後、周知のプロセスを用いて層間絶縁膜の形成
と配線工程を経て、ＭＯＳ Ｔｒ．を形成する。
膜をスパッタ法により堆積した後、Ｔｉ膜とＳｉ膜８
（８Ａ〜８Ｃ）を反応させてＴｉシリサイド膜９（９Ａ
〜９Ｃ）を形成し、絶縁膜上の未反応のＴｉ膜を除去す
る。その後、周知のプロセスを用いて層間絶縁膜の形成
と配線工程を経て、ＭＯＳ Ｔｒ．を形成する。
【００２２】本実施の形態では、ＰＭＯＳ Ｔｒ．につ
いて説明したが、本発明は、ＮＭＯＳ Ｔｒ．やＣＭＯ
Ｓ Ｔｒ．においても実施できることはいうまでもな
い。また、本実施の形態では、せり上げ後に形成する金
属としてＴｉを用いたが、Ｗ、Ｃｏ、Ｍｏ等を用いるこ
とも可能である。
いて説明したが、本発明は、ＮＭＯＳ Ｔｒ．やＣＭＯ
Ｓ Ｔｒ．においても実施できることはいうまでもな
い。また、本実施の形態では、せり上げ後に形成する金
属としてＴｉを用いたが、Ｗ、Ｃｏ、Ｍｏ等を用いるこ
とも可能である。
【００２３】また、本実施の形態では、ゲート電極とし
てポリシリコン膜を用いたが、ポリシリコンとＷの２層
膜などの積層構造を持つゲート電極を用いてもＷ膜上に
はポリシリコン膜が形成される為、同様の効果が得られ
る。
てポリシリコン膜を用いたが、ポリシリコンとＷの２層
膜などの積層構造を持つゲート電極を用いてもＷ膜上に
はポリシリコン膜が形成される為、同様の効果が得られ
る。
【００２４】また、本実施の形態では、ＵＨＶ−ＣＶＤ
法による成長例について説明したが、ＬＰＣＶＤ（減圧
気相成長法）を用いても本発明の実施は可能である。
法による成長例について説明したが、ＬＰＣＶＤ（減圧
気相成長法）を用いても本発明の実施は可能である。
【００２５】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法は、ゲート絶縁膜を介して形成されたゲ
ート電極の側壁に絶縁膜よりなるサイドウォールを形成
し、ソース及びドレイン領域上の成長速度がゲート電極
上の成長速度より速くなる成長条件で、ソース及びドレ
イン領域上とゲート電極上のみにＳｉ膜を選択的に形成
することにより、せり上げプロセスを用いた従来技術で
問題となるゲートとソースもしくはドレイン間の電気的
ショートの可能性を低減できる。この結果、本発明の構
造を持つ半導体装置の製造歩留まりや信頼性を向上させ
ることができる。
装置の製造方法は、ゲート絶縁膜を介して形成されたゲ
ート電極の側壁に絶縁膜よりなるサイドウォールを形成
し、ソース及びドレイン領域上の成長速度がゲート電極
上の成長速度より速くなる成長条件で、ソース及びドレ
イン領域上とゲート電極上のみにＳｉ膜を選択的に形成
することにより、せり上げプロセスを用いた従来技術で
問題となるゲートとソースもしくはドレイン間の電気的
ショートの可能性を低減できる。この結果、本発明の構
造を持つ半導体装置の製造歩留まりや信頼性を向上させ
ることができる。
【００２６】
【図１】本発明の実施の形態を説明する為の半導体チッ
プの断面図。
プの断面図。
【図２】本発明の実施の形態に係わるＳｉ膜の成長条件
を示す図。
を示す図。
【図３】本発明の実施の形態に係わる基板温度と原料ガ
ス流量との関係を示す図。
ス流量との関係を示す図。
【図４】従来のソース、ドレインおよびゲート電極せり
上げ構造を持つＭＯＳ Ｔｒ．の形成方法を説明する為
の半導体チップの断面図。
上げ構造を持つＭＯＳ Ｔｒ．の形成方法を説明する為
の半導体チップの断面図。
１ Ｓｉ基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４，４Ａ ゲート電極 ５ サイドウォール ６ ソース領域 ７ ドレイン領域 ８Ａ〜８Ｃ Ｓｉ膜 ９Ａ〜９Ｃ Ｔｉシリサイド膜
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、このゲート電極表面を含む
全面に絶縁膜を形成したのち異方性エッチングし、前記
ゲート電極の側壁に絶縁膜よりなるサイドウォールを形
成する工程と、このサイドウォールに対するエッチング
速度が１〜１０ｎｍ／ｍｉｎであるエッチング液を用い
前記半導体基板表面の自然酸化膜を除去する工程と、自
然酸化膜が除去された前記半導体基板表面上の成長速度
が前記ゲート電極上の成長速度より速くなる条件で基板
上のソース・ドレイン領域上と前記ゲート電極上のみに
選択的にシリコン膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 エッチング液はＨＦ系溶液である請求項
１記載の半導体装置の製造方法。 - 【請求項３】 選択的にシリコン膜を形成したのち全面
に金属膜を形成し、アニールしてこの金属膜をシリサイ
ド化する工程を含む請求項１又は請求項２記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25643196A JP2940487B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25643196A JP2940487B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10106969A JPH10106969A (ja) | 1998-04-24 |
| JP2940487B2 true JP2940487B2 (ja) | 1999-08-25 |
Family
ID=17292573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25643196A Expired - Fee Related JP2940487B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940487B2 (ja) |
-
1996
- 1996-09-27 JP JP25643196A patent/JP2940487B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10106969A (ja) | 1998-04-24 |
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