KR100291277B1 - 반도체 소자의 샐리사이드 형성 방법 - Google Patents
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Abstract
측벽 스페이서 형성을 위한 플라즈마 식각시 F기 불순물이 게이트 폴리로 침투되는 것을 방지하기 위하여, 소자 분리 영역이 정의된 실리콘웨이퍼의 소자 영역에 게이트 폴리를 형성하고, 실리콘웨이퍼를 1단계 빠른 열처리하여 게이트 폴리 표면 및 드러난 실리콘웨이퍼 표면에 폴리 산화막을 형성한 후, 동일 장비내에서 NO, N2O, NH3가스 분위기의 2단계 빠른 열처리하여 폴리 산화막의 표면에 질화막을 형성한다. 그리고, 질화막 상부에 캡 산화막을 형성하고, 그 상부에 절연막을 증착하고 이방성 식각하여 상기 게이트 폴리 측벽에 측벽 스페이서를 형성한다. 이후, 게이트 폴리 및 실리콘웨이퍼 상부의 캡 산화막과 질화막, 산화막을 제거하고, 실리콘웨이퍼 전면에 실리사이드 형성을 위한 금속 박막을 증착하고 빠른 열처리하여 게이트 폴리 및 실리콘웨이퍼 표면에 샐리사이드를 형성한다. 이와 같이 게이트 폴리 패터닝 이후, 폴리 산화막을 산화막과 질화막의 산질화막으로 형성함으로써 측벽 스페이서 형성시 F기 불순물이 폴리 산화막으로 침투되는 것을 방지하여 초집적 반도체 소자에 이용 가능한 저저항의 샐리사이드를 형성한다.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자 콘택부의 저항을 저감하기 위한 샐리사이드(salicide ; self-aligned silicide)를 형성하는 방법에 관한 것이다.
일반적으로 모스 구조의 전계 효과 트랜지스터에서는 트랜지스터 구동 회로의 콘택(contact) 저항을 낮추기 위하여 실리사이드 기술을 이용하고 한다. 즉, 반도체 소자에서 실리콘과 금속의 접촉 저항을 낮추기 위하여 사용되는 실리사이드는 녹는점이 매우 높고 저항이 낮아서, 주로 높은 온도에서 공정을 진행해야 하는 초집적 회로나 반도체 장치 등에 이용되고 있다.
특히 서브 미크론(sub-micron) 사이즈의 모스형 전계 효과 트랜지스터에 있어서, 폴리 라인 및 콘택 접합에서의 저항을 낮추기 위하여 티타늄 또는 코발트 등의 샐리사이드 형성 공정이 주류로 되고 있다. 게다가 장래의 반도체 소자 축소화에 대응하여 폴리 저항에 영향을 주는 저저항 티타늄 또는 코발트 등의 샐리사이드 형성이 더욱 중요하게 인식되고 있다.
그러면, 첨부된 도 1a와 도 1b를 참조하여 종래 반도체 소자에서 샐리사이드를 형성하는 공정을 개략적으로 설명한다.
먼저 도 1a에 도시한 바와 같이, LOCOS(local oxidation of silicon), STI(shallow trench isolation) 공정 등에 의해 소자 분리 영역(2)이 정의된 실리콘웨이퍼(1)를 열산화하여 정의된 소자 영역에 게이트 산화막을 형성하고, 그 상부에 폴리 실리콘을 증착한 후, 폴리 실리콘과 게이트 산화막을 패터닝(patterning)하여 게이트 전극(G)을 형성한다. 그리고, 실리콘웨이퍼(1)를 퍼니스(furnace)에 장입하여 열산화함으로써 게이트 전극(G)의 폴리 실리콘 표면 및 드러난 소자 영역의 실리콘 표면에 100Å 정도 두께의 폴리 산화막(3)을 형성하여 게이트 전극(G)의 코너 에지(edge) 부분을 라운딩시켜 게이트에 가해지는 SILC(stress induced leakage)를 완화시킨다. 그리고, 화학 기상 증착(chemical vapor deposition, CVD)으로 후속 이온 주입 공정에 따른 게이트 전극(G) 및 실리콘웨이퍼의 손상(damage)을 억제하기 위한 캡 산화막(4)을 증착한다. 이후, 게이트 전극(G)을 마스크로 실리콘웨이퍼(1)에 P형 또는 N형 도펀트(dopant)를 이온 주입하고 어닐링(annealing)하여 게이트 전극(G)의 양측 하부 실리콘웨이퍼에 소스(S)/드레인(D) 영역을 형성한다. 그리고, 화학 기상 증착으로 실리콘웨이퍼(1) 전면에 질화막, 산화막 등의 절연막(5)을 증착한다.
그 다음 도 1b에 도시한 바와 같이, 절연막(5)을 C-F기 가스를 이용한 플라즈마 식각에 의해 이방성 식각하여 게이트 전극(G)의 측벽에 측벽 스페이서(5)를 형성한다. 그리고, 실리콘웨이퍼(1)를 세정(cleaning)하여 드러난, 즉 게이트 전극(G) 상부 및 실리콘웨이퍼의 소스(S)/드레인(D) 영역 상부의 캡 산화막(4) 및 폴리 산화막(3)을 제거한 후, 스퍼터링에 의해 실리사이드 형성을 위한 금속 박막을 증착하고 빠른 열처리(rapid thermal anneal, RTA)하여 저저항의 샐리사이드(6)를 형성한다.
이와 같은 종래의 방법에서 측벽 스페이서를 형성하기 위한 플라즈마 식각시 F기 불순물이 캡 산화막, 폴리 산화막 및 하부 실리콘 계면 등으로 침투하게 되며, 후속 빠른 열처리에 의해 샐리사이드를 형성할 경우 침투된 F기 불순물 및 이에 의한 손상으로 샐리사이드 접합의 저항이 상승하게 된다. 이러한 것을 방지하기 위하여 측벽 스페이서 형성 이후, F기에 의해 손상된 부분을 제거하기 위하여 산소 플라즈마에 의한 애싱(ashing) 및 후속 화학적인 세정 등이 이용되고 있다.
그러나, 이러한 기술에 의하면 정확한 측벽 스페이서의 두께 조절이 어렵고, 또한 F기에 의해 손상된 부분을 완전히 제거할 수 없다. 더욱이 게이트 라인의 선폭(critical dimension, CD)이 줄어들수록 F기에 의해 손상되는 부분이 증가하게 되는 문제점이 있다.
또한, 캡 산화막층을 통과하는 불순물 침투에 따라 실리콘으로 산소가 리코일(recoil)되는 영향에 의해서, 후속 빠른 열처리에 의해 형성되는 샐리사이드의 표면 저항이 증가할 뿐만 아니라 게이트 라인의 선폭이 줄어들수록 샐리사이드 표면 저항은 더욱 현저히 증가하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 측벽 스페이서 형성을 위한 플라즈마 식각시 F기 불순물이 게이트 폴리로 침투되는 것을 방지하여 저저항의 샐리사이드를 형성하는 방법을 제공하는 데 있다.
도 1a와 도 1b는 종래의 방법에 따라 반도체 소자의 샐리사이드를 형성하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이고,
도 2a 내지 도 2e는 본 발명에 따라 반도체 소자의 샐리사이드를 형성하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 게이트 전극 패터닝 이후, 2단계의 빠른 열처리에 의해 게이트 전극 표면에 폴리 산질화막을 형성하는 것을 특징으로 한다.
상기 2단계 빠른 열처리는 동일 빠른 열처리 장비에서 인 시투(in-situ) 공정으로 1단계 빠른 열처리에 의한 산화막을 형성하고, NO, N2O, NH3가스 분위기의 2단계 빠른 열처리에 의해 산화막의 표면에 질화막을 형성하는 것을 특징으로 한다.
상기 1단계 빠른 열처리는 1050℃ 내지 1200℃의 온도 범위에서 60초 이상의 시간 동안 건식 산화하는 것이 바람직하며, 2단계 빠른 열처리는 1050℃ 내지 1200℃의 온도 범위에서 실시하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명에 따라 반도체 소자의 샐리사이드를 형성하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
먼저 도 2a에 도시한 바와 같이, LOCOS, STI 등의 공정을 통해 실리콘웨이퍼(11)에 각 반도체 소자를 전기적으로 격리하기 위한 소자 분리 영역(12)을 정의하고, 소자 분리 영역(12)이 정의된 실리콘웨이퍼(11)를 열산화하여 정의된 소자 영역의 실리콘웨이퍼 상부에 게이트 산화막을 성장시킨다. 그리고, 실리콘웨이퍼(11) 전면에 화학 기상 증착으로 폴리 실리콘을 증착하여 게이트 산화막 상부에 폴리 실리콘층을 형성한 후, 폴리 실리콘층 및 게이트 산화막을 패터닝하여 게이트 전극(G)을 형성한다.
그 다음 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11)를 빠른 열처리(rapid thermal process, RTP) 장비에 장입한 후 빠른 열산화(rapid thermal oxidation, RTO), 바람직하게는 1050℃ 내지 1200℃ 정도의 온도로 60초 이상의 건식 빠른 열산화에 의해 폴리 산화막(13)을 형성한다. 이때, 폴리 산화막(13)은 게이트 전극(G)의 코너 에지 부분을 라운딩하기 위하여 100Å 정도의 두께가 되도록 하면, 게이트 폴리 에지에 있어서 폴리 실리콘의 표면적이 크므로 산화율이 빨라 자연히 게이트 산화막 에지에서 버즈 비크(bird's beak)가 형성되며, 이에 따라 게이트에 가해지는 SILC를 완화시킨다. 이후, 실리콘웨이퍼(11)를 동일 빠른 열처리 장비 내에서 대기 개방없이 인 시투(in-situ)로 NO/N2O/NH3가스 분위기에서 빠른 열처리, 바람직하게는 1050℃ 내지 1200℃의 온도에서 빠른 열처리(rapid thermal nitration, RTN))한다. 그러면, 폴리 산화막(13)의 표면에 질화막(14)이 형성되어 폴리 산화막이 전체적으로 폴리 산질화막(13, 14)이 된다.
그 다음 도 2c에 도시한 바와 같이, 후속 이온 주입 공정에 따른 게이트 전극(G) 및 실리콘웨이퍼의 손상을 억제하기 위하여 실리콘웨이퍼(11) 전면에 화학 기상 증착으로 캡 산화막(15)을 증착한다. 그리고, 게이트 전극(G)을 마스크로 실리콘웨이퍼(11)에 P형 또는 N형의 도펀트를 이온 주입하고 어닐링하여 게이트 전극(G)의 양측 하부 실리콘웨이퍼에 소스(S)/드레인(D) 영역을 형성한다. 이후, 실리콘웨이퍼(11) 전면에 화학 기상 증착으로 질화막, 산화막 등의 절연막(16)을 증착한다.
그 다음 도 2d에 도시한 바와 같이, 절연막(16)을 C-F기 가스를 이용한 플라즈마 식각에 의해 이방성 식각하여 게이트 전극(G)의 측벽에 측벽 스페이서(16)를 형성한다. 이때, 종래 폴리 산화막에서 실리콘과 산소의 미결합수(dangling bond)에 F기 불순물이 침입하여 실리콘과 산소 결합을 쉽게 분리시키는 것과 달리, 폴리 산질화막(13, 14)에서의 실리콘과 질소의 결합은 보다 안정하므로 F기 불순물이 플라즈마에 의하여 침입하는 것이 어렵게 된다. 즉, 후속의 캡 산화막 및 폴리 산질화막 제거 이후에도 F기 불순물 및 이에 의한 손상 부위가 실리콘에 잔류될 확률이 적게 된다.
그 다음 도 2e에 도시한 바와 같이, 실리콘웨이퍼(11)를 세정하여 드러난, 즉 게이트 전극(G) 상부 및 실리콘웨이퍼의 소스(S)/드레인(D) 영역 상부의 캡 산화막(15) 및 폴리 산질화막(13, 14)을 제거한 후, 스퍼터링에 의해 실리사이드 형성을 위한 금속 박막을 증착하고 빠른 열처리한다. 그러면, 금속 박막과 폴리 실리콘 및 실리콘의 계면 반응에 의해 샐리사이드가 형성된다. 이후, 샐리사이드 형성에 이용되지 않고 잔류하는 금속 박막을 제거하고, 재차 빠른 열처리하여 샐리사이드의 상(phase)을 안정화시킴으로써 게이트 전극(G) 및 소스(S)/드레인(D) 영역 상부의 실리콘웨이퍼 표면에 저저항의 샐리사이드(17)를 형성한다.
이와 같이 본 발명은 폴리 게이트 패터닝 이후, 폴리 산화막을 산질화막으로 형성함으로써 측벽 스페이서 형성시 F기 불순물이 폴리 산화막으로 침투되는 것을 방지하여 초집적 반도체 소자에 이용 가능한 저저항의 샐리사이드를 형성할 수 있다.
Claims (5)
- 소자 분리 영역이 정의된 실리콘웨이퍼의 소자 영역에 게이트 폴리를 형성하는 단계와;상기 게이트 폴리 표면 및 드러난 실리콘웨이퍼 표면에 산질화막을 형성하는 단계와;상기 산질화막 상부에 캡 산화막을 형성하고, 그 상부에 절연막을 증착하고 이방성 식각하여 상기 게이트 폴리 측벽에 측벽 스페이서를 형성하는 단계와;상기 게이트 폴리 및 실리콘웨이퍼 상부의 캡 산화막과 산질화막을 제거하는 단계와;상기 실리콘웨이퍼 전면에 실리사이드 형성을 위한 금속 박막을 증착하고 빠른 열처리하여 상기 게이트 폴리 및 실리콘웨이퍼 표면에 샐리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 샐리사이드 형성 방법.
- 제 1 항에 있어서, 상기 게이트 폴리 표면 및 드러난 실리콘웨이퍼 표면에 산질화막을 형성하는 단계는,1단계 빠른 열처리에 의해 상기 게이트 폴리 표면 및 드러난 실리콘웨이퍼 표면에 산화막을 형성하는 단계와;NO/N2O/NH3가스 분위기의 2단계 빠른 열처리에 의해 상기 산화막의 표면에 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 샐리사이드 형성 방법.
- 제 2 항에 있어서, 상기 1단계 빠른 열처리와 2단계 빠른 열처리를 동일 장비에서 대기 개방없이 인 시투로 실시하는 것을 특징으로 하는 반도체 소자의 샐리사이드 형성 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 1단계 빠른 열처리는 1050℃ 내지 1200℃ 온도에서 60초 이상의 시간으로 건식 산화하는 것을 특징으로 하는 반도체 소자의 샐리사이드 형성 방법.
- 제 4 항에 있어서, 상기 2단계 빠른 열처리는 1050℃ 내지 1200℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 샐리사이드 형성 방법.
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1999
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