JP2950282B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2950282B2 JP2950282B2 JP10737897A JP10737897A JP2950282B2 JP 2950282 B2 JP2950282 B2 JP 2950282B2 JP 10737897 A JP10737897 A JP 10737897A JP 10737897 A JP10737897 A JP 10737897A JP 2950282 B2 JP2950282 B2 JP 2950282B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に絶縁ゲート型電解効果トランジスタの
製造方法に関する。
方法に関し、特に絶縁ゲート型電解効果トランジスタの
製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、素子寸法
の微細化が進んでいる。絶縁ゲート型電解効果トランジ
スタ（以下ＭＯＳ Ｔｒ．とも記す）の微細化において
は、短チャネル効果が問題となることが知られており、
この単チャネル効果を抑制する方法の一つとして、トラ
ンジスタのソース・ドレインの拡散層深さを浅くするこ
とが考えられている。しかし、単に拡散層を浅くする方
法では、シート抵抗の増大や配線材料とのコンタクト抵
抗の増大などの問題がある。この為、ソース・ドレイン
領域上と、ゲート電極上をせり上げる方法が、例えば特
開平０２−８４７４０号公報に提案されている。
の微細化が進んでいる。絶縁ゲート型電解効果トランジ
スタ（以下ＭＯＳ Ｔｒ．とも記す）の微細化において
は、短チャネル効果が問題となることが知られており、
この単チャネル効果を抑制する方法の一つとして、トラ
ンジスタのソース・ドレインの拡散層深さを浅くするこ
とが考えられている。しかし、単に拡散層を浅くする方
法では、シート抵抗の増大や配線材料とのコンタクト抵
抗の増大などの問題がある。この為、ソース・ドレイン
領域上と、ゲート電極上をせり上げる方法が、例えば特
開平０２−８４７４０号公報に提案されている。
【０００３】この方法では、まず図３（ａ）に示すよう
に，Ｎ型のＳｉ基板１上に素子分離酸化膜（ＬＯＣＯ
Ｓ）２を形成した後、酸化膜を形成し、さらにＣＶＤ法
によりポリシリコン膜を成長する。次に、フォトリソグ
ラフィ技術によるパターニングを行い、ゲート酸化膜３
とゲート電極４を形成する。次に、ＣＶＤ法を用いシリ
コン酸化膜を成長し、異方性ドライエッチングでエッチ
ングして、サイドウォール５を形成する。その後、イオ
ン注入法を用い、ＢＦ2イオンを注入した後、窒素雰囲
気中でアニール処理を施して注入イオンを活性化し、ソ
ース７Ａ、ドレイン７Ｂを形成する。次に、図３（ｂ）
に示すように，Ｓｉ基板上およびゲート電極上に選択的
にＳｉ膜６（６Ａ〜６Ｃ）を成長する。
に，Ｎ型のＳｉ基板１上に素子分離酸化膜（ＬＯＣＯ
Ｓ）２を形成した後、酸化膜を形成し、さらにＣＶＤ法
によりポリシリコン膜を成長する。次に、フォトリソグ
ラフィ技術によるパターニングを行い、ゲート酸化膜３
とゲート電極４を形成する。次に、ＣＶＤ法を用いシリ
コン酸化膜を成長し、異方性ドライエッチングでエッチ
ングして、サイドウォール５を形成する。その後、イオ
ン注入法を用い、ＢＦ2イオンを注入した後、窒素雰囲
気中でアニール処理を施して注入イオンを活性化し、ソ
ース７Ａ、ドレイン７Ｂを形成する。次に、図３（ｂ）
に示すように，Ｓｉ基板上およびゲート電極上に選択的
にＳｉ膜６（６Ａ〜６Ｃ）を成長する。
【０００４】次に、図３（ｃ）に示すように、スパッタ
法によりＴｉ膜を准積した後，Ａｒ雰囲気中でＴｉ膜と
Ｓｉ膜を反応させてＴｉシリサイド膜９を形成し、絶縁
膜上の未反応Ｔｉ膜を除去する。その後、周知のプロセ
スを用いて層間絶縁膜の形成と配線工程を経て，ＭＯＳ
Ｔｒ．を形成する。この方法によれば、浅い拡散層の
形成と低抵抗化を同時に達成することができる。また、
ゲート電極上にも、選択的にＳｉ膜６Ｃを成長すること
で、ゲート電極の部分もシリサイド化することが可能と
なっている。
法によりＴｉ膜を准積した後，Ａｒ雰囲気中でＴｉ膜と
Ｓｉ膜を反応させてＴｉシリサイド膜９を形成し、絶縁
膜上の未反応Ｔｉ膜を除去する。その後、周知のプロセ
スを用いて層間絶縁膜の形成と配線工程を経て，ＭＯＳ
Ｔｒ．を形成する。この方法によれば、浅い拡散層の
形成と低抵抗化を同時に達成することができる。また、
ゲート電極上にも、選択的にＳｉ膜６Ｃを成長すること
で、ゲート電極の部分もシリサイド化することが可能と
なっている。
【０００５】また、ゲート電極側面のサイドウォールと
して、耐エッチング性の大きい窒化膜を被着することに
よって，Ｓｉ膜成長前処理としての自然酸化膜除去工程
において、サイドウォールの下部がエッチングされるの
を抑制して、ゲートとソース・ドレイン間のショートを
防止する方法も考案されている（特開昭６３−１６６２
７１号公報）。
して、耐エッチング性の大きい窒化膜を被着することに
よって，Ｓｉ膜成長前処理としての自然酸化膜除去工程
において、サイドウォールの下部がエッチングされるの
を抑制して、ゲートとソース・ドレイン間のショートを
防止する方法も考案されている（特開昭６３−１６６２
７１号公報）。
【０００６】
【発明が解決しようとする課題】上述した従来方法で
は、ソース・ドレイン部とゲート電極上を選択的にＳｉ
膜をせり上げ、その後、イオン注入法を用いて、ＢＦ2
イオンを注入し、窒素雰囲気中でアニール処理を施して
注入イオンを活性化し、ソース・ドレインを形成してい
る為、ＢＦ2イオン注入後の、窒素雰囲気中でのアニー
ル処理工程で、非晶質化したＳｉ膜の正常な結晶回復が
妨げられる。
は、ソース・ドレイン部とゲート電極上を選択的にＳｉ
膜をせり上げ、その後、イオン注入法を用いて、ＢＦ2
イオンを注入し、窒素雰囲気中でアニール処理を施して
注入イオンを活性化し、ソース・ドレインを形成してい
る為、ＢＦ2イオン注入後の、窒素雰囲気中でのアニー
ル処理工程で、非晶質化したＳｉ膜の正常な結晶回復が
妨げられる。
【０００７】これは、選択Ｓｉ膜でせり上げたソース・
ドレイン部が、エッチングダメージやコンタミの多いサ
イドウォール膜や素子分離化膜表面と接しているため
に、この領域での結晶回復に、異常が生じることによる
ものであり、この結晶欠陥が接合部にまで伸びて、接合
リーク電流の増大を引き起こす欠点がある。特に、厚い
せり上げＳｉ膜を必要とする場合は、サイドウォール及
び素子分離酸化膜表面と、選択Ｓｉ膜との接触面積が増
大するため、接合リーク電流増大の可能性がいっそう大
きくなる。例えば、厚さ６０ｎｍの選択Ｓｉ膜を成長し
たときの接合リーク電流は、ソース・ドレイン部を選択
成長でせり上げない場合に比べ、３桁〜４桁増大する。
すなわち、サイドウォール及び素子分離酸化膜表面と、
選択Ｓｉ膜界面起因の結晶欠陥発生に伴う接合リーク電
流の増大が課題となる。
ドレイン部が、エッチングダメージやコンタミの多いサ
イドウォール膜や素子分離化膜表面と接しているため
に、この領域での結晶回復に、異常が生じることによる
ものであり、この結晶欠陥が接合部にまで伸びて、接合
リーク電流の増大を引き起こす欠点がある。特に、厚い
せり上げＳｉ膜を必要とする場合は、サイドウォール及
び素子分離酸化膜表面と、選択Ｓｉ膜との接触面積が増
大するため、接合リーク電流増大の可能性がいっそう大
きくなる。例えば、厚さ６０ｎｍの選択Ｓｉ膜を成長し
たときの接合リーク電流は、ソース・ドレイン部を選択
成長でせり上げない場合に比べ、３桁〜４桁増大する。
すなわち、サイドウォール及び素子分離酸化膜表面と、
選択Ｓｉ膜界面起因の結晶欠陥発生に伴う接合リーク電
流の増大が課題となる。
【０００８】本発明の目的は、以上の従来技術の課題を
解決するためになされたものであって、接合リーク電流
の増大が少なく、特性及び信頼性の向上した半導体装置
の製造方法を提供することにある。
解決するためになされたものであって、接合リーク電流
の増大が少なく、特性及び信頼性の向上した半導体装置
の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の本発明に係る半導体装置の製造方法は、シリコン基板
上に素子分離酸化膜を形成した後素子領域にゲート酸化
膜を介してゲート電極を形成する工程と、このゲート電
極表面を含む全面に絶縁膜を形成したのち異方性エッチ
ングし前記ゲート電極の側壁に絶縁膜よりなるサイドウ
ォールを形成する工程と、前記基板上のソース・ドレイ
ン領域上と前記ゲート電極上に選択的にシリコン膜を形
成する工程と、ソース・ドレイン領域上の前記シリコン
膜と前記サイドウォール間及び前記シリコン膜と前記素
子分離酸化膜間に隙間を形成する工程とを含む事を特徴
とするものである。
の本発明に係る半導体装置の製造方法は、シリコン基板
上に素子分離酸化膜を形成した後素子領域にゲート酸化
膜を介してゲート電極を形成する工程と、このゲート電
極表面を含む全面に絶縁膜を形成したのち異方性エッチ
ングし前記ゲート電極の側壁に絶縁膜よりなるサイドウ
ォールを形成する工程と、前記基板上のソース・ドレイ
ン領域上と前記ゲート電極上に選択的にシリコン膜を形
成する工程と、ソース・ドレイン領域上の前記シリコン
膜と前記サイドウォール間及び前記シリコン膜と前記素
子分離酸化膜間に隙間を形成する工程とを含む事を特徴
とするものである。
【００１０】また、ソース・ドレイン部とゲート電極上
にせり上げたＳｉ膜とサイドウォール及び，Ｓｉ膜と素
子分離酸化膜間の隙間を、５〜５０ｎｍとすることを特
徴としている。また、サイドウォールを構成する絶縁膜
として、少なくとも表面層が酸化シリコン膜であること
を特徴としている。
にせり上げたＳｉ膜とサイドウォール及び，Ｓｉ膜と素
子分離酸化膜間の隙間を、５〜５０ｎｍとすることを特
徴としている。また、サイドウォールを構成する絶縁膜
として、少なくとも表面層が酸化シリコン膜であること
を特徴としている。
【００１１】また、サイドウォールを構成する絶縁膜と
して、順次形成された酸化シリコン膜と窒化シリコン膜
の積層膜を用いることを特徴としている。
して、順次形成された酸化シリコン膜と窒化シリコン膜
の積層膜を用いることを特徴としている。
【００１２】次に、本発明の作用について説明する。ソ
ース・ドレイン部とゲート電極上を選択Ｓｉ膜でせり上
げ、その後、イオン注入法を用い、ＢＦ2イオンを注入
し、窒素雰囲気中でアニール処理を施すことにより、非
晶質化したＳｉ膜の結晶回復が行われるが、選択Ｓｉ膜
でせり上げられたソース・ドレイン部が、エッチングダ
メージやコンタミの多いサイドウォールや素子分離酸化
膜表面と接しているためにこの領域での結晶回復に異常
が生じ、この結晶欠陥が接合部にまで伸びて、接合リー
ク電流が増大してしまう。
ース・ドレイン部とゲート電極上を選択Ｓｉ膜でせり上
げ、その後、イオン注入法を用い、ＢＦ2イオンを注入
し、窒素雰囲気中でアニール処理を施すことにより、非
晶質化したＳｉ膜の結晶回復が行われるが、選択Ｓｉ膜
でせり上げられたソース・ドレイン部が、エッチングダ
メージやコンタミの多いサイドウォールや素子分離酸化
膜表面と接しているためにこの領域での結晶回復に異常
が生じ、この結晶欠陥が接合部にまで伸びて、接合リー
ク電流が増大してしまう。
【００１３】本発明では、Ｓｉ膜とサイドウォール及
び、Ｓｉ膜と素子分離酸化膜間に、５〜５０ｎｍの隙間
を有することにより、ソース・ドレイン部上にせり上げ
た選択Ｓｉ膜が、エッチングダメージやコンタミが多い
サイドウォール及び素子分離酸化膜表面へ接触するのを
防ぐことができ、ＢＦ2イオン注入後の、窒素雰囲気中
でのアニール処理工程での正常な結晶回復が行われるよ
うにしている。この結果、サイドウォール及び、素子分
離酸化膜表面と、選択Ｓｉ膜界面起因の結晶欠陥発生を
防止でき、接合リーク電流の増大を抑制することができ
る。
び、Ｓｉ膜と素子分離酸化膜間に、５〜５０ｎｍの隙間
を有することにより、ソース・ドレイン部上にせり上げ
た選択Ｓｉ膜が、エッチングダメージやコンタミが多い
サイドウォール及び素子分離酸化膜表面へ接触するのを
防ぐことができ、ＢＦ2イオン注入後の、窒素雰囲気中
でのアニール処理工程での正常な結晶回復が行われるよ
うにしている。この結果、サイドウォール及び、素子分
離酸化膜表面と、選択Ｓｉ膜界面起因の結晶欠陥発生を
防止でき、接合リーク電流の増大を抑制することができ
る。
【００１４】尚、隙間を５〜５０ｎｍとする理由は、エ
ッチングされるサイドウォールを構成する酸化シリコン
膜の厚さを５ｎｍ以下にすることが難しいことと、隙間
を５０ｎｍ以上にすると、Ｓｉ膜表面をシリサイド化す
る為にＴｉ膜等を形成した場合、この隙間内にＴｉ膜等
が埋め込まれ、ゲート電極とソース・ドレインとがショ
ートする恐れがある為である。
ッチングされるサイドウォールを構成する酸化シリコン
膜の厚さを５ｎｍ以下にすることが難しいことと、隙間
を５０ｎｍ以上にすると、Ｓｉ膜表面をシリサイド化す
る為にＴｉ膜等を形成した場合、この隙間内にＴｉ膜等
が埋め込まれ、ゲート電極とソース・ドレインとがショ
ートする恐れがある為である。
【００１５】
【発明の実施の形態】次に、本発明について、図面を参
照して説明する。図１（ａ）〜（ｄ）は本発明の第１の
実施の形態を説明する為の半導体チップの断面図であ
る。
照して説明する。図１（ａ）〜（ｄ）は本発明の第１の
実施の形態を説明する為の半導体チップの断面図であ
る。
【００１６】まず、図１（ａ）に示すように、Ｎ型のＳ
ｉ基板１上に素子分離酸化膜（ＬＯＣＯＳ）２を形成し
た後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、さ
らにＣＶＤ法により厚さ２００ｎｍのポリシリコン膜を
成長する。次に、フォトリソグラフィ技術によるパター
ンニングを行い、ゲート酸化膜３とゲート電極４を形成
する。次に、ＣＶＤ法を用い、全面にシリコン酸化膜を
６０ｎｍ成長した後、圧力８００ｍＴ、ＲＦパワー＝２
００Ｗ、エッチングガスとしてＣＨＦ4／ＣＦ4／Ａｒ＝
４０／５０／７００ｓｃｃｍの条件でエッチングして、
シリコン酸化膜単層のサイドウォール５を形成する。
ｉ基板１上に素子分離酸化膜（ＬＯＣＯＳ）２を形成し
た後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、さ
らにＣＶＤ法により厚さ２００ｎｍのポリシリコン膜を
成長する。次に、フォトリソグラフィ技術によるパター
ンニングを行い、ゲート酸化膜３とゲート電極４を形成
する。次に、ＣＶＤ法を用い、全面にシリコン酸化膜を
６０ｎｍ成長した後、圧力８００ｍＴ、ＲＦパワー＝２
００Ｗ、エッチングガスとしてＣＨＦ4／ＣＦ4／Ａｒ＝
４０／５０／７００ｓｃｃｍの条件でエッチングして、
シリコン酸化膜単層のサイドウォール５を形成する。
【００１７】次に、図１（ｂ）に示すように、Ｓｉ基板
上およびゲート電極上に選択的にＳｉ膜を成長する。成
長は、まず、成長基板を希ＨＦ処理、純水リンス及び乾
燥処理により基板表面の自然酸化膜を除去した後、ＵＨ
Ｖ−ＣＶＤ（高真空ＣＶＤ）装置に導入する。本実施の
形態で使用したＵＨＶ−ＣＶＤ装置は、到達真空度１×
１０-10Ｔｏｒｒ、成長チャンバーの排気速度５００ｌ
／ｓｅｃ（Ｎ2換算）の能力を有する。
上およびゲート電極上に選択的にＳｉ膜を成長する。成
長は、まず、成長基板を希ＨＦ処理、純水リンス及び乾
燥処理により基板表面の自然酸化膜を除去した後、ＵＨ
Ｖ−ＣＶＤ（高真空ＣＶＤ）装置に導入する。本実施の
形態で使用したＵＨＶ−ＣＶＤ装置は、到達真空度１×
１０-10Ｔｏｒｒ、成長チャンバーの排気速度５００ｌ
／ｓｅｃ（Ｎ2換算）の能力を有する。
【００１８】次に、成長チャンバー内で８００℃の高真
空中アニール処理を施し、基板表面の自然酸化膜を除去
した後、基板温度を６５０℃とし、Ｓｉ2Ｈ6ガスを１×
１０-4Ｔｏｒｒの圧力で供給して選択的にＳｉ膜６（６
Ａ〜６Ｃ）を６００ｎｍ成長する。その後、イオン注入
法を用い，ＢＦ2イオンを加速電圧３０ｋｅＶ、面積濃
度１×１０15／ｃｍ2の条件で注入する。
空中アニール処理を施し、基板表面の自然酸化膜を除去
した後、基板温度を６５０℃とし、Ｓｉ2Ｈ6ガスを１×
１０-4Ｔｏｒｒの圧力で供給して選択的にＳｉ膜６（６
Ａ〜６Ｃ）を６００ｎｍ成長する。その後、イオン注入
法を用い，ＢＦ2イオンを加速電圧３０ｋｅＶ、面積濃
度１×１０15／ｃｍ2の条件で注入する。
【００１９】次に、図１（ｃ）に示すように、基板を希
ＨＦ溶液に３０秒間浸しサイドウォール上層のシリコン
酸化膜を１５ｎｍエッチングし，Ｓｉ膜とサイドウォー
ル、及びＳｉ膜と素子分離酸化膜間に隙間８を形成した
後、窒素雰囲気中で１０００℃のアニール処理を施して
注入イオンを活性化し、ソース７Ａ及びドレイン７Ｂを
形成する。
ＨＦ溶液に３０秒間浸しサイドウォール上層のシリコン
酸化膜を１５ｎｍエッチングし，Ｓｉ膜とサイドウォー
ル、及びＳｉ膜と素子分離酸化膜間に隙間８を形成した
後、窒素雰囲気中で１０００℃のアニール処理を施して
注入イオンを活性化し、ソース７Ａ及びドレイン７Ｂを
形成する。
【００２０】次に、図１（ｄ）に示すように、スパッタ
法によりＴｉ膜とＳｉ膜を２０〜３０ｎｍ堆積した後、
Ｔｉ膜を約５０ｎｍスパッタし、Ａｒ雰囲気中でＴｉ膜
とＳｉ膜を反応させてＴｉシリサイド膜９を形成し、絶
縁膜上の未反応Ｔｉ膜を除去する。その後、周知のプロ
セスを用いて層間絶縁膜の形成と配線工程を経て、ＭＯ
Ｓ Ｔｒ．を形成する。
法によりＴｉ膜とＳｉ膜を２０〜３０ｎｍ堆積した後、
Ｔｉ膜を約５０ｎｍスパッタし、Ａｒ雰囲気中でＴｉ膜
とＳｉ膜を反応させてＴｉシリサイド膜９を形成し、絶
縁膜上の未反応Ｔｉ膜を除去する。その後、周知のプロ
セスを用いて層間絶縁膜の形成と配線工程を経て、ＭＯ
Ｓ Ｔｒ．を形成する。
【００２１】このように第１の実施の形態によれば，Ｓ
ｉ膜６とサイドウォール５及び素子分離酸化膜２との間
に隙間を設けている為、結晶欠陥が接合部までに伸びる
ことはなくなり、接合リーク電流を低減させることが可
能となった。例えば、バイアス電圧−５Ｖの時のリーク
電流が１×１０-8Ａあったものを２〜３桁低減すること
ができた。
ｉ膜６とサイドウォール５及び素子分離酸化膜２との間
に隙間を設けている為、結晶欠陥が接合部までに伸びる
ことはなくなり、接合リーク電流を低減させることが可
能となった。例えば、バイアス電圧−５Ｖの時のリーク
電流が１×１０-8Ａあったものを２〜３桁低減すること
ができた。
【００２２】図２（ａ）〜（ｄ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図である。
の形態を説明する為の半導体チップの断面図である。
【００２３】まず、図２（ａ）に示すように，Ｎ型のＳ
ｉ基板上に素子分離酸化膜２を形成した後、熱酸化法に
より厚さ８ｎｍの酸化膜を形成し、さらにＣＶＤ法によ
り厚さ２００ｎｍのポリシリコン膜を成長する。次に、
フォトリソグラフィ技術によるパターニングを行い、ゲ
ート酸化膜３とゲート電極４を形成する。ここ迄は第１
の実施の形態と同一である。次に，ＣＶＤ法を用いシリ
コン窒化膜１１を２０ｎｍ成長した後，ＣＶＤ法を用い
シリコン酸化膜１２を４０ｎｍ成長する。
ｉ基板上に素子分離酸化膜２を形成した後、熱酸化法に
より厚さ８ｎｍの酸化膜を形成し、さらにＣＶＤ法によ
り厚さ２００ｎｍのポリシリコン膜を成長する。次に、
フォトリソグラフィ技術によるパターニングを行い、ゲ
ート酸化膜３とゲート電極４を形成する。ここ迄は第１
の実施の形態と同一である。次に，ＣＶＤ法を用いシリ
コン窒化膜１１を２０ｎｍ成長した後，ＣＶＤ法を用い
シリコン酸化膜１２を４０ｎｍ成長する。
【００２４】次に、図２（ｂ）に示すように、この積層
膜を圧力８００ｍＴ、ＲＦパワー＝２００Ｗ、ＣＨＦ4
／ＣＦ4／Ａｒ＝４０／５０／７００ｓｃｃｍの条件で
エッチングし、最表面がシリコン酸化膜のサイドウォー
ル１１Ａ，１２Ａを形成する。
膜を圧力８００ｍＴ、ＲＦパワー＝２００Ｗ、ＣＨＦ4
／ＣＦ4／Ａｒ＝４０／５０／７００ｓｃｃｍの条件で
エッチングし、最表面がシリコン酸化膜のサイドウォー
ル１１Ａ，１２Ａを形成する。
【００２５】次に、Ｓｉ基板上およびゲート電極上に選
択的にＳｉ膜６（６Ａ〜６Ｃ）を成長する。成長は、ま
ず、成長基板を希ＨＦ処理、純粋リンス及び乾燥処理に
より基板表面の自然酸化膜を除去した後、ＵＨＶ−ＣＶ
Ｄ（高真空ＣＶＤ）装置に導入する。ＵＨＶ−ＣＶＤ装
置は、第１の実施の形態で用いたものと同一の装置を使
用した。
択的にＳｉ膜６（６Ａ〜６Ｃ）を成長する。成長は、ま
ず、成長基板を希ＨＦ処理、純粋リンス及び乾燥処理に
より基板表面の自然酸化膜を除去した後、ＵＨＶ−ＣＶ
Ｄ（高真空ＣＶＤ）装置に導入する。ＵＨＶ−ＣＶＤ装
置は、第１の実施の形態で用いたものと同一の装置を使
用した。
【００２６】次に、成長チャンバー内で８００℃の高真
空中アニール処理を施し、基板表面の自然酸化膜を除去
した後、基板温度を６５０℃とし、Ｓｉ2Ｈ6ガスを１×
１０-4Ｔｏｒｒの圧力で供給して選択的にＳｉ膜６（６
Ａ〜６Ｃ）を６０ｎｍ成長する。その後、イオン注入法
を用い，ＢＦ2イオンを加速電圧３０ｋｅＶ、面積濃度
１×１０15／ｃｍ2 の条件で注入する。
空中アニール処理を施し、基板表面の自然酸化膜を除去
した後、基板温度を６５０℃とし、Ｓｉ2Ｈ6ガスを１×
１０-4Ｔｏｒｒの圧力で供給して選択的にＳｉ膜６（６
Ａ〜６Ｃ）を６０ｎｍ成長する。その後、イオン注入法
を用い，ＢＦ2イオンを加速電圧３０ｋｅＶ、面積濃度
１×１０15／ｃｍ2 の条件で注入する。
【００２７】次に図２（ｃ）に示すように、基板を希Ｈ
Ｆ溶液に３０秒間浸しサイドウォール上層のシリコン酸
化膜を１５ｎｍエッチングし、選択Ｓｉ膜とサイドウォ
ール、及びＳｉ膜と素子分離酸化膜間に隙間８を形成し
た後、窒素雰囲気中で１０００℃のアニール処理を施し
て注入イオンを活性化し、ソース７Ａ及びドレイン７Ｂ
を形成する。
Ｆ溶液に３０秒間浸しサイドウォール上層のシリコン酸
化膜を１５ｎｍエッチングし、選択Ｓｉ膜とサイドウォ
ール、及びＳｉ膜と素子分離酸化膜間に隙間８を形成し
た後、窒素雰囲気中で１０００℃のアニール処理を施し
て注入イオンを活性化し、ソース７Ａ及びドレイン７Ｂ
を形成する。
【００２８】次に、図２（ｄ）に示すように、スパッタ
法によりＴｉ膜を堆積した後，ＴｉＮ膜をスパッタし、
Ａｒ雰囲気中でＴｉ膜とＳｉ膜を反応させてＴｉシリサ
イド膜９を形成し、絶縁膜上の未反応Ｔｉ膜を除去す
る。その後、周知のプロセスを用いて層間絶縁膜の形成
と配線工程を経て、ＭＯＳ Ｔｒ．を形成する上述した
第１及び第２の実施の形態では，ＰＭＯＳ Ｔｒ．の場
合について説明したが、本発明は、ＮＭＯＳ Ｔｒ．や
ＣＭＯＳ Ｔｒ．においても実施できることはいうまで
もない。
法によりＴｉ膜を堆積した後，ＴｉＮ膜をスパッタし、
Ａｒ雰囲気中でＴｉ膜とＳｉ膜を反応させてＴｉシリサ
イド膜９を形成し、絶縁膜上の未反応Ｔｉ膜を除去す
る。その後、周知のプロセスを用いて層間絶縁膜の形成
と配線工程を経て、ＭＯＳ Ｔｒ．を形成する上述した
第１及び第２の実施の形態では，ＰＭＯＳ Ｔｒ．の場
合について説明したが、本発明は、ＮＭＯＳ Ｔｒ．や
ＣＭＯＳ Ｔｒ．においても実施できることはいうまで
もない。
【００２９】また、選択Ｓｉ膜成長後に形成する金属と
してＴｉ／ＴｉＮを用いたが、Ｗ，Ｃｏ、Ｍｏ等を用い
ることも可能である。
してＴｉ／ＴｉＮを用いたが、Ｗ，Ｃｏ、Ｍｏ等を用い
ることも可能である。
【００３０】また、上記の実施の形態では，ＵＨＶ−Ｃ
ＶＤによる選択成長について述べたが，ＬＰＣＶＤによ
り成長する場合も同様の効果が得られる。
ＶＤによる選択成長について述べたが，ＬＰＣＶＤによ
り成長する場合も同様の効果が得られる。
【００３１】
【発明の効果】以上説明したように本発明は、シリコン
基板上に素子分離酸化膜とゲート電極の側壁に少なくと
も表面層が酸化膜からなるサイドウォールを形成したの
ち基板上のソース・ドレイン領域とゲート電極上に選択
的にシリコン膜を形成し、次いでソース・ドレイン領域
のシリコン膜に不純物をイオン注入したのちエッチング
溶液で処理し、シリコン膜とサイドウォール間及びシリ
コン膜と素子分離酸化膜間に隙間を設けることにより、
せり上げプロセスを用いた従来技術で問題となる接合リ
ーク電流の増大を抑制でき、半導体装置の特性及び信頼
性を向上させることができる。
基板上に素子分離酸化膜とゲート電極の側壁に少なくと
も表面層が酸化膜からなるサイドウォールを形成したの
ち基板上のソース・ドレイン領域とゲート電極上に選択
的にシリコン膜を形成し、次いでソース・ドレイン領域
のシリコン膜に不純物をイオン注入したのちエッチング
溶液で処理し、シリコン膜とサイドウォール間及びシリ
コン膜と素子分離酸化膜間に隙間を設けることにより、
せり上げプロセスを用いた従来技術で問題となる接合リ
ーク電流の増大を抑制でき、半導体装置の特性及び信頼
性を向上させることができる。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】従来例の半導体装置の製造方法を説明する為の
半導体チップの断面図。
半導体チップの断面図。
１ Ｓｉ基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォール ６Ａ〜６Ｃ Ｓｉ膜 ７Ａ ソース ７Ｂ ドレイン ８ 隙間 ９ Ｔｉシリサイド膜 １１ シリコン窒化膜 １２ シリコン酸化膜
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/205 H01L 21/336
Claims (7)
- 【請求項１】 シリコン基板上に素子分離酸化膜を形成
した後素子領域にゲート酸化膜を介してゲート電極を形
成する工程と、このゲート電極表面を含む全面に絶縁膜
を形成したのち異方性エッチングし前記ゲート電極の側
壁に絶縁膜よりなるサイドウォールを形成する工程と、
前記基板上のソース・ドレイン領域上と前記ゲート電極
上に選択的にシリコン膜を形成する工程と、ソース・ド
レイン領域上の前記シリコン膜と前記サイドウォール間
及び前記シリコン膜と前記素子分離酸化膜間に隙間を形
成する工程とを含む事を特徴とする半導体装置の製造方
法。 - 【請求項２】 隙間の幅は５〜５０ｎｍである請求項１
記載の半導体装置の製造方法。 - 【請求項３】 サイドウォールを構成する絶縁膜の少な
くとも表面層はシリコン酸化膜である請求項１または請
求項２記載の半導体装置の製造方法。 - 【請求項４】 サイドウォールを構成する絶縁膜は順次
形成されたシリコン窒化膜とシリコン酸化膜である請求
項１または請求項２記載の半導体装置の製造方法。 - 【請求項５】 エッチング溶液としてフッ酸系溶液を用
いる請求項１乃至請求項４記載の半導体装置の製造方
法。 - 【請求項６】 隙間を形成したのち全面に金属膜を形
成し、アニール処理を施して金属膜をシリサイド化する
工程を含む請求項１記載の半導体装置の製造方法。 - 【請求項７】 金属膜はＴｉ／ＴｉＮ、Ｗ、Ｍｏ，Ｃｏ
のうちの１つである請求項６記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10737897A JP2950282B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10737897A JP2950282B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303417A JPH10303417A (ja) | 1998-11-13 |
| JP2950282B2 true JP2950282B2 (ja) | 1999-09-20 |
Family
ID=14457603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10737897A Expired - Fee Related JP2950282B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950282B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19930781B4 (de) * | 1999-07-03 | 2006-10-12 | Robert Bosch Gmbh | Diode mit Metall-Halbleiterkontakt und Verfahren zu ihrer Herstellung |
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2010123981A (ja) * | 2009-12-28 | 2010-06-03 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
-
1997
- 1997-04-24 JP JP10737897A patent/JP2950282B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10303417A (ja) | 1998-11-13 |
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