JPH06204420A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06204420A JPH06204420A JP4349603A JP34960392A JPH06204420A JP H06204420 A JPH06204420 A JP H06204420A JP 4349603 A JP4349603 A JP 4349603A JP 34960392 A JP34960392 A JP 34960392A JP H06204420 A JPH06204420 A JP H06204420A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- oxide film
- silicon oxide
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ドーパントのゲート間拡散を抑制することによ
り、高速のＣＭＯＳトランジスターを簡便にかつ設計通
りに形成する方法の提供。 【構成】半導体基板上に、素子分離膜、ゲート酸化膜お
よびシリコン膜からなるゲート電極と、ソース・ドレイ
ン領域とを形成した後、ＣＶＤ法により基板全面にシリ
コン酸化膜を堆積した後、前記ゲート電極の側壁および
素子分離膜の側壁上部にのみシリコン酸化膜を残して該
シリコン酸化膜を異方性エッチングし、Ｔｉ、Ｃｏまた
はＮｉからなる金属膜を全面に積層し、熱処理によりソ
ース・ドレイン領域の上部およびゲート電極上に選択的
にシリサイド膜を形成する半導体装置の製造方法。
り、高速のＣＭＯＳトランジスターを簡便にかつ設計通
りに形成する方法の提供。 【構成】半導体基板上に、素子分離膜、ゲート酸化膜お
よびシリコン膜からなるゲート電極と、ソース・ドレイ
ン領域とを形成した後、ＣＶＤ法により基板全面にシリ
コン酸化膜を堆積した後、前記ゲート電極の側壁および
素子分離膜の側壁上部にのみシリコン酸化膜を残して該
シリコン酸化膜を異方性エッチングし、Ｔｉ、Ｃｏまた
はＮｉからなる金属膜を全面に積層し、熱処理によりソ
ース・ドレイン領域の上部およびゲート電極上に選択的
にシリサイド膜を形成する半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に高速、高密度である相補性ＭＯＳ型集積回
路の形成に好適な半導体装置の製造方法に関する。
に関し、特に高速、高密度である相補性ＭＯＳ型集積回
路の形成に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、集積回路は高密度化が進行し、現
在は超ＬＳＩに至っている。トランジスターの高密度化
および高集積化を同時に達成する方法として、特公平２
−３７０９３号公報に開示されているように、セルフア
ライン・シリサイドプロセスの採用が検討されてきた。
このセルフアライン・シリサイドプロセスにより、ソー
ス・ドレインの拡散層抵抗およびゲート電極の抵抗が低
下した半導体装置を得ることができる。
在は超ＬＳＩに至っている。トランジスターの高密度化
および高集積化を同時に達成する方法として、特公平２
−３７０９３号公報に開示されているように、セルフア
ライン・シリサイドプロセスの採用が検討されてきた。
このセルフアライン・シリサイドプロセスにより、ソー
ス・ドレインの拡散層抵抗およびゲート電極の抵抗が低
下した半導体装置を得ることができる。
【０００３】また、近年、相補性ＭＯＳトランジスター
は、高速化を達成する為にトランジスターのしきい値電
圧を低下させることが必要になり、ｐＭＯＳトランジス
ターにはｐ型のゲート電極を用い（以下、本トランジス
ターをｐ＋ｐＭＯＳと略す）、ｎＭＯＳトランジスター
にはｎ型のゲート電極（以下、本トランジスターをｎ＋
ｎＭＯＳと略す）を用いる事が検討されている。
は、高速化を達成する為にトランジスターのしきい値電
圧を低下させることが必要になり、ｐＭＯＳトランジス
ターにはｐ型のゲート電極を用い（以下、本トランジス
ターをｐ＋ｐＭＯＳと略す）、ｎＭＯＳトランジスター
にはｎ型のゲート電極（以下、本トランジスターをｎ＋
ｎＭＯＳと略す）を用いる事が検討されている。
【０００４】今後、ますます高速化が要求されるＣＭＯ
Ｓトランジスターの製造に際して、前記セルフアライン
・シリサイドプロセスと、このｎ＋ｎＭＯＳ，ｐ＋ｐＭ
ＯＳ構造とを融合させた技術の採用が、必須である。し
かし、この技術を実際に行うには、熱処理中にｎ＋およ
びｐ＋ゲート間でドーパントの拡散が起き、トランジス
ター特性が変動してしまう問題があり、実用化が難しい
ことが予想される。すなわち、一般に、ＣＭＯＳトラン
ジスターは、同一のポリシリコンゲートの一部をｎ型ゲ
ート電極として用い、残りをｐ型ゲート電極として使用
する。ポリシリコンの表面は、シリサイド化しポリサイ
ドゲートとする。しかし、シリサイド中のドーパントの
拡散速度は、単結晶シリコン中の１０8 倍であるため、
トランジスター形成の熱処理中にポリシリコン上に形成
されたシリサイド中を、ドーパントがｎ型のゲート電極
からｐ型のゲート電極に、またｐ型のゲート電極からｎ
型のゲート電極へと拡散してしまう。この結果、相補性
トランジスターの双方のしきい値電圧が変動し、さらに
はパンチスルーを起こしてしまう。この問題の解決策と
して、International Electoron Devices Meeting 1990
(IEDM90) において“A TiN strapped poly-silicon gat
e cobalt salicedeCMOS process ”と題する方法が報告
されている。
Ｓトランジスターの製造に際して、前記セルフアライン
・シリサイドプロセスと、このｎ＋ｎＭＯＳ，ｐ＋ｐＭ
ＯＳ構造とを融合させた技術の採用が、必須である。し
かし、この技術を実際に行うには、熱処理中にｎ＋およ
びｐ＋ゲート間でドーパントの拡散が起き、トランジス
ター特性が変動してしまう問題があり、実用化が難しい
ことが予想される。すなわち、一般に、ＣＭＯＳトラン
ジスターは、同一のポリシリコンゲートの一部をｎ型ゲ
ート電極として用い、残りをｐ型ゲート電極として使用
する。ポリシリコンの表面は、シリサイド化しポリサイ
ドゲートとする。しかし、シリサイド中のドーパントの
拡散速度は、単結晶シリコン中の１０8 倍であるため、
トランジスター形成の熱処理中にポリシリコン上に形成
されたシリサイド中を、ドーパントがｎ型のゲート電極
からｐ型のゲート電極に、またｐ型のゲート電極からｎ
型のゲート電極へと拡散してしまう。この結果、相補性
トランジスターの双方のしきい値電圧が変動し、さらに
はパンチスルーを起こしてしまう。この問題の解決策と
して、International Electoron Devices Meeting 1990
(IEDM90) において“A TiN strapped poly-silicon gat
e cobalt salicedeCMOS process ”と題する方法が報告
されている。
【０００５】図２は、前記ＩＥＤＭ９０で紹介された方
法を説明する概略断面図である。この方法においては、
まず、図２（Ａ）に示すとおり、常法によりシリコン基
板２１上にゲート酸化膜２２とゲート電極用ポリシリコ
ン膜２３を形成した後、ＴｉＮ膜２４を反応性スパッタ
法により形成する。次いで、ポリシリコン電極を形成し
た後、シリコン基板全面にＳｉＯ2 膜を気相成長法によ
って形成する。次いで、異方性リアクティブイオンエッ
チング法により、シリコン基板全面の酸化膜をエッチン
グすると、ポリシリコンの側壁にのみ酸化膜２５が残存
する（図２（Ｂ））。次に、ウェハ全面にＣｏ膜２６を
形成し、熱処理によりＣｏＳｉ2 膜２７をソース・ドレ
インに選択的に形成する（図４（Ｃ））。最後に、未反
応Ｃｏを除去する。この方法では、ポリシリコン上にＴ
ｉＮ膜を形成した後、ソース・ドレインを自己整合的に
シリサイド化させることによりｐ＋ゲート上とｎ＋ゲー
ト上にシリサイドを形成しないことによりドーパントの
相互拡散を防止している。
法を説明する概略断面図である。この方法においては、
まず、図２（Ａ）に示すとおり、常法によりシリコン基
板２１上にゲート酸化膜２２とゲート電極用ポリシリコ
ン膜２３を形成した後、ＴｉＮ膜２４を反応性スパッタ
法により形成する。次いで、ポリシリコン電極を形成し
た後、シリコン基板全面にＳｉＯ2 膜を気相成長法によ
って形成する。次いで、異方性リアクティブイオンエッ
チング法により、シリコン基板全面の酸化膜をエッチン
グすると、ポリシリコンの側壁にのみ酸化膜２５が残存
する（図２（Ｂ））。次に、ウェハ全面にＣｏ膜２６を
形成し、熱処理によりＣｏＳｉ2 膜２７をソース・ドレ
インに選択的に形成する（図４（Ｃ））。最後に、未反
応Ｃｏを除去する。この方法では、ポリシリコン上にＴ
ｉＮ膜を形成した後、ソース・ドレインを自己整合的に
シリサイド化させることによりｐ＋ゲート上とｎ＋ゲー
ト上にシリサイドを形成しないことによりドーパントの
相互拡散を防止している。
【０００６】
【発明が解決しようとする課題】しかし、この方法は、
ゲート上にシリサイドを形成しない為に、ゲート電極間
のドーパントの相互拡散を抑制できるが、ポリシリコン
のシート抵抗が高い為に、回路の高速化が図れない。
ゲート上にシリサイドを形成しない為に、ゲート電極間
のドーパントの相互拡散を抑制できるが、ポリシリコン
のシート抵抗が高い為に、回路の高速化が図れない。
【０００７】そこで、本発明の目的は、同一のポリシリ
コン電極において自己整合的にｎ＋ゲート電極上のシリ
サイドとｐ＋ゲート電極上のシリサイドを分離させ、ド
ーパントのゲート間拡散を抑制することにより、高速の
ＣＭＯＳトランジスターを簡便にかつ設計通りに形成す
る方法を提供することにある。
コン電極において自己整合的にｎ＋ゲート電極上のシリ
サイドとｐ＋ゲート電極上のシリサイドを分離させ、ド
ーパントのゲート間拡散を抑制することにより、高速の
ＣＭＯＳトランジスターを簡便にかつ設計通りに形成す
る方法を提供することにある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、半導体基板上に素子分離膜を形成する工
程と、ゲート酸化膜およびシリコン膜からなるゲート電
極と、該ゲート電極の両側部にソース・ドレイン領域と
を形成する工程と、ＣＶＤ法により基板全面にシリコン
酸化膜を堆積した後、前記ゲート電極の側壁および素子
分離膜の側壁上部にのみシリコン酸化膜を残して該シリ
コン酸化膜を異方性エッチングした後、Ｔｉ、Ｃｏまた
はＮｉからなる金属膜を全面に積層する工程と、熱処理
によりソース・ドレイン領域の上部およびゲート電極上
に選択的にシリサイド膜を形成する工程とを有する半導
体装置の製造方法を提供するものである。
に、本発明は、半導体基板上に素子分離膜を形成する工
程と、ゲート酸化膜およびシリコン膜からなるゲート電
極と、該ゲート電極の両側部にソース・ドレイン領域と
を形成する工程と、ＣＶＤ法により基板全面にシリコン
酸化膜を堆積した後、前記ゲート電極の側壁および素子
分離膜の側壁上部にのみシリコン酸化膜を残して該シリ
コン酸化膜を異方性エッチングした後、Ｔｉ、Ｃｏまた
はＮｉからなる金属膜を全面に積層する工程と、熱処理
によりソース・ドレイン領域の上部およびゲート電極上
に選択的にシリサイド膜を形成する工程とを有する半導
体装置の製造方法を提供するものである。
【０００９】さらに、本発明の方法において、前記シリ
サイド膜を形成する工程に続いて、イオン注入法によ
り、ソース・ドレイン領域およびゲート電極領域に不純
物を注入した後、熱処理することにより活性化させる工
程を有すると、好ましい。
サイド膜を形成する工程に続いて、イオン注入法によ
り、ソース・ドレイン領域およびゲート電極領域に不純
物を注入した後、熱処理することにより活性化させる工
程を有すると、好ましい。
【００１０】以下、本発明の半導体装置の製造方法（以
下、「本発明の方法」という）について、図１（Ａ）〜
（Ｆ）に順を追って示す工程にしたがって詳細に説明す
る。図１（Ａ）〜（Ｆ）は、ゲート電極の長さ方向と平
行に活性層領域で切断して示す概略断面図である。
下、「本発明の方法」という）について、図１（Ａ）〜
（Ｆ）に順を追って示す工程にしたがって詳細に説明す
る。図１（Ａ）〜（Ｆ）は、ゲート電極の長さ方向と平
行に活性層領域で切断して示す概略断面図である。
【００１１】本発明の方法においては、まず、図１
（Ａ）に示すように、半導体基板１上に素子分離膜２を
形成する。この素子分離膜２の形成は、常法にしたがっ
て行えばよく、特に制限されない。また、この素子分離
膜２の形成は、熱酸化膜を１５ｎｍ以下とし、マスク用
の窒化珪素膜を１００ｎｍ以上とし、素子分離膜の形成
を９５０℃以上の温度で行なう点で、その側端部３のバ
ーズビーク(bird's beak)が、バーズビーク長ａ０．３
μｍ以下、かつバーズヘッド(bird's head) ｂ０．２μ
m 以上となるように調整される。
（Ａ）に示すように、半導体基板１上に素子分離膜２を
形成する。この素子分離膜２の形成は、常法にしたがっ
て行えばよく、特に制限されない。また、この素子分離
膜２の形成は、熱酸化膜を１５ｎｍ以下とし、マスク用
の窒化珪素膜を１００ｎｍ以上とし、素子分離膜の形成
を９５０℃以上の温度で行なう点で、その側端部３のバ
ーズビーク(bird's beak)が、バーズビーク長ａ０．３
μｍ以下、かつバーズヘッド(bird's head) ｂ０．２μ
m 以上となるように調整される。
【００１２】次に、図１（Ｂ）に示すように、ゲート酸
化膜４を形成した後、ゲート電極用のシリコン膜５をシ
リコン基板の全面に堆積させる。
化膜４を形成した後、ゲート電極用のシリコン膜５をシ
リコン基板の全面に堆積させる。
【００１３】ゲート酸化膜の形成およびゲート電極用の
シリコン膜の形成は、特に制限されず、常法にしたがっ
て行うことができる。また、形成されるゲート酸化膜の
厚さおよびゲート電極用のシリコン膜の厚さは、ＭＯＳ
ＦＥＴのしきい値電圧、イオン電流等に応じて適宜選択
される。通常、ゲート酸化膜の厚さは、５〜１５ｎｍ程
度に形成される。
シリコン膜の形成は、特に制限されず、常法にしたがっ
て行うことができる。また、形成されるゲート酸化膜の
厚さおよびゲート電極用のシリコン膜の厚さは、ＭＯＳ
ＦＥＴのしきい値電圧、イオン電流等に応じて適宜選択
される。通常、ゲート酸化膜の厚さは、５〜１５ｎｍ程
度に形成される。
【００１４】次に、図１（Ｃ）に示すように、ゲート電
極６を形成し、さらに半導体基板１の全面にイオン注入
法によりホウ素を５×１０15個／ｃｍ2 以上、または燐
を５×１０15個／ｃｍ2 以上、半導体基板内に導入す
る。
極６を形成し、さらに半導体基板１の全面にイオン注入
法によりホウ素を５×１０15個／ｃｍ2 以上、または燐
を５×１０15個／ｃｍ2 以上、半導体基板内に導入す
る。
【００１５】次いで、ＳｉＯ2 膜を形成した後、異方性
エッチングにより半導体基板１の全面に堆積されたＳｉ
Ｏ2 膜を除去して、図１（Ｄ）に示すように、ゲート電
極６の側壁７および素子分離膜２の側端８のバーズビー
ク直上のそれぞれにＳｉＯ2膜９および１０を残存させ
る。
エッチングにより半導体基板１の全面に堆積されたＳｉ
Ｏ2 膜を除去して、図１（Ｄ）に示すように、ゲート電
極６の側壁７および素子分離膜２の側端８のバーズビー
ク直上のそれぞれにＳｉＯ2膜９および１０を残存させ
る。
【００１６】ＳｉＯ2 膜の厚さは、通常、１００〜２０
０ｎｍ程度に形成される。また、このＳｉＯ2 膜の形成
は、減圧ＣＶＤ法や常圧ＣＶＤ法等の気相成長法にした
がって、シランと酸化性ガスを用いて行うことができ
る。
０ｎｍ程度に形成される。また、このＳｉＯ2 膜の形成
は、減圧ＣＶＤ法や常圧ＣＶＤ法等の気相成長法にした
がって、シランと酸化性ガスを用いて行うことができ
る。
【００１７】また、異方性エッチングとしては、例え
ば、反応性イオンエッチング法等を適用することができ
る。このとき、使用するガスとして、例えば、ＣＨ
Ｆ3 、ＣＦ 4 とＡｒの混合ガス等が挙げられる。
ば、反応性イオンエッチング法等を適用することができ
る。このとき、使用するガスとして、例えば、ＣＨ
Ｆ3 、ＣＦ 4 とＡｒの混合ガス等が挙げられる。
【００１８】次に、活性層を形成するために、ｎＭＯＳ
型トランジスタ構造を形成する領域にはＡｓ+ イオンを
４０ｋｅＶで３×１０15個／ｃｍ2 、ｐＭＯＳ型トラン
ジスタ構造を形成する領域には、ＢＦ2 + イオンを４０
ｋｅＶで２×１０15個／ｃｍ 2 を、それぞれイオン注入
法により導入する。その後、ソース・ドレイン領域１１
上およびゲート電極６上の酸化膜をＨＦガスまたはＨＦ
水溶液中で除去し、さらに、図１（Ｅ）に示すように、
基板全面にＴｉ、ＣｏまたはＮｉからなる金属膜１２を
形成する。形成される金属膜の厚さは、通常、１０〜３
０ｎｍ程度である。また、金属膜の形成は、スパッタリ
ング法、減圧ＣＶＤ法、蒸着法等のいずれの方法にした
がって行ってもよい。また、ソース・ドレイン領域１１
へのイオン注入は、後段の金属シリサイド化後に行って
もよい。
型トランジスタ構造を形成する領域にはＡｓ+ イオンを
４０ｋｅＶで３×１０15個／ｃｍ2 、ｐＭＯＳ型トラン
ジスタ構造を形成する領域には、ＢＦ2 + イオンを４０
ｋｅＶで２×１０15個／ｃｍ 2 を、それぞれイオン注入
法により導入する。その後、ソース・ドレイン領域１１
上およびゲート電極６上の酸化膜をＨＦガスまたはＨＦ
水溶液中で除去し、さらに、図１（Ｅ）に示すように、
基板全面にＴｉ、ＣｏまたはＮｉからなる金属膜１２を
形成する。形成される金属膜の厚さは、通常、１０〜３
０ｎｍ程度である。また、金属膜の形成は、スパッタリ
ング法、減圧ＣＶＤ法、蒸着法等のいずれの方法にした
がって行ってもよい。また、ソース・ドレイン領域１１
へのイオン注入は、後段の金属シリサイド化後に行って
もよい。
【００１９】次いで、熱処理を行ってソース・ドレイン
領域１１およびゲート電極６のポリシリコンと金属膜１
２の金属とを反応させ、金属シリサイドを形成させた
後、未反応金属を除去する。この熱処理は、通常、６０
０〜７００℃の範囲で、１０〜６０秒間程度加熱して行
うことができる。また、未反応の金属の除去は、アンモ
ニア−過酸化水素水、硫酸−過酸化水素水等を用いて行
うことができる。さらに、再度、必要に応じて、熱処理
を行い、形成したシリサイド膜を低抵抗化する。この熱
処理は、通常、８００〜９００℃の範囲で、１０〜６０
秒間程度加熱して行うことができる。
領域１１およびゲート電極６のポリシリコンと金属膜１
２の金属とを反応させ、金属シリサイドを形成させた
後、未反応金属を除去する。この熱処理は、通常、６０
０〜７００℃の範囲で、１０〜６０秒間程度加熱して行
うことができる。また、未反応の金属の除去は、アンモ
ニア−過酸化水素水、硫酸−過酸化水素水等を用いて行
うことができる。さらに、再度、必要に応じて、熱処理
を行い、形成したシリサイド膜を低抵抗化する。この熱
処理は、通常、８００〜９００℃の範囲で、１０〜６０
秒間程度加熱して行うことができる。
【００２０】これらの熱処理は、急速加熱装置や加熱炉
を用いた方法等によって行うことができる。
を用いた方法等によって行うことができる。
【００２１】以上の処理により、ソース・ドレイン領域
１１の上部およびゲート電極６の上部に、それぞれ金属
シリサイド膜１３および１４が形成される。この金属シ
リサイド膜は、通常、５０〜１００ｎｍ程度の厚さに形
成される。また、この工程において、素子分離膜の側壁
直上のポリシリコン上には、ＣＶＤ法で形成したシリコ
ン酸化膜が存在しているため、金属シリサイド膜は、形
成されない。
１１の上部およびゲート電極６の上部に、それぞれ金属
シリサイド膜１３および１４が形成される。この金属シ
リサイド膜は、通常、５０〜１００ｎｍ程度の厚さに形
成される。また、この工程において、素子分離膜の側壁
直上のポリシリコン上には、ＣＶＤ法で形成したシリコ
ン酸化膜が存在しているため、金属シリサイド膜は、形
成されない。
【００２２】
【作用】本発明の方法によれば、半導体基板主表面上に
素子分離膜を形成した後、ゲート酸化膜およびシリコン
膜からなるゲート電極と該ゲート電極の両側の基板表面
にソース、ドレイン領域を形成する。次に、半導体の主
表面全体に酸化膜を堆積し異方的な酸化膜エッチング方
法により酸化膜を除去する工程において前記ゲート電極
の側壁および素子分離膜側壁直上のゲート電極上に絶縁
膜を残す。さらに、ソース、ドレインおよびゲート電極
上の薄い酸化膜を除去し、Ｔｉ、Ｃｏ、Ｎｉのうちいず
れか一つの金属膜を堆積し、該半導体基板を熱処理しソ
ース・ドレインおよびゲート電極上にシリサイド膜を形
成する。この時、ゲート電極側壁と素子分離側壁直上の
ゲート電極上には、絶縁膜が残存している為に自己整合
的にシリサイド化されない。
素子分離膜を形成した後、ゲート酸化膜およびシリコン
膜からなるゲート電極と該ゲート電極の両側の基板表面
にソース、ドレイン領域を形成する。次に、半導体の主
表面全体に酸化膜を堆積し異方的な酸化膜エッチング方
法により酸化膜を除去する工程において前記ゲート電極
の側壁および素子分離膜側壁直上のゲート電極上に絶縁
膜を残す。さらに、ソース、ドレインおよびゲート電極
上の薄い酸化膜を除去し、Ｔｉ、Ｃｏ、Ｎｉのうちいず
れか一つの金属膜を堆積し、該半導体基板を熱処理しソ
ース・ドレインおよびゲート電極上にシリサイド膜を形
成する。この時、ゲート電極側壁と素子分離側壁直上の
ゲート電極上には、絶縁膜が残存している為に自己整合
的にシリサイド化されない。
【００２３】そのため、本発明の方法によれば、ｎ型ゲ
ート電極とｐ型ゲート電極上のシリサイドは、素子分離
側壁直上で分離され、ドーパントはゲート電極間を拡散
しない。よって、ｎ＋ｎＭＯＳとｐ＋ｐＭＯＳを持つＣ
ＭＯＳトランジスターをセルフアライン・シリサイドプ
ロセスを用いることにより安価に形成できる。
ート電極とｐ型ゲート電極上のシリサイドは、素子分離
側壁直上で分離され、ドーパントはゲート電極間を拡散
しない。よって、ｎ＋ｎＭＯＳとｐ＋ｐＭＯＳを持つＣ
ＭＯＳトランジスターをセルフアライン・シリサイドプ
ロセスを用いることにより安価に形成できる。
【００２４】
【実施例】図１（Ａ）〜（Ｆ）に順を追って示す工程に
したがって半導体装置を製造した。
したがって半導体装置を製造した。
【００２５】まず、図１（Ａ）に示すように、９５０
℃、湿潤雰囲気での熱酸化処理により、シリコン基板上
に素子分離膜を形成した。このとき、素子分離膜の側端
において、バーズビーク長：０．３μｍ以下、バーズヘ
ッド：０．２μｍ以上とした。
℃、湿潤雰囲気での熱酸化処理により、シリコン基板上
に素子分離膜を形成した。このとき、素子分離膜の側端
において、バーズビーク長：０．３μｍ以下、バーズヘ
ッド：０．２μｍ以上とした。
【００２６】次に、図１（Ｂ）に示すように、９００℃
の乾燥酸素雰囲気中での処理によって、厚さ９ｎｍ程度
のゲート酸化膜を形成した後、減圧ＣＶＤ法によって、
ゲート電極用のシリコン膜をシリコン基板の全面に堆積
した後、反応性イオンエッチング法によって、図１
（Ｃ）に示すように、ゲート電極を形成する。その後、
シリコン基板の全面にイオン注入法により、ｐＭＯＳ領
域にはＢ+ イオンを５×１０15個／ｃｍ2 、ｎＭＯＳ領
域にはＰ+ イオンを５×１０15個／ｃｍ2 、シリコン基
板中に導入した。
の乾燥酸素雰囲気中での処理によって、厚さ９ｎｍ程度
のゲート酸化膜を形成した後、減圧ＣＶＤ法によって、
ゲート電極用のシリコン膜をシリコン基板の全面に堆積
した後、反応性イオンエッチング法によって、図１
（Ｃ）に示すように、ゲート電極を形成する。その後、
シリコン基板の全面にイオン注入法により、ｐＭＯＳ領
域にはＢ+ イオンを５×１０15個／ｃｍ2 、ｎＭＯＳ領
域にはＰ+ イオンを５×１０15個／ｃｍ2 、シリコン基
板中に導入した。
【００２７】次いで、気相成長法により厚さ１００〜２
００ｎｍ程度のＳｉＯ2 膜を形成した後、反応性イオン
エッチング法によりウェハ全面に堆積されたＳｉＯ2 膜
をエッチングして、図１（Ｄ）に示すように、ゲート電
極の側壁および素子分離膜の側端のバーズビーク直上に
ＳｉＯ2 膜を残存させた。
００ｎｍ程度のＳｉＯ2 膜を形成した後、反応性イオン
エッチング法によりウェハ全面に堆積されたＳｉＯ2 膜
をエッチングして、図１（Ｄ）に示すように、ゲート電
極の側壁および素子分離膜の側端のバーズビーク直上に
ＳｉＯ2 膜を残存させた。
【００２８】次に、活性層を形成するためにｎＭＯＳを
形成する範囲には砒素を、ｐＭＯＳを形成する範囲には
ＢＦ2 + イオンを、それぞれイオン注入法により導入し
た。その後、ソース・ドレイン上およびゲート電極上の
酸化膜を弗酸ガスまたは弗酸溶液中で除去し、図１
（Ｅ）に示すように、基板全面にＴｉ膜を２０ｎｍだけ
スパッタリング法により形成した。
形成する範囲には砒素を、ｐＭＯＳを形成する範囲には
ＢＦ2 + イオンを、それぞれイオン注入法により導入し
た。その後、ソース・ドレイン上およびゲート電極上の
酸化膜を弗酸ガスまたは弗酸溶液中で除去し、図１
（Ｅ）に示すように、基板全面にＴｉ膜を２０ｎｍだけ
スパッタリング法により形成した。
【００２９】次いで、６５０℃で３０秒間熱処理した
後、アンモニア−過酸化水素水で未反応Ｔｉを除去した
後、再度、基板全体を８５０℃で３０秒間熱処理した。
この工程により、図１（Ｆ）に示すように、ソース・ド
レインの上部およびゲート電極の上部に、それぞれＴｉ
Ｓｉ2 膜およびが厚さ約５０ｎｍ程度に形成された。た
だし、素子分離膜の側壁直上のポリシリコン上にＴｉＳ
ｉ2 は、形成されない。
後、アンモニア−過酸化水素水で未反応Ｔｉを除去した
後、再度、基板全体を８５０℃で３０秒間熱処理した。
この工程により、図１（Ｆ）に示すように、ソース・ド
レインの上部およびゲート電極の上部に、それぞれＴｉ
Ｓｉ2 膜およびが厚さ約５０ｎｍ程度に形成された。た
だし、素子分離膜の側壁直上のポリシリコン上にＴｉＳ
ｉ2 は、形成されない。
【００３０】本発明の実施例で形成した相補性ＭＯＳＦ
ＥＴのしきい値電圧変化を測定した。図１（Ｆ）で示し
たウェーハ上に、膜厚６００ｎｍのＳｉＯ2 膜を４００
℃で形成し、これを９００℃の不活性雰囲気中て３０分
の熱処理をした。ｐＭＯＳ、ｎＭＯＳともにしきい値電
圧は、熱処理を行なわなかったものに比べ、その変化は
５０ｍＶ以下であった。なお、本発明の方法によらずに
作製したＭＯＳＦＥＴは、ｐＭＯＳで３００ｍＶ、ｎＭ
ＯＳで１５０ｍＶのしきい値変化があった。
ＥＴのしきい値電圧変化を測定した。図１（Ｆ）で示し
たウェーハ上に、膜厚６００ｎｍのＳｉＯ2 膜を４００
℃で形成し、これを９００℃の不活性雰囲気中て３０分
の熱処理をした。ｐＭＯＳ、ｎＭＯＳともにしきい値電
圧は、熱処理を行なわなかったものに比べ、その変化は
５０ｍＶ以下であった。なお、本発明の方法によらずに
作製したＭＯＳＦＥＴは、ｐＭＯＳで３００ｍＶ、ｎＭ
ＯＳで１５０ｍＶのしきい値変化があった。
【００３１】
【発明の効果】本発明の方法によれば、同一のポリシリ
コン電極において自己整合的にｎ＋ゲート電極上のシリ
サイドとｐ＋ゲート電極上のシリサイドを分離させ、ド
ーパントのゲート間拡散を抑制することにより、高速の
ＣＭＯＳトランジスターを簡便にかつ設計通りに形成す
ることができる。
コン電極において自己整合的にｎ＋ゲート電極上のシリ
サイドとｐ＋ゲート電極上のシリサイドを分離させ、ド
ーパントのゲート間拡散を抑制することにより、高速の
ＣＭＯＳトランジスターを簡便にかつ設計通りに形成す
ることができる。
【図１】 本発明の方法の主要工程を説明する概略断面
図。
図。
【図２】 従来技術によるＣＭＯＳの形成工程を説明す
る概略断面図。
る概略断面図。
１ 半導体基板 ２ 素子分離膜 ３ 素子分離膜２の側端部 ４ ゲート酸化膜 ５ シリコン膜 ６ ゲート電極 ７ ゲート電極６の側壁 ８ 素子分離膜２の側端 ９ ＳｉＯ2 膜 １０ ＳｉＯ2 膜 １１ ソース・ドレイン領域 １２ 金属膜 １３ 金属シリサイド膜 １４ 金属シリサイド膜 ２１ シリコン基板 ２２ ゲート酸化膜 ２３ ゲート電極用ポリシリコン膜 ２４ ＴｉＮ膜 ２５ 酸化膜 ２６ Ｃｏ膜 ２７ ＣｏＳｉ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (2)
- 【請求項１】半導体基板上に素子分離膜を形成する工程
と、ゲート酸化膜およびシリコン膜からなるゲート電極
と、該ゲート電極の両側部にソース・ドレイン領域とを
形成する工程と、ＣＶＤ法により基板全面にシリコン酸
化膜を堆積した後、前記ゲート電極の側壁および素子分
離膜の側壁上部にのみシリコン酸化膜を残して該シリコ
ン酸化膜を異方性エッチングした後、Ｔｉ、Ｃｏまたは
Ｎｉからなる金属膜を全面に積層する工程と、熱処理に
よりソース・ドレイン領域の上部およびゲート電極上に
選択的にシリサイド膜を形成する工程とを有する半導体
装置の製造方法。 - 【請求項２】前記シリサイド膜を形成する工程に続い
て、イオン注入法により、ソース・ドレイン領域および
ゲート電極領域に不純物を注入した後、熱処理すること
により活性化させる工程とを有する請求項１に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349603A JPH06204420A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349603A JPH06204420A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204420A true JPH06204420A (ja) | 1994-07-22 |
Family
ID=18404849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4349603A Pending JPH06204420A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693001B2 (en) | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
| US6878594B2 (en) * | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
-
1992
- 1992-12-28 JP JP4349603A patent/JPH06204420A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693001B2 (en) | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| US7214577B2 (en) | 1997-03-14 | 2007-05-08 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device |
| US7314830B2 (en) | 1997-03-14 | 2008-01-01 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device with 99.99 wt% cobalt |
| US7553766B2 (en) | 1997-03-14 | 2009-06-30 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device |
| US8034715B2 (en) | 1997-03-14 | 2011-10-11 | Renesas Electronics Corporation | Method of fabricating semiconductor integrated circuit device |
| US6878594B2 (en) * | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
| US7232720B2 (en) | 1997-07-16 | 2007-06-19 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US7422942B2 (en) | 1997-07-16 | 2008-09-09 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6103559A (en) | Method of making disposable channel masking for both source/drain and LDD implant and subsequent gate fabrication | |
| US5956584A (en) | Method of making self-aligned silicide CMOS transistors | |
| KR100310494B1 (ko) | 상전이를사용한반도체장치제조방법 | |
| JPH0774128A (ja) | 自己整合シリサイド工程 | |
| US5266156A (en) | Methods of forming a local interconnect and a high resistor polysilicon load by reacting cobalt with polysilicon | |
| JPH07142726A (ja) | 電界効果型トランジスタの製造方法 | |
| KR0183490B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2924763B2 (ja) | 半導体装置の製造方法 | |
| JPH05326552A (ja) | 半導体素子およびその製造方法 | |
| US6444532B2 (en) | Process for fabricating MOS semiconductor transistor | |
| US5115296A (en) | Preferential oxidization self-aligned contact technology | |
| US6737343B1 (en) | Method for manufacturing an integrated circuit structure with limited source salicidation | |
| JP3496723B2 (ja) | 半導体装置の製造方法 | |
| JP3376158B2 (ja) | 半導体装置の製造方法 | |
| US6764948B2 (en) | Method of manufacturing a semiconductor device and the semiconductor device manufactured by the method | |
| US6368960B1 (en) | Double sidewall raised silicided source/drain CMOS transistor | |
| JPH10335265A (ja) | 半導体装置の製造方法 | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06204420A (ja) | 半導体装置の製造方法 | |
| JPH1140679A (ja) | 半導体装置およびその製造方法 | |
| JPS62242367A (ja) | Ｍｏｓトランジスタのゲ−ト電極の側面マスク層の形成方法 | |
| JP3581253B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0897414A (ja) | 半導体装置 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |