JP3581253B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関するもので、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）回路などで用いられるサリサイド技術に関するものである。
【０００２】
【従来の技術】
周知のように、ＰチャネルＭＯＳおよびＮチャネルＭＯＳで構成されるＣＭＯＳ回路においては、ＭＯＳＦＥＴ（ＭＯＳ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）の微細化とともに、寄生抵抗の低減が不可欠である。
【０００３】
特に、ソース／ドレイン拡散層間に寄生的に存在する抵抗は、ＭＯＳＦＥＴの電流駆動力を低下させるため、できるだけ低抵抗化することが望ましい。その低抵抗化には、ソース／ドレイン拡散層上に自己整合的にシリサイド層を形成するサリサイド技術が有効であり、現在では、ゲート長が１μｍ未満のＭＯＳＦＥＴへの適用が既に始っている。
【０００４】
図２０は、ＭＯＳＦＥＴのソース／ドレイン拡散層間に寄生する抵抗を低抵抗化するための、サリサイド技術について概略的に示すものである。
このサリサイド技術とは、ＭＯＳＦＥＴのゲート電極の表面およびソース／ドレイン拡散層の表面に、それぞれ、シリサイド層を自己整合的に形成するものである（たとえば、Ｒ．Ｗ．Ｍａｎｎ ｅｔ ａｌ ＩＢＭ Ｊｏｕｒｎ ａｌ ｏｆ ｒｅｓｅａｒｃｈ ａｎｄ ｄｅｖｅｌｏｐｍｅｎｔ ｖｏｌ．３９ ＪＵＬＹ．１９９５）。
【０００５】
すなわち、シリコン基板１０１に対して、たとえば、ゲート酸化膜１０２上のゲート電極１０３、ソース／ドレイン拡散層１０４、サイドウォール１０５をそれぞれ形成して、ＭＯＳＦＥＴを形成した後、全面に、シリコンと反応するメタル１０６をスパッタ法などにより成膜する（図２０（ａ）参照）。
【０００６】
この後、熱処理を行って、シリコン層と上記メタル１０６とを反応させることにより、上記ゲート電極１０３の表面、および、上記サイドウォール１０５の形成位置を除く、上記ソース／ドレイン拡散層１０４の表面に、それぞれ、シリサイド層１０７を自己整合的に形成する（図２０（ｂ）参照）。
【０００７】
また、シリサイド層１０７を形成した後に、未反応のメタル１０６を薬液処理によって除去する。そして、熱処理により、シリサイド層１０７の相を低抵抗化させる（図２０（ｃ）参照）。
【０００８】
しかしながら、上記のようなシリサイデーションプロセスにおいては、シリサイド層１０７を形成させる際に、シリサイド層１０７が不均一（シリサイド層１０７とシリコン層との界面がラフ）になったり、メタル１０６がシリコン基板１０１中に拡散するという問題点があった。
【０００９】
このような問題点は、接合リーク電流の悪化を引き起こすことが知られており、特に、ゲート長の微細化にともなって、ソース／ドレイン拡散層１０４の深さが低減されるＭＯＳＦＥＴにおいては、より深刻なものとなる。
【００１０】
たとえば、ゲート長が０．２μｍ未満のＭＯＳＦＥＴでの適用が検討されているコバルトシリサイド（Ｃｏサリサイド）の場合、Ｃｏは拡散種であるため、シリサイド層１０７を形成させる際の熱処理、または、シリサイド層１０７の相を低抵抗化させるための熱処理でＣｏ原子の拡散が顕著となり、不均一なシリサイド層１０７が形成されることによる、接合リーク電流の増大が懸念されていた （たとえば、ＩＥＤＭ９５ ｐｐ．４４９ Ｇｏｔｏ ｅｔ ａｌ）。
【００１１】
これに対し、接合リーク電流の増大を解決する方法として、たとえば図２１に示すように、ゲート電極１０３上およびソース／ドレイン拡散層１０４上に選択エピタキシャル成長法によりシリコン層を形成し、このシリコン層とメタルとを反応させて、拡散層部分を持ち上げてなる積み上げ構造のシリサイド層２０１を形成することで、実効的なシリサイド／シリコン界面とソース／ドレイン拡散層１０４の深さとの関係を改善する方法が提案されている（たとえば、ＩＥＤＭ９４ ｐｐ．６８７ Ｍｏｇａｍｉ ｅｔ ａｌまたは１９９５ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ｐｐ．２３ Ａｂｉｋｏ ｅｔ ａｌ ）。
【００１２】
しかしながら、この積み上げ構造の場合においても、ゲート長の微細化とともに、ソース／ドレイン拡散層１０４の深さが浅くなると、メタルの拡散にともなう、接合リーク電流の増大を制御することが困難になる。
【００１３】
すなわち、選択エピタキシャル成長法の場合、たとえば図２２に示すように、ある成長条件下においては、ソース／ドレイン拡散層１０４とサイドウォール１０５との界面における、（３，１，１）面に対するシリコンの成長速度が極めて高い。
【００１４】
その結果、サイドウォール１０５との間に、シリコン層３０１のファセット面３０２が形成されることにより（同図（ａ）参照）、積み上げ構造のシリサイド層２０１の一部が、ソース／ドレイン拡散層１０４内に食い込むようにして形成されることになる（同図（ｂ）参照）。
【００１５】
したがって、たとえ、積み上げ構造のシリサイド層２０１を形成するようにした場合においても、シリサイド層２０１が食い込んだ部分では、ソース／ドレイン拡散層１０４の深さを稼ぐことができなくなるため、メタルの拡散にともなう、接合リーク電流の増大を制御することが困難になる。
【００１６】
【発明が解決しようとする課題】
上記したように、従来においては、ゲート長の微細化にともなって、拡散層の深さが低減されるＭＯＳＦＥＴでの、不均一なシリサイド層が形成されることによる、接合リーク電流の増大を解決することが可能な構造として、拡散層上にあらかじめ積み上げたシリコン層をシリサイド化するようにしてなる積み上げ構造が提案されてはいるものの、この積み上げ構造によっても、メタルの拡散にともなう、接合リーク電流の増大を制御することは困難であるという問題があった。
【００１７】
そこで、この発明は、拡散層とこの拡散層上の良導体層との界面の平坦性を向上でき、良導体層からの金属拡散にともなう、接合リーク電流の増大を制御することが可能な半導体装置およびその製造方法を提供することを目的としている。
【００１８】
【課題を解決するための手段】
本願発明の一態様によれば、第一導電型の半導体層と、この半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極の形成位置を除く、前記半導体層の表面領域に設けられた第二導電型の拡散層と、この拡散層上に自己整合的に形成され、その拡散層との界面における酸素濃度もしくは窒素濃度が他の部分よりも高くなるように形成されたシリコン系積み上げ層と、この積み上げ層上に形成された金属膜とを反応させてなり、かつ、前記半導体層および前記ゲート絶縁膜の界面と略同一の高さを有する良導体層とを具備したことを特徴とする半導体装置が提供される。
【００１９】
また、本願発明の一態様によれば、第一導電型の半導体層の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の形成位置を除く、前記半導体層の表面領域に第二導電型の拡散層を形成する工程と、前記ゲート電極の側壁部分に側壁絶縁膜を形成する工程と、前記側壁絶縁膜の形成位置を除く、前記拡散層の表面上に、その拡散層との界面における酸素濃度もしくは窒素濃度が制御されたシリコン系積み上げ層を形成する工程と、少なくとも、前記シリコン系積み上げ層上に金属膜を形成する工程と、前記シリコン系積み上げ層および前記金属膜を反応させて、前記拡散層上に、その拡散層との界面が、前記半導体層および前記ゲート絶縁膜の界面と略同一の高さを有してなる良導体層を形成する工程とを備えてなることを特徴とする半導体装置の製造方法が提供される。
【００２０】
上記の構成によれば、積み上げ構造の良導体層の一部が拡散層内に食い込むのを抑制できるようになる。これにより、拡散層間の寄生抵抗を低減する目的で設けられる良導体層を、より浅い拡散層上へ形成することが可能となるものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の第一の形態にかかるＣＭＯＳ回路の概略構成を示すものである。
【００２２】
このＣＭＯＳ回路は、たとえば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ ）法により形成された、抵抗率が１〜５Ω・ｃｍのＰ型シリコン基板１１上に、ＰチャネルＭＯＳＦＥＴ１２およびＮチャネルＭＯＳＦＥＴ１３がそれぞれ設けられてなる構成とされている。
【００２３】
上記ＰチャネルＭＯＳＦＥＴ１２および上記ＮチャネルＭＯＳＦＥＴ１３の形成位置を除く、上記Ｐ型シリコン基板１１の表面部には、それぞれ、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１４が形成されている。この素子分離領域１４は、各トレンチ溝１４ａ内に、ラウンド酸化膜１４ｂをそれぞれに介して、埋め込み酸化膜１４ｃが埋め込まれてなる構成とされている。
【００２４】
この素子分離領域１４によって囲まれた、上記ＰチャネルＭＯＳＦＥＴ１２に対応する素子領域（ＰチャネルＭＯＳ領域）１２ａ内には、第一導電型の半導体層としての、Ｎ型ウェル領域１２ｂが形成されている。
【００２５】
このＮ型ウェル領域１２ｂの表面上には、ゲート絶縁膜１２ｃを介して、０．０２〜０．２５μｍのゲート長を有する、ポリシリコンまたはアモルファスシリコンからなるゲート電極１２ｄが設けられている。また、上記ゲート電極１２ｄの側壁部分には、上記ゲート絶縁膜１２ｃ上を含んで、サイドウォールとなる側壁絶縁膜１２ｅが設けられている。
【００２６】
そして、上記ゲート電極１２ｄの形成位置を除く、上記Ｎ型ウェル領域１２ｂの表面部には、Ｐ− 型のソース／ドレイン拡散層１２ｆが設けられている。さらに、上記側壁絶縁膜１２ｅの形成位置を除く、上記Ｎ型ウェル領域１２ｂの表面部には、Ｐ型のソース／ドレイン拡散層（第二導電型の拡散層）１２ｇが設けられている。
【００２７】
また、上記ゲート電極１２ｄ上には、たとえば、選択シリコン成長層（シリコン系積み上げ層）とコバルト膜（金属膜）との合金をシリサイド化してなるシリコン化合物層（Ｃｏシリサイド膜）１２ｈが、自己整合的に設けられている。
【００２８】
さらに、上記ソース／ドレイン拡散層１２ｇ上には、たとえば、選択シリコン成長層とコバルト膜との合金をシリサイド化してなる、積み上げ構造のシリコン化合物層（良導体層）１２ｉが、自己整合的に設けられている。このシリコン化合物層１２ｉは、上記ソース／ドレイン拡散層１２ｇとの界面が、略平坦に、かつ、上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜１２ｃの界面と略同一の高さとなるようにして設けられている。
【００２９】
そして、全面を覆うようにして層間絶縁膜１５が設けられ、この層間絶縁膜１５上に、ゲート電極コンタクト１２ｊを介して上記シリコン化合物層１２ｈにつながる配線１２ｋが、また、拡散層コンタクト１２ｍを介して上記シリコン化合物層１２ｉにつながる配線１２ｎが、それぞれ形成されて、上記ＰチャネルＭＯＳＦＥＴ１２が構成されている。
【００３０】
一方、上記素子分離領域１４によって囲まれた、上記ＮチャネルＭＯＳＦＥＴ１３に対応する素子領域（ＮチャネルＭＯＳ領域）１３ａ内には、第一導電型の半導体層としての、Ｐ型ウェル領域１３ｂが形成されている。
【００３１】
このＰ型ウェル領域１３ｂの表面上には、ゲート絶縁膜１３ｃを介して、０．０２〜０．２５μｍのゲート長を有する、ポリシリコンまたはアモルファスシリコンからなるゲート電極１３ｄが設けられている。また、上記ゲート電極１３ｄの側壁部分には、上記ゲート絶縁膜１３ｃ上を含んで、サイドウォールとなる側壁絶縁膜１３ｅが設けられている。
【００３２】
そして、上記ゲート電極１３ｄの形成位置を除く、上記Ｐ型ウェル領域１３ｂの表面部には、Ｎ− 型のソース／ドレイン拡散層１３ｆが設けられている。さらに、上記側壁絶縁膜１３ｅの形成位置を除く、上記Ｐ型ウェル領域１３ｂの表面部には、Ｎ型のソース／ドレイン拡散層（第二導電型の拡散層）１３ｇが設けられている。
【００３３】
また、上記ゲート電極１３ｄ上には、たとえば、選択シリコン成長層（シリコン系積み上げ層）とコバルト膜（金属膜）との合金をシリサイド化してなるシリコン化合物層１３ｈが、自己整合的に設けられている。
【００３４】
さらに、上記ソース／ドレイン拡散層１３ｇ上には、たとえば、選択シリコン成長層とコバルト膜との合金をシリサイド化してなる、積み上げ構造のシリコン化合物層（良導体層）１３ｉが、自己整合的に設けられている。このシリコン化合物層１３ｉは、上記ソース／ドレイン拡散層１３ｇとの界面が、略平坦に、かつ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜１３ｃの界面と略同一の高さとなるようにして設けられている。
【００３５】
そして、上記層間絶縁膜１５上に、ゲート電極コンタクト１３ｊを介して上記シリコン化合物層１３ｈにつながる配線１３ｋが、また、拡散層コンタクト１３ｍを介して上記シリコン化合物層１３ｉにつながる配線１３ｎが、それぞれ形成されて、上記ＮチャネルＭＯＳＦＥＴ１３が構成されている。
【００３６】
このような構成によれば、シリコン化合物層１２ｉ，１３ｉを形成するための、選択シリコン成長層を形成する際に、たとえ、側壁絶縁膜１２ｅ，１３ｅとの間に、選択シリコン成長層のファセット面が形成されたとしても、上記シリコン化合物層１２ｉ，１３ｉの一部が、ソース／ドレイン拡散層１２ｇ，１３ｇ内に食い込むのを抑制できるようになる。
【００３７】
この結果、上記シリコン化合物層１２ｉ，１３ｉの直下における、上記ソース／ドレイン拡散層１２ｇ，１３ｇの深さを十分に稼ぐことが可能となるため、ゲート長の微細化にともなって、上記ソース／ドレイン拡散層１２ｇ，１３ｇの深さを浅くするように構成してなるＭＯＳＦＥＴ１２，１３であっても、拡散種であるコバルト原子の拡散にともなう、接合リーク電流の増大を容易に制御できるようになるものである。
【００３８】
次に、図２ないし図１４を参照して、上記した構成のＣＭＯＳ回路の製造方法について説明する。
たとえば、ＣＺ法により形成された、抵抗率が１〜５Ω・ｃｍのＰ型シリコン基板１１上に、熱酸化法により、２０〜２００オングストローム程度の厚さの熱酸化（ＳｉＯ２ ）膜２１を形成した後、さらに、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によって、１０００オングストローム程度の厚さのシリコン窒化（ＳｉＮ）膜２２を形成する。
【００３９】
また、上記ＳｉＮ膜２２上に、フォトリソグラフィー法により、上記ＰチャネルＭＯＳ領域１２ａおよび上記ＮチャネルＭＯＳ領域１３ａにそれぞれ対応してレジスト膜２３が設けられた、所望のレジストパターンを形成する（以上、図２参照）。
【００４０】
次いで、上記レジストパターンをマスクとし、反応性イオンエッチング（ＲＩＥ）法により、上記ＳｉＮ膜２２および上記ＳｉＯ２ 膜２１をエッチングして、上記素子分離領域１４の形成位置に対応する、上記Ｐ型シリコン基板１１の表面を露出させる。
【００４１】
また、上記レジストパターンを除去した後、上記ＳｉＮ膜２２をマスクとし、ＲＩＥ法により、上記素子分離領域１４の形成位置に、約３０００オングストロームの深さのトレンチ溝１４ａを形成する（以上、図３参照）。上記トレンチ溝１４ａの深さとしては、たとえば、デザインルールの１倍から２倍程度の深さに設定するのが望ましい。
【００４２】
次いで、１０００℃程度の酸素雰囲気中にて酸化させ、上記シリコン溝１４ａの内壁部に、それぞれ、約５０〜１５０オングストローム厚のラウンド酸化膜１４ｂを形成する（図４参照）。なお、ここでの熱酸化法によるラウンド酸化膜１４ｂの形成は、必ずしも必要としない。
【００４３】
次いで、上記トレンチ溝１４ａ内を完全に埋め込むために、たとえば、ＬＰＣＶＤ法またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ）法により、全面に厚くシリコン酸化膜１４ｃ´を形成する。そして、上記ＳｉＮ膜２２をストッパに、上記シリコン酸化膜１４ｃ´の表面を化学的機械研磨（ＣＭＰ）法により研磨して、その表面を平坦化する（図５参照）。
【００４４】
次いで、上記ＰチャネルＭＯＳ領域１２ａ上および上記ＮチャネルＭＯＳ領域１３ａ上をそれぞれ覆う、上記ＳｉＮ膜２２を、たとえば、ホット燐酸を用いて除去する。
【００４５】
また、上記ＰチャネルＭＯＳ領域１２ａ上および上記ＮチャネルＭＯＳ領域１３ａ上にそれぞれ残る、上記ＳｉＯ２ 膜２１を、たとえば、ＮＨ４ Ｆ溶液を用いて除去し、上記ＰチャネルＭＯＳ領域１２ａおよび上記ＮチャネルＭＯＳ領域１３ａに対応する、上記Ｐ型シリコン基板１１の表面を露出させる。
【００４６】
さらに、上記ＳｉＯ２ 膜２１を除去すると同時に、上記シリコン酸化膜１４ｃ´および上記ラウンド酸化膜１４ｂの一部を除去して、上記トレンチ溝１４ａ内に、上記ラウンド酸化膜１４ｂを介して、上記シリコン酸化膜１４ｃ´からなる埋め込み酸化膜１４ｃが埋め込まれてなる、ＳＴＩ構造の素子分離領域１４を形成する。
【００４７】
そして、少なくとも上記Ｐ型シリコン基板１１の表面に、熱酸化法により、１００オングストローム程度の厚さのダミー酸化膜２４を形成した後、上記ＰチャネルＭＯＳ領域１２ａに対応させてＮ型ウェル領域１２ｂを、また、上記ＮチャネルＭＯＳ領域１３ａに対応させてＰ型ウェル領域１３ｂを、それぞれイオン注入法により形成する（以上、図６参照）。
【００４８】
上記Ｎ型ウェル領域１２ｂとしては、たとえば、リンからなるＮ型不純物を、加速電圧を３００〜５００ＫｅＶ程度、ドーズ量を５×１０１２〜２×１０１３ｃｍ−２程度とする条件により、イオン注入することで形成される。
【００４９】
上記Ｐ型ウェル領域１３ｂとしては、たとえば、ホウ素やヒ素などのＰ型不純物を、加速電圧を２５０〜３５０ＫｅＶ程度、ドーズ量を５×１０１２〜２×１０１３ｃｍ−２程度とする条件により、イオン注入することで形成される。
【００５０】
次いで、上記ダミー酸化膜２４を希ＨＦ溶液により除去した後、全面に、ゲート絶縁膜１２ｃ，１３ｃとなるシリコン酸化膜２５を、１０〜４０オングストローム程度の厚さで形成する。
【００５１】
このシリコン酸化膜２５は、たとえば、縦型の拡散炉を用いて、７５０℃程度の温度により、酸素雰囲気中でアニールすることによって、または、高速昇高温炉（ＲＴＯ装置）を用いて、１０００℃程度の温度により、酸素雰囲気中でアニールすることによって、形成できる。また、シリコン酸化膜２５に限らず、上記ゲート絶縁膜１２ｃ，１３ｃとしては、窒化膜や高誘電体膜などを用いることも可能である。
【００５２】
この後、上記シリコン酸化膜２５上に、上記ゲート電極１２ｄ，１３ｄとなるシリコン膜（ポリシリコン膜またはアモルファスシリコン膜）２６を、たとえば、ＬＰＣＶＤ法によって、約５００〜３０００オングストロームの厚さで形成する。
【００５３】
さらに、上記ゲート電極１２ｄ，１３ｄを形成するためのレジスト膜２７を、フォトリソグラフィー法や電子ビーム露光法により描画して、所望のレジストパターンを形成する（以上、図７参照）。
【００５４】
次いで、上記レジストパターンをマスクに、ハロゲン化物をエッチングガスとするＲＩＥを行って、上記シリコン膜２６をエッチングし、ゲート長が０．０２〜０．２５μｍ程度のゲート電極パターン２６´をそれぞれ形成する（図８参照）。
【００５５】
なお、必要に応じて、上記シリコン酸化膜２５の耐圧を改善するために、たとえば、上記Ｐ型シリコン基板１１の表面、および、上記ゲート電極パターン２６´の表面を、約１０〜５０オングストロームの厚さで酸化させるようにしても良い。
【００５６】
この後、上記ＰチャネルＭＯＳ領域１２ａに対応する、上記Ｐ型シリコン基板１１の表面部にホウ素などのＰ型不純物をイオン注入法により導入し、その不純物を活性化させて、Ｐ− 型のソース／ドレイン拡散層１２ｆを形成する。この場合のイオン注入の条件としては、たとえば、典型的な加速電圧を１〜１５ＫｅＶ程度、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２程度とすることで、形成できる。
【００５７】
また、上記ＮチャネルＭＯＳ領域１３ａに対応する、上記Ｐ型シリコン基板１１の表面部にヒ素などのＮ型不純物をイオン注入法により導入し、その不純物を活性化させて、Ｎ− 型のソース／ドレイン拡散層１３ｆを形成する。この場合のイオン注入の条件としては、たとえば、典型的な加速電圧を１〜１５ＫｅＶ程度、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２程度とすることで、形成できる。
【００５８】
さらに、ＬＰＣＶＤ法またはプラズマＣＶＤ法によって全面にシリコン酸化膜あるいはシリコン窒化膜を堆積させた後、それをＲＩＥ法によりエッチングすることで、上記ゲート電極パターン２６´の側壁部分にのみ、それぞれ、側壁絶縁膜１２ｅ，１３ｅを形成する（以上、図９参照）。
【００５９】
次いで、上記ＰチャネルＭＯＳ領域１２ａに対応する、上記Ｐ型シリコン基板１１の表面部および上記ゲート電極パターン２６´に、ホウ素などのＰ型不純物をイオン注入法により導入する。この場合のイオン注入の条件としては、たとえば、典型的な加速電圧を３〜１０ＫｅＶ程度、ドーズ量を１×１０１５〜７×１０１５ｃｍ−２程度とするのが望ましい。
【００６０】
また、上記ＮチャネルＭＯＳ領域１３ａに対応する、上記Ｐ型シリコン基板１１の表面部および上記ゲート電極パターン２６´に、ヒ素などのＮ型不純物をイオン注入法により導入する。この場合のイオン注入の条件としては、たとえば、典型的な加速電圧を１０〜５０ＫｅＶ程度、ドーズ量を１×１０１５〜７×１０１５ｃｍ−２程度とするのが望ましい。
【００６１】
そして、不純物の活性化のために、たとえば、高速昇高温法（ＲＴＡ法）により、約１０００℃の温度で、１０秒程度の時間、熱処理を行って、ソース／ドレイン拡散層１２ｇ，１３ｇを形成すると同時に、空乏化が抑制されたゲート電極１２ｄ，１３ｄを形成する（以上、図１０参照）。
【００６２】
次いで、上記シリコン酸化膜２５を選択的に除去し、上記側壁絶縁膜１２ｅ，１３ｅの形成位置を含む、上記ゲート電極１２ｄ，１３ｄの直下にのみ、上記シリコン酸化膜２５を残存させることによって、ゲート絶縁膜１２ｃ，１３ｃを形成する。
【００６３】
この後、ＳｉＨ２ Ｃｌ２ とＨ２ とＨＣｌとを反応ガスとして用いて、選択エピタキシャル成長法により、たとえば、３００オングストローム程度の膜厚の選択シリコン成長層（シリコン系積み上げ層）２８を、上記ゲート電極１２ｄ，１３ｄ上および上記ソース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ形成する（以上、図１１参照）。
【００６４】
上記選択シリコン成長層２８は、たとえば、選択エピタキシャル成長を始める前の、水素によるベーク時間を変えることにより、シリコン界面における酸素濃度を制御することが可能である。
【００６５】
すなわち、シリコン界面における酸素濃度を制御することによって、上記選択シリコン成長層２８とシリコン界面との間に、不純物の拡散を抑制するための、高酸素濃度層２８ａを疑似的に形成するようになっている。
【００６６】
ここで、上記選択シリコン成長層２８の酸素濃度プロファイルについて説明する。
図１２は、上記した選択シリコン成長層２８の、ある断面（たとえば、図１１の矢印Ａ）に対する酸素濃度プロファイルを、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ ）によって分析した際の結果を示すものである。
【００６７】
たとえば、選択エピタキシャル成長が容易に可能な範囲として、シリコン界面での酸素濃度の面密度を１×１０１３〜２×１０１５ｃｍ−２とした場合の、上記選択シリコン成長層２８のシリコン界面（高酸素濃度層２８ａ）における酸素濃度は約４×１０１４ｃｍ−２であった。
【００６８】
シリコン界面での酸素濃度は、たとえば下記の表１に示すように、水素によるベーク時間を変えることによって、上記選択シリコン成長層２８中における酸素濃度を、任意に変化させることが可能である。
【００６９】
【表１】
【００７０】
このように、上記選択シリコン成長層２８を形成する際に、シリコン界面との間に高酸素濃度層２８ａを形成するようにした場合、その高酸素濃度層２８ａによって、不純物の拡散を抑制できるようになる。
【００７１】
すなわち、選択シリコン成長層２８のシリコン界面における酸素濃度が高くなるように制御することで、その高酸素濃度層２８ａをシリサイデーションストップ層として機能させることが可能となる結果、シリコン界面でのシリサイデーション反応を著しく低下させることが可能となる。
【００７２】
これにより、後の選択シリコン成長層２８とコバルト膜との合金をシリサイド化してなるシリコン化合物層１２ｉの形成（シリサイデーションプロセス）において、上記Ｐ型ソース／ドレイン拡散層１２ｇとの界面を、略平坦に、かつ、上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜１２ｃの界面と略同一の高さにより形成することが可能となる。
【００７３】
同様に、後のシリコン化合物層１３ｉの形成において、上記Ｎ型ソース／ドレイン拡散層１３ｇとの界面を、略平坦に、かつ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜１３ｃの界面と略同一の高さにより形成することが可能となる。
【００７４】
次いで、希ＨＦ溶液を用いた前処理（界面処理）を行って、上記選択シリコン成長層２８の表面の自然酸化膜を除去した後、スパッタ法により、全面に１５０オングストローム程度の厚さのコバルト膜（金属膜）２９を形成する（図１３参照）。
【００７５】
そして、シリサイデーションプロセスとして、たとえば、５００℃程度の温度により、窒素雰囲気中で、６０秒程度、熱処理を行って、上記選択シリコン成長層２８と上記コバルト膜２９との反応を促進させる。
【００７６】
その際、シリサイデーション反応は、それぞれ、シリコン界面の高酸素濃度層２８ａにより抑制されて、シリコン界面で停止される。
この結果、上記ゲート電極１２ｄ，１３ｄ上においては、シリコン界面である、上記ゲート電極１２ｄ，１３ｄとの界面が略平坦な、シリコン化合物層１２ｈ，１３ｈがそれぞれ自己整合的に形成される。
【００７７】
また、上記Ｐ型ソース／ドレイン拡散層１２ｇ上においては、シリコン界面である、上記Ｐ型ソース／ドレイン拡散層１２ｇとの界面が略平坦で、かつ、上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜１２ｃの界面と略同一の高さを有して、積み上げ構造のシリコン化合物層１２ｉが自己整合的に形成される。
【００７８】
同様に、上記Ｎ型ソース／ドレイン拡散層１３ｇ上においては、シリコン界面である、上記Ｎ型ソース／ドレイン拡散層１３ｇとの界面が略平坦で、かつ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜１３ｃの界面と略同一の高さを有して、積み上げ構造のシリコン化合物層１３ｉが自己整合的に形成される。
【００７９】
次いで、過酸化水素水と硫酸との混合溶液により、未反応のコバルト膜２９を剥離した後、たとえば、６００℃の温度により、６０秒程度のアニールを行って、上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，１３ｉをそれぞれ低抵抗化する（図１４参照）。
【００８０】
このようにして、上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，１３ｉを形成した後においては、周知の方法によって配線層の形成を行って、ＣＭＯＳＦＥＴ構造を実現する。
【００８１】
すなわち、全面に層間絶縁膜１５を堆積させて、その表面をＣＭＰ法により平坦化する。そして、上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，１３ｉにそれぞれ達する深さのコンタクト孔を開孔する。
【００８２】
また、各コンタクト孔内にタングステンなどの導電性材料を埋め込んで、上記シリコン化合物層１２ｈ，１３ｈにつながるゲート電極コンタクト１２ｊ，１３ｊ、および、上記シリコン化合物層１２ｉ，１３ｉにつながる拡散層コンタクト１２ｍ，１３ｍを、それぞれ形成する。
【００８３】
最後に、上記ゲート電極コンタクト１２ｊおよび上記拡散層コンタクト１２ｍにつながる配線１２ｋ，１２ｎ、並びに、上記ゲート電極コンタクト１３ｊおよび上記拡散層コンタクト１３ｍにつながる配線１３ｋ，１３ｎのパターニングをそれぞれ行うことにより、図１に示した、ＰチャネルＭＯＳＦＥＴ１２とＮチャネルＭＯＳＦＥＴ１３とを混載してなるＣＭＯＳ回路が完成する。
【００８４】
上記のようにして得られたＣＭＯＳ回路においては、シリコン化合物層の一部がソース／ドレイン拡散層内に食い込むのを抑制できるようにしている。
すなわち、ソース／ドレイン拡散層の表面上に選択シリコン成長層を形成する際に、酸素濃度を制御することによって、その拡散層との界面に高酸素濃度層を形成するようにしている。これにより、拡散層との界面において、シリサイデーション反応を停止させることが可能となるため、シリサイデーション反応が終了した段階での、シリコン化合物層の界面における平坦性を向上できるようになる。したがって、不均一なシリコン化合物層が形成されるのを防止できるため、拡散層間の寄生抵抗を低減する目的で設けられるシリコン化合物層を、より浅い拡散層上へ形成することが可能となるものである。
【００８５】
しかも、側壁絶縁膜との間に、選択シリコン成長層のファセット面が形成されるような場合においても、シリコン化合物層の拡散層内への食い込みを抑制できるようになる結果、コバルト原子の拡散にともなう、接合リーク電流の増大をも制御できるようになるものである。
【００８６】
なお、上記した本発明の実施の第一の形態においては、シリコン化合物層として、コバルトを用いたＣｏシリサイド膜を形成するようにした場合を例に説明したが、これに限らず、たとえばチタンを用いたＴｉシリサイド膜を形成することも可能である。
【００８７】
図１５は、本発明の実施の第二の形態にかかるＣＭＯＳ回路として、Ｔｉシリサイド膜からなるシリコン化合物層を形成するようにした場合の例を示すものである。
【００８８】
すなわち、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、たとえば図２〜図１１に示した、選択エピタキシャル成長法による選択シリコン成長層（シリコン系積み上げ層）２８を形成するまでの工程を経た状態において、界面処理を行った後に、スパッタ法により、全面に２００オングストローム程度の厚さのチタン膜３１を形成する（図１５参照）。
【００８９】
そして、シリサイデーションプロセスとして、たとえば、上記選択シリコン成長層２８と上記チタン膜３１とを７００℃程度の温度で反応させて、シリサイド化する。
【００９０】
この場合も、上記選択シリコン成長層２８のシリコン界面においては、選択シリコン成長層２８の形成に際して、シリコン界面における酸素濃度を制御することにより、疑似的な高酸素濃度層２８ａが形成されるようになっている。このため、Ｔｉシリサイド膜からなるシリコン化合物層を形成する場合においても、シリコン界面での平坦性を向上させることが可能である。
【００９１】
なお、上記シリコン化合物層は、未反応のチタン膜３１を硫酸と過酸化水素水との混合溶液により除去した後、ＲＴＡ法により、Ｃ４９相からＣ５４相へ相転移させることで、より低抵抗化できる。
【００９２】
こうして、上記シリコン化合物層を形成した後においては、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方法によって配線層の形成を行うことで、図１に示したような構造のＣＭＯＳ回路が実現される。
【００９３】
また、上記した第一，第二の形態においては、いずれも、選択シリコン成長層のシリコン界面との間に疑似的に高酸素濃度層を形成するようにした場合について説明したが、たとえば、高窒素濃度層を形成することによっても、ほぼ同様な効果が期待できる。
【００９４】
図１６は、本発明の実施の第三の形態にかかるＣＭＯＳ回路として、シリサイデーション反応を抑制するために、選択シリコン成長層２８のシリコン界面との間に、高窒素濃度層２８ｂを疑似的に形成するようにした場合を例に示すものである。
【００９５】
なお、図１７は、選択エピタキシャル成長が容易に可能な範囲として、シリコン界面での窒素濃度の面密度を１×１０１３〜２×１０１５ｃｍ−２とした場合の、上記選択シリコン成長層２８の、ある断面（たとえば、図１６（ａ）の矢印Ｂ）に対する窒素濃度プロファイルを、ＳＩＭＳ分析した際の結果を示すものである。
【００９６】
すなわち、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、たとえば図２〜図１０に示した、Ｐ型ソース／ドレイン拡散層１２ｇおよびＮ型ソース／ドレイン拡散層１３ｇを形成するまでの工程を経た状態において、ゲート絶縁膜１２ｃ，１３ｃの形成を行った後に、シリコン界面に対して、１０〜４０ＫｅＶ程度の加速電圧で、かつ、２×１０１４ｃｍ−２程度のドーズ量により、窒素をイオン注入する。
【００９７】
そして、９００℃程度の温度により、３０秒程度の時間、アニールした後、上記と同様の方法により、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ選択シリコン成長層２８を形成する（図１６（ａ）参照）。
【００９８】
また、界面処理を行った後に、たとえば、スパッタ法により、５０〜２００オングストローム程度の厚さのコバルト膜と２００オングストローム程度の厚さのチタンナイトライド（ＴｉＮ）膜とからなる金属積層膜（金属膜）３２を、全面に形成する（図１６（ｂ）参照）。
【００９９】
そして、ＲＴＡ処理により、４５０〜５５０℃程度の温度で、１分程度の時間、アニールすることで、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ、Ｃｏモノシリサイド膜からなるシリコン化合物層が形成される。
【０１００】
この場合、上記したシリコン界面への窒素のイオン注入とその後のアニール （ＲＴＡ）処理とによって、選択シリコン成長層２８のシリコン界面との間に疑似的に高窒素濃度層２８ｂが形成され、この高窒素濃度層２８ｂがシリサイデーションストップ層として機能することにより、シリコン界面でのシリサイデーション反応が抑制されることが確認できた。
【０１０１】
したがって、シリサイデーション反応の抑制のために窒素を用いるようにした場合においても、Ｃｏモノシリサイド膜からなるシリコン化合物層の、シリコン界面での平坦性を向上させることが可能となる。
【０１０２】
なお、上記シリコン化合物層は、未反応の金属積層膜３２を硫酸と過酸化水素水との混合溶液により除去した後に、ＲＴＡ法により、６００〜６５０℃程度の温度で、１分程度の時間、再アニールして、ＣｏＳｉ２ へと相転移させることで、より低抵抗化できる。
【０１０３】
こうして、上記シリコン化合物層を形成した後においては、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方法によって配線層の形成を行うことで、図１に示したような構造のＣＭＯＳ回路が実現される。
【０１０４】
また、上記した第三の形態においては、シリサイデーション反応の抑制のために窒素を用いるようにした場合に、Ｃｏモノシリサイド膜からなるシリコン化合物層を形成するようにしたが、たとえば、チタンを用いたＴｉシリサイド膜からなるシリコン化合物層を形成することも可能である。
【０１０５】
図１８は、本発明の実施の第四の形態にかかるＣＭＯＳ回路として、シリサイデーション反応の抑制のために窒素を用いるようにした場合において、Ｔｉシリサイド膜からなるシリコン化合物層を形成するようにした場合の例を示すものである。
【０１０６】
すなわち、上記した第三の形態にかかるＣＭＯＳ回路の場合と同様に、たとえば、シリコン界面への窒素のイオン注入とその後のアニール処理とによって、選択シリコン成長層２８のシリコン界面との間に疑似的に高窒素濃度層２８ｂを形成した状態（同図（ａ）参照）において、界面処理を行った後に、スパッタ法により、全面に１００〜４００オングストローム程度の厚さのチタン膜３１を形成する（同図（ｂ）参照）。
【０１０７】
そして、シリサイデーションプロセスとして、たとえば、上記選択シリコン成長層２８と上記チタン膜３１とを７００℃程度の温度で、１分程度の時間、反応させて、シリサイド化する。
【０１０８】
この場合も、上記選択シリコン成長層２８のシリコン界面との間においては、疑似的な高窒素濃度層２８ｂが形成されるようになっている。そのため、この高窒素濃度層２８ｂによってシリサイデーション反応を抑制できるようになる結果、Ｔｉシリサイド膜からなるシリコン化合物層の、シリコン界面での平坦性を向上させることが可能である。
【０１０９】
なお、上記シリコン化合物層は、未反応のチタン膜３１を硫酸と過酸化水素水との混合溶液により除去した後に、たとえば、ＲＴＡ法により、７５０℃程度の温度により、１分程度の時間、アニールすることで、より低抵抗化できる。
【０１１０】
こうして、上記シリコン化合物層を形成した後においては、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方法によって配線層の形成を行うことで、図１に示したような構造のＣＭＯＳ回路が実現される。
【０１１１】
なお、上記した第一〜第四の形態においては、いずれも、ソース／ドレイン拡散層１２ｇ，１３ｇの形成は、選択シリコン成長層２８を形成する前に行うようにしたが、これに限らず、選択シリコン成長層２８を形成した後に行うようにしても良い。
【０１１２】
また、上記した第一〜第四の形態においては、いずれも、高酸素濃度層または高窒素濃度層を形成することによって、シリコン界面でのシリサイデーション反応を抑制するようにした場合について説明したが、たとえば、選択シリコン成長層よりもシリコン化合物層の成膜（シリサイデーション反応）の速度が速いシリコン系積み上げ層を形成することによっても、シリコン化合物層のシリコン界面における平坦性を向上できる。
【０１１３】
図１９は、本発明の実施の第五の形態にかかるＣＭＯＳ回路として、シリサイデーション反応の速度がシリコンよりも速い、シリコン・ゲルマニウムを利用するようにした場合を例に示すものである。
【０１１４】
すなわち、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、たとえば図２〜図１０に示した、Ｐ型ソース／ドレイン拡散層１２ｇおよびＮ型ソース／ドレイン拡散層１３ｇを形成するまでの工程を経た状態において、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ、ＬＰＣＶＤ装置を用いて、シリコン系積み上げ層としてのシリコン・ゲルマニウム（ＳｉＧｅ）層３３を、３００オングストローム程度の膜厚で形成する（図１９（ａ）参照）。
【０１１５】
上記ＳｉＧｅ層３３としては、たとえば、Ｓｉの組成比（Ｓｉ／Ｓｉ＋Ｇｅ）が、０．２よりも小さくなるように形成する。
また、界面処理を行った後に、スパッタ法により、全面に１２０オングストローム程度の厚さのコバルト膜（金属膜）２９を形成する（図１９（ｂ）参照）。
【０１１６】
そして、上記ＳｉＧｅ層３３と上記コバルト膜２９とを、４００〜５５０℃程度の温度で、６０秒程度の時間、アニールして、シリコン・ゲルマニウムとコバルトとの合金膜を形成する。
【０１１７】
この場合、上記ＳｉＧｅ層３３は、シリコンに比して、上記合金膜の成膜の速度が速いため、シリサイデーションファースト層として機能することにより、シリコン界面における上記合金膜の形成が抑制される。この結果、シリコン・ゲルマニウムとコバルトとの合金膜からなるシリコン化合物層の、シリコン界面での平坦性を向上させることが可能である。
【０１１８】
こうして、上記シリコン化合物層を形成した後においては、未反応のコバルト膜２９を硫酸と過酸化水素水との混合溶液により除去した後、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方法によって配線層の形成を行うことで、図１に示したような構造のＣＭＯＳ回路が実現される。
【０１１９】
なお、上記したいずれの形態においても、Ｐ型シリコン基板を用いる場合に限らず、Ｎ型シリコン基板を用いることも可能である。
同様に、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを混載してなるＣＭＯＳ回路に限らず、Ｐチャネル型またはＮチャネル型の単一構造のＭＯＳトランジスタにも同様に適用できる。
【０１２０】
同様に、ＳＴＩ構造の素子分離領域を有して形成される場合のものに限らず、たとえば、選択後酸化法による、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造の素子分離領域が形成される場合のものにも適用可能である。
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１２１】
【発明の効果】
以上、詳述したようにこの発明によれば、拡散層とこの拡散層上の良導体層との界面の平坦性を向上でき、良導体層からの金属拡散にともなう、接合リーク電流の増大を制御することが可能な半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、ＣＭＯＳ回路の要部の構成を概略的に示す断面図。
【図２】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図３】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図４】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図５】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図６】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図７】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図８】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図９】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１０】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１１】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１２】同じく、かかるＣＭＯＳ回路の製造方法を説明するために、選択シリコン成長層の酸素濃度プロファイルを示す概略図。
【図１３】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１４】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１５】この発明の実施の第二の形態にかかる、ＣＭＯＳ回路の製造方法を説明するために示す概略断面図。
【図１６】この発明の実施の第三の形態にかかる、ＣＭＯＳ回路の製造方法を説明するために示す概略断面図。
【図１７】同じく、かかるＣＭＯＳ回路の製造方法を説明するために、選択シリコン成長層の窒素濃度プロファイルを示す概略図。
【図１８】この発明の実施の第四の形態にかかる、ＣＭＯＳ回路の製造方法を説明するために示す概略断面図。
【図１９】この発明の実施の第五の形態にかかる、ＣＭＯＳ回路の製造方法を説明するために示す概略断面図。
【図２０】従来技術とその問題点を説明するために、サリサイド技術について概略的に示すＭＯＳＦＥＴの断面図。
【図２１】同じく、従来の積み上げ構造のシリサイド層を有してなるＭＯＳＦＥＴの概略構成を示す断面図。
【図２２】同じく、ソース／ドレイン拡散層内へのシリサイド層の食い込みを説明するために示すＭＯＳＦＥＴの概略断面図。
【符号の説明】
１１…Ｐ型シリコン基板
１２…ＰチャネルＭＯＳＦＥＴ
１２ａ…素子領域（ＰチャネルＭＯＳ領域）
１２ｂ…Ｎ型ウェル領域
１２ｃ…ゲート絶縁膜（ＰチャネルＭＯＳＦＥＴ用）
１２ｄ…ゲート電極（ＰチャネルＭＯＳＦＥＴ用）
１２ｅ…側壁絶縁膜（ＰチャネルＭＯＳＦＥＴ用）
１２ｆ…Ｐ− 型ソース／ドレイン拡散層
１２ｇ…Ｐ型ソース／ドレイン拡散層
１２ｈ…シリコン化合物層（ゲート電極上）
１２ｉ…シリコン化合物層（ソース／ドレイン拡散層上）
１２ｊ…ゲート電極コンタクト（ＰチャネルＭＯＳＦＥＴ用）
１２ｋ…配線（ゲート電極接続用）
１２ｍ…拡散層コンタクト（ＰチャネルＭＯＳＦＥＴ用）
１２ｎ…配線（拡散層接続用）
１３…ＮチャネルＭＯＳＦＥＴ
１３ａ…素子領域（ＮチャネルＭＯＳ領域）
１３ｂ…Ｐ型ウェル領域
１３ｃ…ゲート絶縁膜（ＮチャネルＭＯＳＦＥＴ用）
１３ｄ…ゲート電極（ＮチャネルＭＯＳＦＥＴ用）
１３ｅ…側壁絶縁膜（ＮチャネルＭＯＳＦＥＴ用）
１３ｆ…Ｎ− 型ソース／ドレイン拡散層
１３ｇ…Ｎ型ソース／ドレイン拡散層
１３ｈ…シリコン化合物層（ゲート電極上）
１３ｉ…シリコン化合物層（ソース／ドレイン拡散層上）
１３ｊ…ゲート電極コンタクト（ＮチャネルＭＯＳＦＥＴ用）
１３ｋ…配線（ゲート電極接続用）
１３ｍ…拡散層コンタクト（ＮチャネルＭＯＳＦＥＴ用）
１３ｎ…配線（拡散層接続用）
１４…素子分離領域
１４ａ…トレンチ溝
１４ｂ…ラウンド酸化膜
１４ｃ…埋め込み酸化膜
１４ｃ´…シリコン酸化膜（埋め込み酸化膜用）
１５…層間絶縁膜
２１…熱酸化膜
２２…シリコン窒化膜
２３…レジスト膜
２４…ダミー酸化膜
２５…シリコン酸化膜（ゲート絶縁膜用）
２６…シリコン膜（ゲート電極用）
２６´…ゲート電極パターン
２７…レジスト膜（ゲート電極形成用）
２８…選択シリコン成長層
２８ａ…高酸素濃度層
２８ｂ…高窒素濃度層
２９…コバルト膜
３１…チタン膜
３２…金属積層膜
３３…シリコン・ゲルマニウム層
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関するもので、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）回路などで用いられるサリサイド技術に関するものである。
【０００２】
【従来の技術】
周知のように、ＰチャネルＭＯＳおよびＮチャネルＭＯＳで構成されるＣＭＯＳ回路においては、ＭＯＳＦＥＴ（ＭＯＳ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）の微細化とともに、寄生抵抗の低減が不可欠である。
【０００３】
特に、ソース／ドレイン拡散層間に寄生的に存在する抵抗は、ＭＯＳＦＥＴの電流駆動力を低下させるため、できるだけ低抵抗化することが望ましい。その低抵抗化には、ソース／ドレイン拡散層上に自己整合的にシリサイド層を形成するサリサイド技術が有効であり、現在では、ゲート長が１μｍ未満のＭＯＳＦＥＴへの適用が既に始っている。
【０００４】
図２０は、ＭＯＳＦＥＴのソース／ドレイン拡散層間に寄生する抵抗を低抵抗化するための、サリサイド技術について概略的に示すものである。
このサリサイド技術とは、ＭＯＳＦＥＴのゲート電極の表面およびソース／ドレイン拡散層の表面に、それぞれ、シリサイド層を自己整合的に形成するものである（たとえば、Ｒ．Ｗ．Ｍａｎｎ ｅｔ ａｌ ＩＢＭ Ｊｏｕｒｎ ａｌ ｏｆ ｒｅｓｅａｒｃｈ ａｎｄ ｄｅｖｅｌｏｐｍｅｎｔ ｖｏｌ．３９ ＪＵＬＹ．１９９５）。
【０００５】
すなわち、シリコン基板１０１に対して、たとえば、ゲート酸化膜１０２上のゲート電極１０３、ソース／ドレイン拡散層１０４、サイドウォール１０５をそれぞれ形成して、ＭＯＳＦＥＴを形成した後、全面に、シリコンと反応するメタル１０６をスパッタ法などにより成膜する（図２０（ａ）参照）。
【０００６】
この後、熱処理を行って、シリコン層と上記メタル１０６とを反応させることにより、上記ゲート電極１０３の表面、および、上記サイドウォール１０５の形成位置を除く、上記ソース／ドレイン拡散層１０４の表面に、それぞれ、シリサイド層１０７を自己整合的に形成する（図２０（ｂ）参照）。
【０００７】
また、シリサイド層１０７を形成した後に、未反応のメタル１０６を薬液処理によって除去する。そして、熱処理により、シリサイド層１０７の相を低抵抗化させる（図２０（ｃ）参照）。
【０００８】
しかしながら、上記のようなシリサイデーションプロセスにおいては、シリサイド層１０７を形成させる際に、シリサイド層１０７が不均一（シリサイド層１０７とシリコン層との界面がラフ）になったり、メタル１０６がシリコン基板１０１中に拡散するという問題点があった。
【０００９】
このような問題点は、接合リーク電流の悪化を引き起こすことが知られており、特に、ゲート長の微細化にともなって、ソース／ドレイン拡散層１０４の深さが低減されるＭＯＳＦＥＴにおいては、より深刻なものとなる。
【００１０】
たとえば、ゲート長が０．２μｍ未満のＭＯＳＦＥＴでの適用が検討されているコバルトシリサイド（Ｃｏサリサイド）の場合、Ｃｏは拡散種であるため、シリサイド層１０７を形成させる際の熱処理、または、シリサイド層１０７の相を低抵抗化させるための熱処理でＣｏ原子の拡散が顕著となり、不均一なシリサイド層１０７が形成されることによる、接合リーク電流の増大が懸念されていた （たとえば、ＩＥＤＭ９５ ｐｐ．４４９ Ｇｏｔｏ ｅｔ ａｌ）。
【００１１】
これに対し、接合リーク電流の増大を解決する方法として、たとえば図２１に示すように、ゲート電極１０３上およびソース／ドレイン拡散層１０４上に選択エピタキシャル成長法によりシリコン層を形成し、このシリコン層とメタルとを反応させて、拡散層部分を持ち上げてなる積み上げ構造のシリサイド層２０１を形成することで、実効的なシリサイド／シリコン界面とソース／ドレイン拡散層１０４の深さとの関係を改善する方法が提案されている（たとえば、ＩＥＤＭ９４ ｐｐ．６８７ Ｍｏｇａｍｉ ｅｔ ａｌまたは１９９５ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ｐｐ．２３ Ａｂｉｋｏ ｅｔ ａｌ ）。
【００１２】
しかしながら、この積み上げ構造の場合においても、ゲート長の微細化とともに、ソース／ドレイン拡散層１０４の深さが浅くなると、メタルの拡散にともなう、接合リーク電流の増大を制御することが困難になる。
【００１３】
すなわち、選択エピタキシャル成長法の場合、たとえば図２２に示すように、ある成長条件下においては、ソース／ドレイン拡散層１０４とサイドウォール１０５との界面における、（３，１，１）面に対するシリコンの成長速度が極めて高い。
【００１４】
その結果、サイドウォール１０５との間に、シリコン層３０１のファセット面３０２が形成されることにより（同図（ａ）参照）、積み上げ構造のシリサイド層２０１の一部が、ソース／ドレイン拡散層１０４内に食い込むようにして形成されることになる（同図（ｂ）参照）。
【００１５】
したがって、たとえ、積み上げ構造のシリサイド層２０１を形成するようにした場合においても、シリサイド層２０１が食い込んだ部分では、ソース／ドレイン拡散層１０４の深さを稼ぐことができなくなるため、メタルの拡散にともなう、接合リーク電流の増大を制御することが困難になる。
【００１６】
【発明が解決しようとする課題】
上記したように、従来においては、ゲート長の微細化にともなって、拡散層の深さが低減されるＭＯＳＦＥＴでの、不均一なシリサイド層が形成されることによる、接合リーク電流の増大を解決することが可能な構造として、拡散層上にあらかじめ積み上げたシリコン層をシリサイド化するようにしてなる積み上げ構造が提案されてはいるものの、この積み上げ構造によっても、メタルの拡散にともなう、接合リーク電流の増大を制御することは困難であるという問題があった。
【００１７】
そこで、この発明は、拡散層とこの拡散層上の良導体層との界面の平坦性を向上でき、良導体層からの金属拡散にともなう、接合リーク電流の増大を制御することが可能な半導体装置およびその製造方法を提供することを目的としている。
【００１８】
【課題を解決するための手段】
本願発明の一態様によれば、第一導電型の半導体層と、この半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極の形成位置を除く、前記半導体層の表面領域に設けられた第二導電型の拡散層と、この拡散層上に自己整合的に形成され、その拡散層との界面における酸素濃度もしくは窒素濃度が他の部分よりも高くなるように形成されたシリコン系積み上げ層と、この積み上げ層上に形成された金属膜とを反応させてなり、かつ、前記半導体層および前記ゲート絶縁膜の界面と略同一の高さを有する良導体層とを具備したことを特徴とする半導体装置が提供される。
【００１９】
また、本願発明の一態様によれば、第一導電型の半導体層の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の形成位置を除く、前記半導体層の表面領域に第二導電型の拡散層を形成する工程と、前記ゲート電極の側壁部分に側壁絶縁膜を形成する工程と、前記側壁絶縁膜の形成位置を除く、前記拡散層の表面上に、その拡散層との界面における酸素濃度もしくは窒素濃度が制御されたシリコン系積み上げ層を形成する工程と、少なくとも、前記シリコン系積み上げ層上に金属膜を形成する工程と、前記シリコン系積み上げ層および前記金属膜を反応させて、前記拡散層上に、その拡散層との界面が、前記半導体層および前記ゲート絶縁膜の界面と略同一の高さを有してなる良導体層を形成する工程とを備えてなることを特徴とする半導体装置の製造方法が提供される。
【００２０】
上記の構成によれば、積み上げ構造の良導体層の一部が拡散層内に食い込むのを抑制できるようになる。これにより、拡散層間の寄生抵抗を低減する目的で設けられる良導体層を、より浅い拡散層上へ形成することが可能となるものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の第一の形態にかかるＣＭＯＳ回路の概略構成を示すものである。
【００２２】
このＣＭＯＳ回路は、たとえば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ ）法により形成された、抵抗率が１〜５Ω・ｃｍのＰ型シリコン基板１１上に、ＰチャネルＭＯＳＦＥＴ１２およびＮチャネルＭＯＳＦＥＴ１３がそれぞれ設けられてなる構成とされている。
【００２３】
上記ＰチャネルＭＯＳＦＥＴ１２および上記ＮチャネルＭＯＳＦＥＴ１３の形成位置を除く、上記Ｐ型シリコン基板１１の表面部には、それぞれ、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１４が形成されている。この素子分離領域１４は、各トレンチ溝１４ａ内に、ラウンド酸化膜１４ｂをそれぞれに介して、埋め込み酸化膜１４ｃが埋め込まれてなる構成とされている。
【００２４】
この素子分離領域１４によって囲まれた、上記ＰチャネルＭＯＳＦＥＴ１２に対応する素子領域（ＰチャネルＭＯＳ領域）１２ａ内には、第一導電型の半導体層としての、Ｎ型ウェル領域１２ｂが形成されている。
【００２５】
このＮ型ウェル領域１２ｂの表面上には、ゲート絶縁膜１２ｃを介して、０．０２〜０．２５μｍのゲート長を有する、ポリシリコンまたはアモルファスシリコンからなるゲート電極１２ｄが設けられている。また、上記ゲート電極１２ｄの側壁部分には、上記ゲート絶縁膜１２ｃ上を含んで、サイドウォールとなる側壁絶縁膜１２ｅが設けられている。
【００２６】
そして、上記ゲート電極１２ｄの形成位置を除く、上記Ｎ型ウェル領域１２ｂの表面部には、Ｐ− 型のソース／ドレイン拡散層１２ｆが設けられている。さらに、上記側壁絶縁膜１２ｅの形成位置を除く、上記Ｎ型ウェル領域１２ｂの表面部には、Ｐ型のソース／ドレイン拡散層（第二導電型の拡散層）１２ｇが設けられている。
【００２７】
また、上記ゲート電極１２ｄ上には、たとえば、選択シリコン成長層（シリコン系積み上げ層）とコバルト膜（金属膜）との合金をシリサイド化してなるシリコン化合物層（Ｃｏシリサイド膜）１２ｈが、自己整合的に設けられている。
【００２８】
さらに、上記ソース／ドレイン拡散層１２ｇ上には、たとえば、選択シリコン成長層とコバルト膜との合金をシリサイド化してなる、積み上げ構造のシリコン化合物層（良導体層）１２ｉが、自己整合的に設けられている。このシリコン化合物層１２ｉは、上記ソース／ドレイン拡散層１２ｇとの界面が、略平坦に、かつ、上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜１２ｃの界面と略同一の高さとなるようにして設けられている。
【００２９】
そして、全面を覆うようにして層間絶縁膜１５が設けられ、この層間絶縁膜１５上に、ゲート電極コンタクト１２ｊを介して上記シリコン化合物層１２ｈにつながる配線１２ｋが、また、拡散層コンタクト１２ｍを介して上記シリコン化合物層１２ｉにつながる配線１２ｎが、それぞれ形成されて、上記ＰチャネルＭＯＳＦＥＴ１２が構成されている。
【００３０】
一方、上記素子分離領域１４によって囲まれた、上記ＮチャネルＭＯＳＦＥＴ１３に対応する素子領域（ＮチャネルＭＯＳ領域）１３ａ内には、第一導電型の半導体層としての、Ｐ型ウェル領域１３ｂが形成されている。
【００３１】
このＰ型ウェル領域１３ｂの表面上には、ゲート絶縁膜１３ｃを介して、０．０２〜０．２５μｍのゲート長を有する、ポリシリコンまたはアモルファスシリコンからなるゲート電極１３ｄが設けられている。また、上記ゲート電極１３ｄの側壁部分には、上記ゲート絶縁膜１３ｃ上を含んで、サイドウォールとなる側壁絶縁膜１３ｅが設けられている。
【００３２】
そして、上記ゲート電極１３ｄの形成位置を除く、上記Ｐ型ウェル領域１３ｂの表面部には、Ｎ− 型のソース／ドレイン拡散層１３ｆが設けられている。さらに、上記側壁絶縁膜１３ｅの形成位置を除く、上記Ｐ型ウェル領域１３ｂの表面部には、Ｎ型のソース／ドレイン拡散層（第二導電型の拡散層）１３ｇが設けられている。
【００３３】
また、上記ゲート電極１３ｄ上には、たとえば、選択シリコン成長層（シリコン系積み上げ層）とコバルト膜（金属膜）との合金をシリサイド化してなるシリコン化合物層１３ｈが、自己整合的に設けられている。
【００３４】
さらに、上記ソース／ドレイン拡散層１３ｇ上には、たとえば、選択シリコン成長層とコバルト膜との合金をシリサイド化してなる、積み上げ構造のシリコン化合物層（良導体層）１３ｉが、自己整合的に設けられている。このシリコン化合物層１３ｉは、上記ソース／ドレイン拡散層１３ｇとの界面が、略平坦に、かつ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜１３ｃの界面と略同一の高さとなるようにして設けられている。
【００３５】
そして、上記層間絶縁膜１５上に、ゲート電極コンタクト１３ｊを介して上記シリコン化合物層１３ｈにつながる配線１３ｋが、また、拡散層コンタクト１３ｍを介して上記シリコン化合物層１３ｉにつながる配線１３ｎが、それぞれ形成されて、上記ＮチャネルＭＯＳＦＥＴ１３が構成されている。
【００３６】
このような構成によれば、シリコン化合物層１２ｉ，１３ｉを形成するための、選択シリコン成長層を形成する際に、たとえ、側壁絶縁膜１２ｅ，１３ｅとの間に、選択シリコン成長層のファセット面が形成されたとしても、上記シリコン化合物層１２ｉ，１３ｉの一部が、ソース／ドレイン拡散層１２ｇ，１３ｇ内に食い込むのを抑制できるようになる。
【００３７】
この結果、上記シリコン化合物層１２ｉ，１３ｉの直下における、上記ソース／ドレイン拡散層１２ｇ，１３ｇの深さを十分に稼ぐことが可能となるため、ゲート長の微細化にともなって、上記ソース／ドレイン拡散層１２ｇ，１３ｇの深さを浅くするように構成してなるＭＯＳＦＥＴ１２，１３であっても、拡散種であるコバルト原子の拡散にともなう、接合リーク電流の増大を容易に制御できるようになるものである。
【００３８】
次に、図２ないし図１４を参照して、上記した構成のＣＭＯＳ回路の製造方法について説明する。
たとえば、ＣＺ法により形成された、抵抗率が１〜５Ω・ｃｍのＰ型シリコン基板１１上に、熱酸化法により、２０〜２００オングストローム程度の厚さの熱酸化（ＳｉＯ２ ）膜２１を形成した後、さらに、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によって、１０００オングストローム程度の厚さのシリコン窒化（ＳｉＮ）膜２２を形成する。
【００３９】
また、上記ＳｉＮ膜２２上に、フォトリソグラフィー法により、上記ＰチャネルＭＯＳ領域１２ａおよび上記ＮチャネルＭＯＳ領域１３ａにそれぞれ対応してレジスト膜２３が設けられた、所望のレジストパターンを形成する（以上、図２参照）。
【００４０】
次いで、上記レジストパターンをマスクとし、反応性イオンエッチング（ＲＩＥ）法により、上記ＳｉＮ膜２２および上記ＳｉＯ２ 膜２１をエッチングして、上記素子分離領域１４の形成位置に対応する、上記Ｐ型シリコン基板１１の表面を露出させる。
【００４１】
また、上記レジストパターンを除去した後、上記ＳｉＮ膜２２をマスクとし、ＲＩＥ法により、上記素子分離領域１４の形成位置に、約３０００オングストロームの深さのトレンチ溝１４ａを形成する（以上、図３参照）。上記トレンチ溝１４ａの深さとしては、たとえば、デザインルールの１倍から２倍程度の深さに設定するのが望ましい。
【００４２】
次いで、１０００℃程度の酸素雰囲気中にて酸化させ、上記シリコン溝１４ａの内壁部に、それぞれ、約５０〜１５０オングストローム厚のラウンド酸化膜１４ｂを形成する（図４参照）。なお、ここでの熱酸化法によるラウンド酸化膜１４ｂの形成は、必ずしも必要としない。
【００４３】
次いで、上記トレンチ溝１４ａ内を完全に埋め込むために、たとえば、ＬＰＣＶＤ法またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ）法により、全面に厚くシリコン酸化膜１４ｃ´を形成する。そして、上記ＳｉＮ膜２２をストッパに、上記シリコン酸化膜１４ｃ´の表面を化学的機械研磨（ＣＭＰ）法により研磨して、その表面を平坦化する（図５参照）。
【００４４】
次いで、上記ＰチャネルＭＯＳ領域１２ａ上および上記ＮチャネルＭＯＳ領域１３ａ上をそれぞれ覆う、上記ＳｉＮ膜２２を、たとえば、ホット燐酸を用いて除去する。
【００４５】
また、上記ＰチャネルＭＯＳ領域１２ａ上および上記ＮチャネルＭＯＳ領域１３ａ上にそれぞれ残る、上記ＳｉＯ２ 膜２１を、たとえば、ＮＨ４ Ｆ溶液を用いて除去し、上記ＰチャネルＭＯＳ領域１２ａおよび上記ＮチャネルＭＯＳ領域１３ａに対応する、上記Ｐ型シリコン基板１１の表面を露出させる。
【００４６】
さらに、上記ＳｉＯ２ 膜２１を除去すると同時に、上記シリコン酸化膜１４ｃ´および上記ラウンド酸化膜１４ｂの一部を除去して、上記トレンチ溝１４ａ内に、上記ラウンド酸化膜１４ｂを介して、上記シリコン酸化膜１４ｃ´からなる埋め込み酸化膜１４ｃが埋め込まれてなる、ＳＴＩ構造の素子分離領域１４を形成する。
【００４７】
そして、少なくとも上記Ｐ型シリコン基板１１の表面に、熱酸化法により、１００オングストローム程度の厚さのダミー酸化膜２４を形成した後、上記ＰチャネルＭＯＳ領域１２ａに対応させてＮ型ウェル領域１２ｂを、また、上記ＮチャネルＭＯＳ領域１３ａに対応させてＰ型ウェル領域１３ｂを、それぞれイオン注入法により形成する（以上、図６参照）。
【００４８】
上記Ｎ型ウェル領域１２ｂとしては、たとえば、リンからなるＮ型不純物を、加速電圧を３００〜５００ＫｅＶ程度、ドーズ量を５×１０１２〜２×１０１３ｃｍ−２程度とする条件により、イオン注入することで形成される。
【００４９】
上記Ｐ型ウェル領域１３ｂとしては、たとえば、ホウ素やヒ素などのＰ型不純物を、加速電圧を２５０〜３５０ＫｅＶ程度、ドーズ量を５×１０１２〜２×１０１３ｃｍ−２程度とする条件により、イオン注入することで形成される。
【００５０】
次いで、上記ダミー酸化膜２４を希ＨＦ溶液により除去した後、全面に、ゲート絶縁膜１２ｃ，１３ｃとなるシリコン酸化膜２５を、１０〜４０オングストローム程度の厚さで形成する。
【００５１】
このシリコン酸化膜２５は、たとえば、縦型の拡散炉を用いて、７５０℃程度の温度により、酸素雰囲気中でアニールすることによって、または、高速昇高温炉（ＲＴＯ装置）を用いて、１０００℃程度の温度により、酸素雰囲気中でアニールすることによって、形成できる。また、シリコン酸化膜２５に限らず、上記ゲート絶縁膜１２ｃ，１３ｃとしては、窒化膜や高誘電体膜などを用いることも可能である。
【００５２】
この後、上記シリコン酸化膜２５上に、上記ゲート電極１２ｄ，１３ｄとなるシリコン膜（ポリシリコン膜またはアモルファスシリコン膜）２６を、たとえば、ＬＰＣＶＤ法によって、約５００〜３０００オングストロームの厚さで形成する。
【００５３】
さらに、上記ゲート電極１２ｄ，１３ｄを形成するためのレジスト膜２７を、フォトリソグラフィー法や電子ビーム露光法により描画して、所望のレジストパターンを形成する（以上、図７参照）。
【００５４】
次いで、上記レジストパターンをマスクに、ハロゲン化物をエッチングガスとするＲＩＥを行って、上記シリコン膜２６をエッチングし、ゲート長が０．０２〜０．２５μｍ程度のゲート電極パターン２６´をそれぞれ形成する（図８参照）。
【００５５】
なお、必要に応じて、上記シリコン酸化膜２５の耐圧を改善するために、たとえば、上記Ｐ型シリコン基板１１の表面、および、上記ゲート電極パターン２６´の表面を、約１０〜５０オングストロームの厚さで酸化させるようにしても良い。
【００５６】
この後、上記ＰチャネルＭＯＳ領域１２ａに対応する、上記Ｐ型シリコン基板１１の表面部にホウ素などのＰ型不純物をイオン注入法により導入し、その不純物を活性化させて、Ｐ− 型のソース／ドレイン拡散層１２ｆを形成する。この場合のイオン注入の条件としては、たとえば、典型的な加速電圧を１〜１５ＫｅＶ程度、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２程度とすることで、形成できる。
【００５７】
また、上記ＮチャネルＭＯＳ領域１３ａに対応する、上記Ｐ型シリコン基板１１の表面部にヒ素などのＮ型不純物をイオン注入法により導入し、その不純物を活性化させて、Ｎ− 型のソース／ドレイン拡散層１３ｆを形成する。この場合のイオン注入の条件としては、たとえば、典型的な加速電圧を１〜１５ＫｅＶ程度、ドーズ量を１×１０１４〜１×１０１５ｃｍ−２程度とすることで、形成できる。
【００５８】
さらに、ＬＰＣＶＤ法またはプラズマＣＶＤ法によって全面にシリコン酸化膜あるいはシリコン窒化膜を堆積させた後、それをＲＩＥ法によりエッチングすることで、上記ゲート電極パターン２６´の側壁部分にのみ、それぞれ、側壁絶縁膜１２ｅ，１３ｅを形成する（以上、図９参照）。
【００５９】
次いで、上記ＰチャネルＭＯＳ領域１２ａに対応する、上記Ｐ型シリコン基板１１の表面部および上記ゲート電極パターン２６´に、ホウ素などのＰ型不純物をイオン注入法により導入する。この場合のイオン注入の条件としては、たとえば、典型的な加速電圧を３〜１０ＫｅＶ程度、ドーズ量を１×１０１５〜７×１０１５ｃｍ−２程度とするのが望ましい。
【００６０】
また、上記ＮチャネルＭＯＳ領域１３ａに対応する、上記Ｐ型シリコン基板１１の表面部および上記ゲート電極パターン２６´に、ヒ素などのＮ型不純物をイオン注入法により導入する。この場合のイオン注入の条件としては、たとえば、典型的な加速電圧を１０〜５０ＫｅＶ程度、ドーズ量を１×１０１５〜７×１０１５ｃｍ−２程度とするのが望ましい。
【００６１】
そして、不純物の活性化のために、たとえば、高速昇高温法（ＲＴＡ法）により、約１０００℃の温度で、１０秒程度の時間、熱処理を行って、ソース／ドレイン拡散層１２ｇ，１３ｇを形成すると同時に、空乏化が抑制されたゲート電極１２ｄ，１３ｄを形成する（以上、図１０参照）。
【００６２】
次いで、上記シリコン酸化膜２５を選択的に除去し、上記側壁絶縁膜１２ｅ，１３ｅの形成位置を含む、上記ゲート電極１２ｄ，１３ｄの直下にのみ、上記シリコン酸化膜２５を残存させることによって、ゲート絶縁膜１２ｃ，１３ｃを形成する。
【００６３】
この後、ＳｉＨ２ Ｃｌ２ とＨ２ とＨＣｌとを反応ガスとして用いて、選択エピタキシャル成長法により、たとえば、３００オングストローム程度の膜厚の選択シリコン成長層（シリコン系積み上げ層）２８を、上記ゲート電極１２ｄ，１３ｄ上および上記ソース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ形成する（以上、図１１参照）。
【００６４】
上記選択シリコン成長層２８は、たとえば、選択エピタキシャル成長を始める前の、水素によるベーク時間を変えることにより、シリコン界面における酸素濃度を制御することが可能である。
【００６５】
すなわち、シリコン界面における酸素濃度を制御することによって、上記選択シリコン成長層２８とシリコン界面との間に、不純物の拡散を抑制するための、高酸素濃度層２８ａを疑似的に形成するようになっている。
【００６６】
ここで、上記選択シリコン成長層２８の酸素濃度プロファイルについて説明する。
図１２は、上記した選択シリコン成長層２８の、ある断面（たとえば、図１１の矢印Ａ）に対する酸素濃度プロファイルを、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ ）によって分析した際の結果を示すものである。
【００６７】
たとえば、選択エピタキシャル成長が容易に可能な範囲として、シリコン界面での酸素濃度の面密度を１×１０１３〜２×１０１５ｃｍ−２とした場合の、上記選択シリコン成長層２８のシリコン界面（高酸素濃度層２８ａ）における酸素濃度は約４×１０１４ｃｍ−２であった。
【００６８】
シリコン界面での酸素濃度は、たとえば下記の表１に示すように、水素によるベーク時間を変えることによって、上記選択シリコン成長層２８中における酸素濃度を、任意に変化させることが可能である。
【００６９】
【表１】
このように、上記選択シリコン成長層２８を形成する際に、シリコン界面との間に高酸素濃度層２８ａを形成するようにした場合、その高酸素濃度層２８ａによって、不純物の拡散を抑制できるようになる。
【００７１】
すなわち、選択シリコン成長層２８のシリコン界面における酸素濃度が高くなるように制御することで、その高酸素濃度層２８ａをシリサイデーションストップ層として機能させることが可能となる結果、シリコン界面でのシリサイデーション反応を著しく低下させることが可能となる。
【００７２】
これにより、後の選択シリコン成長層２８とコバルト膜との合金をシリサイド化してなるシリコン化合物層１２ｉの形成（シリサイデーションプロセス）において、上記Ｐ型ソース／ドレイン拡散層１２ｇとの界面を、略平坦に、かつ、上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜１２ｃの界面と略同一の高さにより形成することが可能となる。
【００７３】
同様に、後のシリコン化合物層１３ｉの形成において、上記Ｎ型ソース／ドレイン拡散層１３ｇとの界面を、略平坦に、かつ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜１３ｃの界面と略同一の高さにより形成することが可能となる。
【００７４】
次いで、希ＨＦ溶液を用いた前処理（界面処理）を行って、上記選択シリコン成長層２８の表面の自然酸化膜を除去した後、スパッタ法により、全面に１５０オングストローム程度の厚さのコバルト膜（金属膜）２９を形成する（図１３参照）。
【００７５】
そして、シリサイデーションプロセスとして、たとえば、５００℃程度の温度により、窒素雰囲気中で、６０秒程度、熱処理を行って、上記選択シリコン成長層２８と上記コバルト膜２９との反応を促進させる。
【００７６】
その際、シリサイデーション反応は、それぞれ、シリコン界面の高酸素濃度層２８ａにより抑制されて、シリコン界面で停止される。
この結果、上記ゲート電極１２ｄ，１３ｄ上においては、シリコン界面である、上記ゲート電極１２ｄ，１３ｄとの界面が略平坦な、シリコン化合物層１２ｈ，１３ｈがそれぞれ自己整合的に形成される。
【００７７】
また、上記Ｐ型ソース／ドレイン拡散層１２ｇ上においては、シリコン界面である、上記Ｐ型ソース／ドレイン拡散層１２ｇとの界面が略平坦で、かつ、上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜１２ｃの界面と略同一の高さを有して、積み上げ構造のシリコン化合物層１２ｉが自己整合的に形成される。
【００７８】
同様に、上記Ｎ型ソース／ドレイン拡散層１３ｇ上においては、シリコン界面である、上記Ｎ型ソース／ドレイン拡散層１３ｇとの界面が略平坦で、かつ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜１３ｃの界面と略同一の高さを有して、積み上げ構造のシリコン化合物層１３ｉが自己整合的に形成される。
【００７９】
次いで、過酸化水素水と硫酸との混合溶液により、未反応のコバルト膜２９を剥離した後、たとえば、６００℃の温度により、６０秒程度のアニールを行って、上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，１３ｉをそれぞれ低抵抗化する（図１４参照）。
【００８０】
このようにして、上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，１３ｉを形成した後においては、周知の方法によって配線層の形成を行って、ＣＭＯＳＦＥＴ構造を実現する。
【００８１】
すなわち、全面に層間絶縁膜１５を堆積させて、その表面をＣＭＰ法により平坦化する。そして、上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，１３ｉにそれぞれ達する深さのコンタクト孔を開孔する。
【００８２】
また、各コンタクト孔内にタングステンなどの導電性材料を埋め込んで、上記シリコン化合物層１２ｈ，１３ｈにつながるゲート電極コンタクト１２ｊ，１３ｊ、および、上記シリコン化合物層１２ｉ，１３ｉにつながる拡散層コンタクト１２ｍ，１３ｍを、それぞれ形成する。
【００８３】
最後に、上記ゲート電極コンタクト１２ｊおよび上記拡散層コンタクト１２ｍにつながる配線１２ｋ，１２ｎ、並びに、上記ゲート電極コンタクト１３ｊおよび上記拡散層コンタクト１３ｍにつながる配線１３ｋ，１３ｎのパターニングをそれぞれ行うことにより、図１に示した、ＰチャネルＭＯＳＦＥＴ１２とＮチャネルＭＯＳＦＥＴ１３とを混載してなるＣＭＯＳ回路が完成する。
【００８４】
上記のようにして得られたＣＭＯＳ回路においては、シリコン化合物層の一部がソース／ドレイン拡散層内に食い込むのを抑制できるようにしている。
すなわち、ソース／ドレイン拡散層の表面上に選択シリコン成長層を形成する際に、酸素濃度を制御することによって、その拡散層との界面に高酸素濃度層を形成するようにしている。これにより、拡散層との界面において、シリサイデーション反応を停止させることが可能となるため、シリサイデーション反応が終了した段階での、シリコン化合物層の界面における平坦性を向上できるようになる。したがって、不均一なシリコン化合物層が形成されるのを防止できるため、拡散層間の寄生抵抗を低減する目的で設けられるシリコン化合物層を、より浅い拡散層上へ形成することが可能となるものである。
【００８５】
しかも、側壁絶縁膜との間に、選択シリコン成長層のファセット面が形成されるような場合においても、シリコン化合物層の拡散層内への食い込みを抑制できるようになる結果、コバルト原子の拡散にともなう、接合リーク電流の増大をも制御できるようになるものである。
【００８６】
なお、上記した本発明の実施の第一の形態においては、シリコン化合物層として、コバルトを用いたＣｏシリサイド膜を形成するようにした場合を例に説明したが、これに限らず、たとえばチタンを用いたＴｉシリサイド膜を形成することも可能である。
【００８７】
図１５は、本発明の実施の第二の形態にかかるＣＭＯＳ回路として、Ｔｉシリサイド膜からなるシリコン化合物層を形成するようにした場合の例を示すものである。
【００８８】
すなわち、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、たとえば図２〜図１１に示した、選択エピタキシャル成長法による選択シリコン成長層（シリコン系積み上げ層）２８を形成するまでの工程を経た状態において、界面処理を行った後に、スパッタ法により、全面に２００オングストローム程度の厚さのチタン膜３１を形成する（図１５参照）。
【００８９】
そして、シリサイデーションプロセスとして、たとえば、上記選択シリコン成長層２８と上記チタン膜３１とを７００℃程度の温度で反応させて、シリサイド化する。
【００９０】
この場合も、上記選択シリコン成長層２８のシリコン界面においては、選択シリコン成長層２８の形成に際して、シリコン界面における酸素濃度を制御することにより、疑似的な高酸素濃度層２８ａが形成されるようになっている。このため、Ｔｉシリサイド膜からなるシリコン化合物層を形成する場合においても、シリコン界面での平坦性を向上させることが可能である。
【００９１】
なお、上記シリコン化合物層は、未反応のチタン膜３１を硫酸と過酸化水素水との混合溶液により除去した後、ＲＴＡ法により、Ｃ４９相からＣ５４相へ相転移させることで、より低抵抗化できる。
【００９２】
こうして、上記シリコン化合物層を形成した後においては、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方法によって配線層の形成を行うことで、図１に示したような構造のＣＭＯＳ回路が実現される。
【００９３】
また、上記した第一，第二の形態においては、いずれも、選択シリコン成長層のシリコン界面との間に疑似的に高酸素濃度層を形成するようにした場合について説明したが、たとえば、高窒素濃度層を形成することによっても、ほぼ同様な効果が期待できる。
【００９４】
図１６は、本発明の実施の第三の形態にかかるＣＭＯＳ回路として、シリサイデーション反応を抑制するために、選択シリコン成長層２８のシリコン界面との間に、高窒素濃度層２８ｂを疑似的に形成するようにした場合を例に示すものである。
【００９５】
なお、図１７は、選択エピタキシャル成長が容易に可能な範囲として、シリコン界面での窒素濃度の面密度を１×１０１３〜２×１０１５ｃｍ−２とした場合の、上記選択シリコン成長層２８の、ある断面（たとえば、図１６（ａ）の矢印Ｂ）に対する窒素濃度プロファイルを、ＳＩＭＳ分析した際の結果を示すものである。
【００９６】
すなわち、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、たとえば図２〜図１０に示した、Ｐ型ソース／ドレイン拡散層１２ｇおよびＮ型ソース／ドレイン拡散層１３ｇを形成するまでの工程を経た状態において、ゲート絶縁膜１２ｃ，１３ｃの形成を行った後に、シリコン界面に対して、１０〜４０ＫｅＶ程度の加速電圧で、かつ、２×１０１４ｃｍ−２程度のドーズ量により、窒素をイオン注入する。
【００９７】
そして、９００℃程度の温度により、３０秒程度の時間、アニールした後、上記と同様の方法により、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ選択シリコン成長層２８を形成する（図１６（ａ）参照）。
【００９８】
また、界面処理を行った後に、たとえば、スパッタ法により、５０〜２００オングストローム程度の厚さのコバルト膜と２００オングストローム程度の厚さのチタンナイトライド（ＴｉＮ）膜とからなる金属積層膜（金属膜）３２を、全面に形成する（図１６（ｂ）参照）。
【００９９】
そして、ＲＴＡ処理により、４５０〜５５０℃程度の温度で、１分程度の時間、アニールすることで、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ、Ｃｏモノシリサイド膜からなるシリコン化合物層が形成される。
【０１００】
この場合、上記したシリコン界面への窒素のイオン注入とその後のアニール （ＲＴＡ）処理とによって、選択シリコン成長層２８のシリコン界面との間に疑似的に高窒素濃度層２８ｂが形成され、この高窒素濃度層２８ｂがシリサイデーションストップ層として機能することにより、シリコン界面でのシリサイデーション反応が抑制されることが確認できた。
【０１０１】
したがって、シリサイデーション反応の抑制のために窒素を用いるようにした場合においても、Ｃｏモノシリサイド膜からなるシリコン化合物層の、シリコン界面での平坦性を向上させることが可能となる。
【０１０２】
なお、上記シリコン化合物層は、未反応の金属積層膜３２を硫酸と過酸化水素水との混合溶液により除去した後に、ＲＴＡ法により、６００〜６５０℃程度の温度で、１分程度の時間、再アニールして、ＣｏＳｉ２ へと相転移させることで、より低抵抗化できる。
【０１０３】
こうして、上記シリコン化合物層を形成した後においては、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方法によって配線層の形成を行うことで、図１に示したような構造のＣＭＯＳ回路が実現される。
【０１０４】
また、上記した第三の形態においては、シリサイデーション反応の抑制のために窒素を用いるようにした場合に、Ｃｏモノシリサイド膜からなるシリコン化合物層を形成するようにしたが、たとえば、チタンを用いたＴｉシリサイド膜からなるシリコン化合物層を形成することも可能である。
【０１０５】
図１８は、本発明の実施の第四の形態にかかるＣＭＯＳ回路として、シリサイデーション反応の抑制のために窒素を用いるようにした場合において、Ｔｉシリサイド膜からなるシリコン化合物層を形成するようにした場合の例を示すものである。
【０１０６】
すなわち、上記した第三の形態にかかるＣＭＯＳ回路の場合と同様に、たとえば、シリコン界面への窒素のイオン注入とその後のアニール処理とによって、選択シリコン成長層２８のシリコン界面との間に疑似的に高窒素濃度層２８ｂを形成した状態（同図（ａ）参照）において、界面処理を行った後に、スパッタ法により、全面に１００〜４００オングストローム程度の厚さのチタン膜３１を形成する（同図（ｂ）参照）。
【０１０７】
そして、シリサイデーションプロセスとして、たとえば、上記選択シリコン成長層２８と上記チタン膜３１とを７００℃程度の温度で、１分程度の時間、反応させて、シリサイド化する。
【０１０８】
この場合も、上記選択シリコン成長層２８のシリコン界面との間においては、疑似的な高窒素濃度層２８ｂが形成されるようになっている。そのため、この高窒素濃度層２８ｂによってシリサイデーション反応を抑制できるようになる結果、Ｔｉシリサイド膜からなるシリコン化合物層の、シリコン界面での平坦性を向上させることが可能である。
【０１０９】
なお、上記シリコン化合物層は、未反応のチタン膜３１を硫酸と過酸化水素水との混合溶液により除去した後に、たとえば、ＲＴＡ法により、７５０℃程度の温度により、１分程度の時間、アニールすることで、より低抵抗化できる。
【０１１０】
こうして、上記シリコン化合物層を形成した後においては、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方法によって配線層の形成を行うことで、図１に示したような構造のＣＭＯＳ回路が実現される。
【０１１１】
なお、上記した第一〜第四の形態においては、いずれも、ソース／ドレイン拡散層１２ｇ，１３ｇの形成は、選択シリコン成長層２８を形成する前に行うようにしたが、これに限らず、選択シリコン成長層２８を形成した後に行うようにしても良い。
【０１１２】
また、上記した第一〜第四の形態においては、いずれも、高酸素濃度層または高窒素濃度層を形成することによって、シリコン界面でのシリサイデーション反応を抑制するようにした場合について説明したが、たとえば、選択シリコン成長層よりもシリコン化合物層の成膜（シリサイデーション反応）の速度が速いシリコン系積み上げ層を形成することによっても、シリコン化合物層のシリコン界面における平坦性を向上できる。
【０１１３】
図１９は、本発明の実施の第五の形態にかかるＣＭＯＳ回路として、シリサイデーション反応の速度がシリコンよりも速い、シリコン・ゲルマニウムを利用するようにした場合を例に示すものである。
【０１１４】
すなわち、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、たとえば図２〜図１０に示した、Ｐ型ソース／ドレイン拡散層１２ｇおよびＮ型ソース／ドレイン拡散層１３ｇを形成するまでの工程を経た状態において、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ、ＬＰＣＶＤ装置を用いて、シリコン系積み上げ層としてのシリコン・ゲルマニウム（ＳｉＧｅ）層３３を、３００オングストローム程度の膜厚で形成する（図１９（ａ）参照）。
【０１１５】
上記ＳｉＧｅ層３３としては、たとえば、Ｓｉの組成比（Ｓｉ／Ｓｉ＋Ｇｅ）が、０．２よりも小さくなるように形成する。
また、界面処理を行った後に、スパッタ法により、全面に１２０オングストローム程度の厚さのコバルト膜（金属膜）２９を形成する（図１９（ｂ）参照）。
【０１１６】
そして、上記ＳｉＧｅ層３３と上記コバルト膜２９とを、４００〜５５０℃程度の温度で、６０秒程度の時間、アニールして、シリコン・ゲルマニウムとコバルトとの合金膜を形成する。
【０１１７】
この場合、上記ＳｉＧｅ層３３は、シリコンに比して、上記合金膜の成膜の速度が速いため、シリサイデーションファースト層として機能することにより、シリコン界面における上記合金膜の形成が抑制される。この結果、シリコン・ゲルマニウムとコバルトとの合金膜からなるシリコン化合物層の、シリコン界面での平坦性を向上させることが可能である。
【０１１８】
こうして、上記シリコン化合物層を形成した後においては、未反応のコバルト膜２９を硫酸と過酸化水素水との混合溶液により除去した後、上記した第一の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方法によって配線層の形成を行うことで、図１に示したような構造のＣＭＯＳ回路が実現される。
【０１１９】
なお、上記したいずれの形態においても、Ｐ型シリコン基板を用いる場合に限らず、Ｎ型シリコン基板を用いることも可能である。
同様に、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを混載してなるＣＭＯＳ回路に限らず、Ｐチャネル型またはＮチャネル型の単一構造のＭＯＳトランジスタにも同様に適用できる。
【０１２０】
同様に、ＳＴＩ構造の素子分離領域を有して形成される場合のものに限らず、たとえば、選択後酸化法による、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造の素子分離領域が形成される場合のものにも適用可能である。
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１２１】
【発明の効果】
以上、詳述したようにこの発明によれば、拡散層とこの拡散層上の良導体層との界面の平坦性を向上でき、良導体層からの金属拡散にともなう、接合リーク電流の増大を制御することが可能な半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、ＣＭＯＳ回路の要部の構成を概略的に示す断面図。
【図２】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図３】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図４】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図５】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図６】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図７】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図８】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図９】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１０】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１１】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１２】同じく、かかるＣＭＯＳ回路の製造方法を説明するために、選択シリコン成長層の酸素濃度プロファイルを示す概略図。
【図１３】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１４】同じく、かかる製造方法を説明するために示す、ＣＭＯＳ回路の概略断面図。
【図１５】この発明の実施の第二の形態にかかる、ＣＭＯＳ回路の製造方法を説明するために示す概略断面図。
【図１６】この発明の実施の第三の形態にかかる、ＣＭＯＳ回路の製造方法を説明するために示す概略断面図。
【図１７】同じく、かかるＣＭＯＳ回路の製造方法を説明するために、選択シリコン成長層の窒素濃度プロファイルを示す概略図。
【図１８】この発明の実施の第四の形態にかかる、ＣＭＯＳ回路の製造方法を説明するために示す概略断面図。
【図１９】この発明の実施の第五の形態にかかる、ＣＭＯＳ回路の製造方法を説明するために示す概略断面図。
【図２０】従来技術とその問題点を説明するために、サリサイド技術について概略的に示すＭＯＳＦＥＴの断面図。
【図２１】同じく、従来の積み上げ構造のシリサイド層を有してなるＭＯＳＦＥＴの概略構成を示す断面図。
【図２２】同じく、ソース／ドレイン拡散層内へのシリサイド層の食い込みを説明するために示すＭＯＳＦＥＴの概略断面図。
【符号の説明】
１１…Ｐ型シリコン基板
１２…ＰチャネルＭＯＳＦＥＴ
１２ａ…素子領域（ＰチャネルＭＯＳ領域）
１２ｂ…Ｎ型ウェル領域
１２ｃ…ゲート絶縁膜（ＰチャネルＭＯＳＦＥＴ用）
１２ｄ…ゲート電極（ＰチャネルＭＯＳＦＥＴ用）
１２ｅ…側壁絶縁膜（ＰチャネルＭＯＳＦＥＴ用）
１２ｆ…Ｐ− 型ソース／ドレイン拡散層
１２ｇ…Ｐ型ソース／ドレイン拡散層
１２ｈ…シリコン化合物層（ゲート電極上）
１２ｉ…シリコン化合物層（ソース／ドレイン拡散層上）
１２ｊ…ゲート電極コンタクト（ＰチャネルＭＯＳＦＥＴ用）
１２ｋ…配線（ゲート電極接続用）
１２ｍ…拡散層コンタクト（ＰチャネルＭＯＳＦＥＴ用）
１２ｎ…配線（拡散層接続用）
１３…ＮチャネルＭＯＳＦＥＴ
１３ａ…素子領域（ＮチャネルＭＯＳ領域）
１３ｂ…Ｐ型ウェル領域
１３ｃ…ゲート絶縁膜（ＮチャネルＭＯＳＦＥＴ用）
１３ｄ…ゲート電極（ＮチャネルＭＯＳＦＥＴ用）
１３ｅ…側壁絶縁膜（ＮチャネルＭＯＳＦＥＴ用）
１３ｆ…Ｎ− 型ソース／ドレイン拡散層
１３ｇ…Ｎ型ソース／ドレイン拡散層
１３ｈ…シリコン化合物層（ゲート電極上）
１３ｉ…シリコン化合物層（ソース／ドレイン拡散層上）
１３ｊ…ゲート電極コンタクト（ＮチャネルＭＯＳＦＥＴ用）
１３ｋ…配線（ゲート電極接続用）
１３ｍ…拡散層コンタクト（ＮチャネルＭＯＳＦＥＴ用）
１３ｎ…配線（拡散層接続用）
１４…素子分離領域
１４ａ…トレンチ溝
１４ｂ…ラウンド酸化膜
１４ｃ…埋め込み酸化膜
１４ｃ´…シリコン酸化膜（埋め込み酸化膜用）
１５…層間絶縁膜
２１…熱酸化膜
２２…シリコン窒化膜
２３…レジスト膜
２４…ダミー酸化膜
２５…シリコン酸化膜（ゲート絶縁膜用）
２６…シリコン膜（ゲート電極用）
２６´…ゲート電極パターン
２７…レジスト膜（ゲート電極形成用）
２８…選択シリコン成長層
２８ａ…高酸素濃度層
２８ｂ…高窒素濃度層
２９…コバルト膜
３１…チタン膜
３２…金属積層膜
３３…シリコン・ゲルマニウム層
Claims (10)
- 第一導電型の半導体層と、
この半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
このゲート電極の形成位置を除く、前記半導体層の表面領域に設けられた第二導電型の拡散層と、
この拡散層上に自己整合的に形成され、その拡散層との界面における酸素濃度もしくは窒素濃度が他の部分よりも高くなるように形成されたシリコン系積み上げ層と、この積み上げ層上に形成された金属膜とを反応させてなり、かつ、前記半導体層および前記ゲート絶縁膜の界面と略同一の高さを有する良導体層と
を具備したことを特徴とする半導体装置。 - 前記良導体層は、シリサイド層からなることを特徴とする請求項１に記載の半導体装置。
- 前記良導体層は、ゲルマニウムとシリコンと金属との合金層であることを特徴とする請求項１に記載の半導体装置。
- 第一導電型の半導体層の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の形成位置を除く、前記半導体層の表面領域に第二導電型の拡散層を形成する工程と、
前記ゲート電極の側壁部分に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の形成位置を除く、前記拡散層の表面上に、その拡散層との界面における酸素濃度もしくは窒素濃度が制御されたシリコン系積み上げ層を形成する工程と、
少なくとも、前記シリコン系積み上げ層上に金属膜を形成する工程と、
前記シリコン系積み上げ層および前記金属膜を反応させて、前記拡散層上に、その拡散層との界面が、前記半導体層および前記ゲート絶縁膜の界面と略同一の高さを有してなる良導体層を形成する工程と
を備えてなることを特徴とする半導体装置の製造方法。 - 前記シリコン系積み上げ層を形成する工程は、シリコン系積み上げ層を形成する前の、水素によるベーク時間を調整することにより、前記拡散層との界面における酸素濃度が高くなるように制御することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記シリコン系積み上げ層を形成する工程は、シリコン系積み上げ層を形成する前に、前記拡散層の表面に窒素をイオン注入することにより、前記シリコン系積み上げ層の前記拡散層との界面における窒素濃度が高くなるように制御することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記シリコン系積み上げ層の形成には、選択エピタキシャル成長層を用いることを特徴とする請求項５または請求項６のいずれかに記載の半導体装置の製造方法。
- 前記良導体層を形成する工程は、前記シリコン系積み上げ層と前記金属膜とをシリサイデーション反応させるものであり、前記シリサイデーション反応は、前記シリコン系積み上げ層中の酸素もしくは窒素により阻止されることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記シリコン系積み上げ層には、シリコンよりもシリサイデーション反応の速度が速い材料を用いることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記シリコン系積み上げ層には、シリコン・ゲルマニウムを用いることを特徴とする請求項９に記載の半導体装置の製造方法。
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