JPH09312391A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09312391A
JPH09312391A JP8126802A JP12680296A JPH09312391A JP H09312391 A JPH09312391 A JP H09312391A JP 8126802 A JP8126802 A JP 8126802A JP 12680296 A JP12680296 A JP 12680296A JP H09312391 A JPH09312391 A JP H09312391A
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film
insulating film
source
gate
semiconductor substrate
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JP8126802A
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Yuichiro Mitani
祐一郎 三谷
Iwao Kunishima
巌 國島
Ichiro Mizushima
一郎 水島
Shigeru Kanbayashi
茂 神林
Masahiro Kashiwagi
正弘 柏木
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】浅い低抵抗のソース・ドレイン拡散層を形成す
ること。 【解決手段】シリコン基板１０１にその表面から突出し
た素子分離絶縁膜１０４を形成し、素子分離絶縁膜１０
４により囲まれた素子領域を形成する。次にこの素子領
域の基板１０１上に、上面が素子分離絶縁膜１０４の上
面と略同一の平面上に形成されるように、ゲート部を形
成する。次に基板表面にゲート部を介して対向する一対
のソース・ドレイン拡散層１１０を形成する。次に全面
にニッケルシリサイド膜１１１を形成した後、このニッ
ケルシリサイド膜１１１を研磨して、素子分離絶縁膜１
０４とゲート部との間にニッケルシリサイド膜１１１を
埋め込む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ構造を有する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い素子
の微細化は進む一方である。しかし、素子の微細化によ
り種々の問題が顕在化してきている。例えば、ＭＯＳ型
トランジスタの場合、微細化によりソース・ドレイン拡
散層の接合深さが浅くなると、ソース・ドレイン拡散層
のシート抵抗が急激に大きくなり、動作速度の低下が顕
著になる。
【０００３】具体的には、不純物を拡散させて濃度１×
１０20ｃｍ-3、深さ０．２μｍのソース・ドレイン拡散
層を形成した場合、そのシート抵抗は１００オーム／□
以上の大きな値となる。
【０００４】このような問題を解決するために、最近サ
リサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅ
ｄ Ｓｉｌｉｃｉｄｅ）と呼ばれる技術が盛んに研究さ
れ始めた。
【０００５】図３５に、サリサイド技術により形成され
たＭＯＳトランジスタの断面図を示す。これを製造工程
に従い説明すると、まず、シリコン基板８００に素子分
離絶縁膜膜（ＳｉＯ2 膜）８０１を周知のＬＯＣＯＳ法
を用いて選択的に形成する。次にゲート絶縁膜８１１、
ゲート電極８０２、ゲート上部絶縁膜８０９、ゲート側
壁絶縁膜８１０を順次形成した後、イオン注入法を用い
て深さ０．１５μｍの浅いソース・ドレイン拡散層８０
３を形成する。
【０００６】次に全面にＴｉ膜を３０ｎｍの厚さにスパ
ッタリング法を用いて堆積した後、急速加熱装置（ＲＴ
Ａ）を用いて窒素雰囲気中で７００℃３０秒の熱処理を
基板に施して、ソース・ドレイン拡散層８０３とＴｉ膜
との界面にチタンシリサイド（ＴｉＳｉ2 ）膜８０４を
形成する。
【０００７】次に硫酸と過酸化水素水の混合溶液を用い
て、素子分離絶縁膜８０１等の絶縁膜上の未反応のＴｉ
膜を選択的に除去した後、全面に層間絶縁膜（ＳｉＯ2
膜）８０５を形成する。
【０００８】最後に、層間絶縁膜８０５にコンタクトホ
ールを開口した後、埋め込み電極８０６、上部電極配線
層８０７、上層絶縁膜（ＳｉＯ2 膜）８０８を形成し
て、ＭＯＳトランジスタ構造が完成する。
【０００９】このようにソース・ドレイン拡散層８０３
上にＴｉＳｉ2 膜８０４を形成することにより、ソース
・ドレイン領域のシート抵抗は５オーム／□となる。こ
の値は、ＴｉＳｉ2 膜８０４を形成しない場合のそれの
１／２０以下である。したがって、ＴｉＳｉ2 膜８０４
を形成することにより、シート抵抗を低減でき、微細素
子の高速動作を実現できる。
【００１０】しかしながら、上記技術の研究を続けた結
果次のような問題の存在することが明らかとなりつつあ
る。
【００１１】微細化が進み、ゲート長が０．２μｍ以下
になると、ショートチャンネル効果を抑制するために、
ソース・ドレイン拡散層の深さを０．１μｍ以下にする
必要が生じる。
【００１２】このようにソース・ドレイン拡散層８０３
の深さが浅くなると、ソース・ドレイン拡散層８０３
（Ｓｉ）とＴｉ膜を反応させてＴｉＳｉ2 膜８０４を形
成するときに、ＴｉとＳｉとの合金化に伴うＳｉの消費
によって、浅いソース・ドレイン拡散層８０３が破壊さ
れ、接合リークが増大するという問題が生じる。
【００１３】接合リークの増大を防止するためには、Ｔ
ｉＳｉ2 膜８０４を薄くして、消費されるＳｉの量を少
なくすれば良いが、これは必然的にソース・ドレイン領
域のシート抵抗の増大をもたらし、所期の目的である動
作速度の向上は実現できなくなる。
【００１４】また、ソース・ドレイン拡散層８０３は、
通常、イオン注入技術により形成する。例えば、ＢＦ2
+ イオンを１０ｋｅＶ、ドーズ量８×１０14（ａｔｏｍ
ｓ／ｃｍ2 ）でイオン注入し、９００℃、３０秒の熱処
理をすると、ソース・ドレイン拡散層８０３の深さは約
０．０９ｎｍ（基板表面からボロン濃度１×１０17（ａ
ｔｏｍｓ／ｃｍ3 ）となる深さまでの距離）とすること
ができる。
【００１５】しかし、このイオン注入法では、低加速化
に限界があること、注入時および活性化熱処理時にプロ
ファイル変化が生じることなどから、浅く低抵抗なソー
ス・ドレイン拡散層を形成することに限界が生じてくる
ことは必至である。
【００１６】これに対して近年では、不純物となる元
素、例えば、ボロンを基板に吸着させたり、その不純物
を含有する薄膜を基板上に堆積などして、これを高温短
時間の熱処理で基板中に拡散させて浅くて低抵抗のソー
ス・ドレイン拡散層を形成する技術が提案されている。
【００１７】この方法の場合、不純物を拡散させようと
する領域のみ、選択的にこれら不純物となる元素を吸着
させたり、あるいは不純物を含有する薄膜を堆積する技
術が必要となる。
【００１８】イオン注入法の場合は、例えば、レジスト
をマスクとすることにより、選択的にソース・ドレイン
拡散層を形成したい領域のみに不純物イオンを注入する
ことが可能である。
【００１９】しかし、不純物の吸着や薄膜の堆積の場合
は、特に最小寸法であるゲート電極上の吸着物あるいは
薄膜を、レジストマクスを用いて加工分離することは極
めて困難である。また、ゲート電極上以外でも、ゲート
電極の近傍、例えばソース・ドレイン領域に対するリソ
グラフィのあわせずれのマージンを取っておく必要があ
る。
【００２０】このため、上記方法の場合、不純物を選択
的に吸着させる技術や薄膜を選択的に堆積する技術が重
要となる。
【００２１】この種の選択堆積技術の一つとして、例え
ば、ジクロルシランやシランガスといったシリコン材料
を含有するソースガスにジボランガスといった不純物含
有ガスを添加し、熱分解などにより、不純物を含有する
シリコン薄膜を選択的に堆積する技術が知られている。
【００２２】しかし、この種の選択堆積技術には以下の
ような問題がある。すなわち、比較的高温で堆積を行な
う必要があること、堆積したシリコン薄膜はエピタキシ
ャル成長膜であること、ガス種が限定されること、選択
性を保つためのガス流量、温度、雰囲気等のマージンが
狭いことなどにより、必ずしも完成された技術とは言い
がたく、また、トランジスタ特性の信頼性にも影響を与
え兼ねない。
【００２３】
【発明が解決しようとする課題】上述の如く、従来のサ
リサイド技術では、微細化によりソース・ドレイン拡散
層の接合深さが浅くなると、シリサイド膜の形成時のソ
ース・ドレイン拡散層のＳｉの消費により、ソース・ド
レイン拡散層が破壊され、接合リークが増大するという
問題があった。
【００２４】また、イオン注入法を用いずに、浅いソー
ス・ドレイン拡散層を形成する技術の一つして、不純物
を含有するシリコン薄膜の選択堆積技術を用いた方法が
知られていたが、プロセス温度が比較的高い、選択性を
保つためのガス流量、温度、雰囲気等のマージンが狭い
など制約が多く、実用的ではなかった。
【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ソース・ドレイン領域
の微細化に対して有効な半導体装置およびその製造方法
を提供することにある。
【００２６】
【課題を解決するための手段】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、半導体基板上に形成されたゲー
ト部と、前記半導体基板の表面に形成され、前記ゲート
部を介して対向する一対のソース・ドレイン拡散層と、
前記ゲート部および前記ソース・ドレイン拡散層を囲む
ように前記半導体基板に形成された素子分離絶縁膜とを
備えてなる半導体装置において、前記素子分離絶縁膜の
上面が、前記ゲート部の上面と略同一の平面上に形成さ
れていることを特徴とする。
【００２７】ここで、前記ゲート部は、少なくともゲー
ト絶縁膜とゲート電極からなり、ゲート電極上に絶縁膜
や配線等の導電膜があっても良いし、側壁に絶縁膜があ
っても良い。
【００２８】また、本発明に係る他の半導体装置（請求
項２）は、半導体基板上に形成されたゲート部と、前記
半導体基板の表面に形成され、前記ゲート部を介して対
向する一対のソース・ドレイン拡散層と、前記ゲート部
および前記ソース・ドレイン拡散層を囲むように前記半
導体基板に形成された素子分離絶縁膜とを備えてなる半
導体装置において、前記素子分離絶縁膜の上面が、前記
ゲート部の上面と略同一の平面上に形成され、前記ソー
ス・ドレイン拡散層上には導電膜、層間絶縁膜が順次形
成され、かつ前記導電膜が、前記ソース・ドレイン拡散
層に接して形成され、前記層間絶縁膜の上面が、前記素
子分離絶縁膜の上面と略同一の平面上に形成されている
ことを特徴とする。
【００２９】ここで、前記導電層膜は、前記ソース・ド
レイン拡散層の少なくとも一部に形成されていれば良
い。前記導電膜は、例えば、金属膜、金属・半導体化合
物膜である。前記導電膜は、ゲート電極と同じ導電材料
であることが好ましい。前記導電膜の膜厚は、前記絶縁
膜の膜厚より大きいことが好ましい。
【００３０】また、本発明に係る他の半導体装置（請求
項３）は、半導体基板上に形成されたゲート部と、前記
半導体基板の表面に形成され、前記ゲート部を介して対
向する一対のソース・ドレイン拡散層とを備えた半導体
装置において、前記素子分離絶縁膜の上面は、前記ゲー
ト部の上面と略同一の平面上に形成され、前記ソース・
ドレイン拡散層上には導電膜が形成され、かつこの導電
膜は、前記ソース・ドレイン拡散層に接して形成され、
前記導電膜の上面は、前記ゲート部の上面と略同一の平
面上に形成されていることを特徴とする。
【００３１】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項２）において、前記
半導体基板は単結晶半導体基板、前記導電膜は前記半導
体基板上に形成された遷移金属と半導体との合金からな
るエピタキシャル膜であることを特徴とする。
【００３２】また、本発明に係る半導体装置（請求項
１、請求項２）の具体的な形態としては、例えば、前記
ゲート部と該ゲート部よりも上層の配線とを接続するた
めのコンタクト領域が、前記素子分離絶縁膜により囲ま
れた領域に形成されていることがあげられる。ここで、
コンタクト領域が複数ある場合、全てが上記領域にある
必要はない。
【００３３】本発明に係る半導体装置の製造方法（請求
項５）は、半導体基板に該半導体基板の表面から突出し
た素子分離絶縁膜を形成し、該素子分離絶縁膜により囲
まれた素子領域を形成する工程と、この素子領域の前記
半導体基板上に、上面が前記素子分離絶縁膜の上面と略
同一の平面上に形成されるように、ゲート部を形成する
工程と、前記素子領域の前記半導体基板の表面に、前記
ゲート部を介して対向する一対のソース・ドレイン拡散
層を形成する工程と、全面に前記ソース・ドレイン拡散
層に接するように導電膜を形成した後、この導電膜を研
磨して、前記素子分離絶縁膜と前記ゲート部との間に前
記導電膜を埋め込む工程とを有することを特徴とする。
【００３４】本発明に係る他の半導体装置の製造方法
（請求項６）は、半導体基板に該半導体基板の表面から
突出した素子分離絶縁膜を形成し、該素子分離絶縁膜に
より囲まれた素子領域を形成する工程と、この素子領域
の前記半導体基板上に、ゲート絶縁膜、第１のゲート電
極、ゲート上部絶縁膜を、該前記ゲート上部絶縁膜の上
面が前記素子分離絶縁膜の上面と略同一の平面上に形成
されるように、順次形成する工程と、前記素子領域の前
記半導体基板の表面に、前記ゲート電極を介して対向す
る一対のソース・ドレイン拡散層を形成する工程と、全
面に前記ソース・ドレイン拡散層に接するように導電膜
を形成した後、この導電膜を研磨して前記素子分離絶縁
膜と前記ゲート上絶縁膜との間に前記導電膜を埋め込む
工程と、前記上部ゲート絶縁膜を除去した後、この除去
した部分に第２のゲート電極を埋め込み形成する工程と
を有することを特徴とする。
【００３５】ここで、上記半導体装置の製造方法（請求
項５、請求項６）において、上記研磨は、化学的・機械
的研磨（ＣＭＰ）であることが好ましい。
【００３６】また、第２のゲート電極の好ましい形成方
法は以下の通りである。まず、半導体基板として単結晶
半導体基板を使用し、上記除去した部分に多結晶の導電
膜を埋め込む。次いで熱処理により前記多結晶の導電膜
を前記半導体基板に対してエピタキシャル関係にある単
結晶の導電膜に変える。
【００３７】また、前記素子分離絶縁膜、前記ゲート部
（ゲート電極）、この上に形成する電極の全てを研磨に
より形成することが好ましい。
【００３８】また、本発明に係る他の半導体装置の製造
方法（請求項７）は、半導体基板上にゲート部を形成す
る工程と、前記ゲート部が覆われるように全面に絶縁膜
を形成する工程と、前記絶縁膜を前記ゲート部の高さま
で平坦化する工程と、前記絶縁膜に開口部を形成して、
ソース・ドレイン層を形成する領域の前記半導体基板の
表面を露出させる工程と、全面に半導体膜または導電膜
を形成する工程と、前記開口部内に前記半導体膜または
導電膜を選択的に残置させる工程とを有することを特徴
とする。
【００３９】ここで、前記ゲート部は、少なくともゲー
ト絶縁膜とゲート電極からなり、ゲート電極上に絶縁膜
や配線等の導電膜があっても良いし、側壁に絶縁膜があ
っても良い。
【００４０】また、ソース・ドレイン層は、基板表面に
不純物を拡散してなる拡散層、不純物を含む半導体膜、
または導電膜である。
【００４１】また、前記半導体膜は、不純物を含む半導
体膜であることが好ましい。
【００４２】また、前記半導体膜または導電膜は前記開
口部の開口幅の１／２より大きい膜厚でもって全面に形
成することが好ましい。
【００４３】また、本発明に係る他の半導体装置の製造
方法（請求項８）は、上記半導体装置の製造方法（請求
項７）において、前記半導体膜または導電膜を研磨する
ことにより、前記開口部内に前記半導体膜または導電膜
を選択的に残置させることを特徴とする。
【００４４】また、本発明に係る他の半導体装置の製造
方法（請求項９）は、上記半導体装置の製造方法（請求
項７）において、前記開口部の底部の前記半導体基板の
表面に溝を形成した後、前記半導体膜または導電膜を全
面に形成することを特徴とする。
【００４５】ここで、溝の深さはソース・ドレイン層の
接合深さが好ましい。
【００４６】また、他の発明は以下のような構造の半導
体装置を提供する。すなわち、半導体基板に形成された
素子分離絶縁膜と、前記半導体基板上に形成され、上面
が該素子分離絶縁膜の上面と略同一平面に形成されたゲ
ート絶縁膜と、このゲート絶縁膜に対してソース・ドレ
イン層を形成する領域の基板表面に溝が自己整合的に形
成されていることを特徴とする半導体装置を提供する。
【００４７】［作用］本発明（請求項１）の如きの構造
を有すれば、例えば、本発明（請求項５）の方法により
ソース・ドレイン領域における抵抗を低減するための導
電膜を研磨により自己整合的に埋め込み形成できる。
【００４８】したがって、従来のシリサイド技術の場合
のように、ソース・ドレイン拡散層のシリコンと高融点
金属とを反応させる必要がないので、ソース・ドレイン
拡散層のシリコンの浸食は原理的に生じない。
【００４９】これにより、ソース・ドレイン拡散層の接
合が浅くても、本発明の導電膜により、十分にソース・
ドレイン領域の抵抗を十分に低減できるようになる。
【００５０】また、本発明（請求項７）では、全面に半
導体膜または導電膜を形成した後、この半導体膜または
導電膜を例えば研磨等により開口部内（ソース・ドレイ
ン領域）に選択的に残置させるようにしている。
【００５１】したがって、従来の選択堆積技術に比べ
て、制約が少ない方法により、ソース・ドレイン領域に
半導体膜等を選択的に形成できる。
【００５２】また、前記半導体膜として不純物を含むも
のを使用すれば、熱処理により前記不純物を半導体基板
に拡散させることにより、ソース・ドレイン層を形成で
きる。
【００５３】この方法は、不純物の濃度プロファイルの
制御性が良いので、半導体基板の表面に浅くかつ高濃度
に不純物を添加できる。したがって、浅くて低抵抗のソ
ース・ドレイン層を形成できるようになる。
【００５４】また、開口部内に半導体膜等を選択的に残
置させる工程は、全面に形成した半導体膜等の研磨によ
り自己整合的に行なうことができる。これにより、ゲー
ト長が最小加工寸法であっても、ゲート部上で半導体膜
等を確実に分離できるようになる。
【００５５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
【００５６】（第１の実施形態）図１〜図３は、本発明
の第１の実施形態に係る半導体装置の製造方法を示す工
程断面図である。
【００５７】まず、図１（ａ）に示すように、単結晶の
シリコン基板１０１の（１００）面上に、ソース・ドレ
イン・ゲート領域を規定する埋め込み素子分離絶縁膜を
形成するために厚さ０．３μｍのシリコン窒化膜（Ｓｉ
3 Ｎ4 膜）からなるマスクパターン１０２を形成した
後、このマスクパターン１０２をマスクにシリコン基板
１０１をエッチングして、基板表面に深さ０．３μｍの
素子分離溝１０３を形成する。
【００５８】次に図１（ｂ）に示すように、全面に埋め
込み素子分離絶縁膜としての厚さ約１．５μｍのＳｉＯ
2 膜１０４を形成する。このＳｉＯ2 膜１０４は、例え
ば、ＴＥＯＳガスとオゾン（Ｏ3 ）ガスとの混合ガスを
用いたＣＶＤ法により形成する。
【００５９】次に図１（ｃ）に示すように、化学的・機
械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、マスクパタ
ーン（Ｓｉ3 Ｎ4 膜）１０２の表面が露出するまでＳｉ
Ｏ2 膜１０４を研磨して、表面を平坦した後、マスクパ
ターン（Ｓｉ3 Ｎ4 膜）１０２を加熱した燐酸溶液（Ｈ
3 ＰＯ4 ）処理を用いて除去する。
【００６０】この結果、ＳｉＯ2 膜からなる埋め込み素
子分離絶縁膜１０４で囲まれたトランジスタ形成領域１
０５が形成される。このとき、図示の如く、埋め込み素
子分離絶縁膜１０４は基板表面から約０．３μｍの高さ
に突起した突起状に形成される。
【００６１】次に図１（ｄ）に示すように、ゲート部を
形成するために、まず、全面にゲート絶縁膜１０６とな
る厚さ５ｎｍの絶縁膜、ゲート電極１０７となる厚さ１
００ｎｍの燐ドープ多結晶シリコン膜、ゲート上部絶縁
膜１０８となる厚さ２００ｎｍのＢＰＳＧ膜を順次堆積
した後、これら膜をパターニングしてゲート絶縁膜１０
６、ゲート電極１０７、ゲート上部絶縁膜１０８を形成
する。
【００６２】このとき、ゲート電極１０７の幅は例えば
０．１５ｎｍである。また、ゲート上部絶縁膜１０８の
上面は、埋め込み素子分離絶縁膜１０４の上面と略同一
の平面上に形成される。
【００６３】次に同図（ｄ）に示すように、ゲート側壁
絶縁膜１０９となる厚さ３０ｎｍのＳｉ3 Ｎ4 膜を全面
に堆積した後、反応性イオンエッチング（ＲＩＥ）法等
の異方性エッチングを用いて上記Ｓｉ3 Ｎ4 膜の全面を
エッチングすることにより、ゲート側壁絶縁膜（Ｓｉ3
Ｎ4 膜）１０９を形成する。このとき、図示の如く、素
子分離絶縁膜１０４の側壁にもＳｉ3 Ｎ4 膜１０９が残
置する。
【００６４】次に図２（ａ）に示すように、ゲート絶縁
膜１０６、ゲート電極１０７、ゲート上部絶縁膜１０８
およびゲート側壁絶縁膜１０９からなるゲート部をマス
クにして不純物イオンを基板表面に注入し、熱処理によ
り上記不純物イオンを活性化して、ソース・ドレイン拡
散層１１０を形成する。
【００６５】なお、このソース・ドレイン拡散層１１０
の工程前、つまり、ゲート側壁絶縁膜１０９を形成する
前に、ゲート絶縁膜１０６、ゲート電極１０７およびゲ
ート上部絶縁膜１０８からなるゲート部をマスクにして
不純物イオンを基板表面に注入することにより、ＬＤＤ
構造のソース・ドレイン拡散層１１０を形成することも
できる。
【００６６】この後、１００ｅＶ以下の低エネルギーの
Ａｒイオンを用いて基板表面をクリーニングし、基板表
面に自然酸化膜等が形成されていない清浄な状態にす
る。
【００６７】次に図２（ｂ）に示すように、上記清浄な
状態で、ニッケルシリサイド（ＮｉＳｉ2 ）膜１１１を
方向性スパッタ法を用いて約０．４μｍの厚さに全面に
堆積した後、ＣＭＰ法を用いてＮｉＳｉ2 膜１１１を埋
め込み素子分離絶縁膜１０４およびゲート上部絶縁膜１
０８が露出するまで研磨して表面を平坦にすることによ
り、ゲート部と埋め込み素子分離絶縁膜１０４との間の
ソース・ドレイン領域にＮｉＳｉ2 膜１１１を選択的に
残置する。
【００６８】このとき、ゲート部の側壁および埋め込み
素子分離絶縁膜１０４の側壁にはテーパ状のＳｉ3 Ｎ4
膜１０９が形成されているため、素子形成領域には垂直
側を有する部分は存在しない。したがって、方向性スパ
ッタ法を用いても、素子形成領域上にはＮｉＳｉ2 膜１
１１は均一に堆積される。
【００６９】この段階ではまだＮｉＳｉ2 膜１１１は結
晶方位のそろっていない多結晶状態であった。
【００７０】次にケミカルドライエッチング（ＣＤＥ）
法を用いてＮｉＳｉ2 膜１１１の上部のみを約５０ｎｍ
の深さに選択的にエッチングした後、窒素雰囲気中で５
５０℃、３０分のアニールを行なう。
【００７１】この工程により、スパッタ法で堆積した多
結晶状態のＮｉＳｉ2 膜１１１はシリコン基板１０１の
（１００）面方位を引き継いで、ＮｉＳｉ2 膜１１１は
（１００）方位にエピタクシャル成長する。したがっ
て、ソース・ドレイン拡散層１１０上には単結晶のＮｉ
Ｓｉ2 膜１１１が形成されることになる。
【００７２】次に図２（ｃ）に示すように、全面にＳｉ
3 Ｎ4 膜を形成した後、このＳｉ3Ｎ4 膜をＣＭＰ法に
より研磨して平坦化を行なうことにより、上記ＣＤＥ法
により生じたＮｉＳｉ2 膜１１１の膜厚減少領域のみに
Ｓｉ3 Ｎ4 膜１１２を選択的に埋め込む。
【００７３】ここまでの工程により、ソース・ドレイン
拡散層１１０上にソース・ドレイン領域の抵抗を低減す
るための単結晶のＮｉＳｉ2 膜１１１が自己整合的に形
成される。
【００７４】本実施形態では、従来のサリサイド技術と
は異なり、ソース・ドレイン拡散層のＳｉとＮｉとを反
応させずに、ＮｉＳｉ2 膜１１１を形成している。した
がって、ソース・ドレイン拡散層のＳｉは消費されない
ので、ソース・ドレイン拡散層の深さが浅くても、接合
リークは生じることはない。
【００７５】次に図２（ｄ）に示すように、フッ酸蒸気
処理を用いて上部ゲート絶縁膜（ＢＰＳＧ膜）１０８を
選択的にエッチング除去して、ゲート電極１０７上に配
線溝１１８を形成する。
【００７６】次に図３（ａ）に示すように、ＴｉＮバリ
アメタル膜１１９、タングステン配線１２０を形成する
ために、ＣＶＤ法を用いて基板全面に窒化チタン膜（Ｔ
ｉＮ膜）、タングステン（Ｗ）膜を順次形成した後、Ｃ
ＭＰ法を用いてＳｉ3 Ｎ4 膜１１２および埋め込み素子
分離絶縁膜１０４の表面が露出するまで、上記窒化チタ
ン膜、タングステン膜を研磨して平坦化することによ
り、配線溝１１８内にＴｉＮバリアメタル膜１１９、タ
ングステン配線１２０を形成する。
【００７７】このとき、タングステン配線１２０の上面
は、埋め込み素子分離絶縁膜１０４の上面と略同一の平
面上に形成される。
【００７８】次に図３（ｂ）に示すように、全面に例え
ばＳｉＯ2 からなる層間絶縁膜１２１を形成した後、こ
の層間絶縁膜１２１にゲート部に対するコンタクトホー
ル１２２および上層配線溝１２３を形成する。
【００７９】ここで、コンタクトホール１２２は素子分
離絶縁膜１０４で囲まれた領域内に形成する。また、コ
ンタクトホール１２２、上層配線溝１２３はどちらを先
に形成してもよい。
【００８０】また、本実施形態では、ＮｉＳｉ2 膜１１
１がＳｉ3 Ｎ4 膜１１２で覆われているため、コンタク
トホール１２２がＮｉＳｉ2 膜１１１まで到達すること
は防止される。
【００８１】次に図３（ｃ）に示すように、層間絶縁膜
１２１にソース・ドレイン拡散層１１０に対するコンタ
クトホール１２４および上層配線溝１２５を形成する。
【００８２】最後に、図３（ｄ）に示すように、ＴｉＮ
バリアメタル膜１２６、タングステン配線１２７を形成
するために、ＣＶＤ法を用いて基板全面に窒化チタン膜
（ＴｉＮ膜）、タングステン（Ｗ）膜を順次形成した
後、ＣＭＰ法を用いて層間絶縁膜１２１の表面が露出す
るまで、上記窒化チタン膜、タングステン膜を研磨して
平坦化することにより、コンタクトホール１２２，１２
４、上層配線溝１２３，１２５内にＴｉＮバリアメタル
膜１２６、タングステン配線１２７を形成して、ＭＯＳ
トランジスタ構造が完成する。
【００８３】本実施形態によれば、０．２μｍの厚いＮ
ｉＳｉ2 膜１１１を容易に自己整合的に形成でき、これ
により、ソース・ドレイン拡散層１１０のシート抵抗を
１．５オーム／□以下まで低減できることを確認した。
【００８４】このとき、ＮｉＳｉ2 膜１１１と浅いソー
ス・ドレイン拡散層１１０との界面におけるシリコンの
消費は完全に抑制されており、従来技術を用いた場合に
は大きな問題となっていた接合リークの発生は認められ
なかった。
【００８５】さらに、このＮｉＳｉ2 膜１１１は基板に
対して低温の熱工程を用いることによって容易にエピタ
クシャル成長させることができ、ソース・ドレイン拡散
層１１０を基板と同一方位を有する単結晶とすることが
可能である。
【００８６】これにより、ＮｉＳｉ2 膜１１１とソース
・ドレイン拡散層１１０との界面は原子スケールで平坦
となり、１００万個以上のソース・ドレイン拡散層が存
在するデバイスにおいてもコンタクト抵抗のばらつきの
ない極めて信頼性の高いコンタクト界面を形成すること
ができるようになる。
【００８７】通常、シリコンと金属ニッケルを熱的に反
応させてＮｉＳｉ2 を形成する場合には、７００℃以上
の高温熱処理が必要であり、この高温熱処理によりシリ
コンの（１１１）面に沿った界面が凹凸が発生するとい
う問題がある。
【００８８】本実施形態によれば、このような問題はな
く理想的な界面特性を有するＮｉＳｉ2 を自己整合的に
容易に形成することできるようになる。
【００８９】また、本実施形態によれば、素子分離絶縁
膜１０４で囲まれたトランジスタ領域内にゲート電極１
０７に繋がるコンタクトホール１２２を形成することが
できる。したがって、本実施形態によれば、素子分離絶
縁膜１０４上に引き出した電極に対してコンタクトを形
成する必要がある従来の素子構造を用いた場合よりも集
積度をより高くできる。
【００９０】また、本実施形態では、ＮｉＳｉ2 領域
（シリサイド領域）、ゲート電極の配線領域、上層配線
領域の形成に全てＣＭＰ法による埋め込み配線プロセス
を用いている。したがって、素子の平坦化を容易に実現
でき、信頼性の高いデバイスを容易に形成することがで
きるようになる。
【００９１】なお、本実施形態は以下のように種々変形
可能である。
【００９２】例えば、シリサイド膜としてＮｉＳｉ2 膜
の代わりにＣｏＳｉ2 膜を用いても全く同様の効果が得
られる。ＣｏＳｉ2 膜を用いた場合でも同様の工程を経
ることによりソース・ドレイン拡散層に基板に対して同
一の方位を有するエピタクシャル成長した単結晶構造を
形成することができる。
【００９３】また、ＴｉＳｉ2 膜、ＷＳｉ2 膜、ＭｏＳ
ｉ2 膜、ＶＳｉ2 膜など他の種類の遷移金属とシリコン
からなるシリサイド膜を用いても同様の構造を容易に実
現することが可能である。
【００９４】また、基板に対してエピタクシャル成長す
る性質を有しないシリサイド膜を用いても良い。この場
合、上記シリサイド膜は多結晶構造を有することになる
が、シリサイド膜と基板との界面における基板のシリコ
ンの浸食は完全に抑制されるので、シリサイド膜の形成
に伴う接合リークの上昇は完全に抑制される。
【００９５】また、上述したシリサイド膜以外のものを
使用しても良い。さらに、金属膜を使用しても良い。こ
の場合においても、ソース・ドレイン拡散層上に形成す
るシリサイド膜、金属膜の膜厚は任意に決定することが
できるので、所望の素子特性を実現するための抵抗値の
制御は容易に行なうことができる。
【００９６】本発明の効果は、シリサイド膜を用いた場
合に最も効果的に発揮されるが、シリサイド膜をスパッ
タ法により形成する代わりに、例えば、厚さ５ｎｍのＴ
ｉ膜と厚さ１０ｎｍのＴｉＮ膜と厚さ０．３μｍのＷ膜
との積層膜をスパッタ法により形成した後、本実施形態
と同様の工程を経てソース・ドレイン拡散層上に自己整
合的にタングステン配線を形成しても良い。
【００９７】この場合、基板表面のシリコンが厚さ５ｎ
ｍのＴｉ膜と反応し、約１２ｎｍのシリコンが浸食され
るが、厚いＴｉＳｉ2 膜を必要とする従来のシリサイド
技術に比べればシリコンの浸食量は少なく、従来技術で
は適用不可能であった深さ８０ｎｍの浅い接合上に対し
ても適用することができた。
【００９８】（第２の実施形態）図４、図５は、本発明
の第２の実施形態に係るｐチャネルＭＯＳトランジスタ
の製造方法を示す工程断面図である。
【００９９】まず、図４（ａ）に示すように、例えば、
面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン
基板２０１を用意し、このｎ型シリコン基板２０１の表
面に深さ０．３μｍ程度の溝を形成し、この溝の中にＴ
ＥＯＳ等の材料を用いて素子分離絶縁膜２０２を埋め込
み形成する。
【０１００】次に同図（ａ）に示すように、熱酸化によ
って厚さ７ｎｍのゲート酸化膜２０３を形成し、この上
にゲート電極として厚さ５０ｎｍの不純物ドープ多結晶
シリコン膜２０４、厚さ５０ｎｍのタングステンシリサ
イド膜２０５、厚さ５０ｎｍのシリコン窒化膜２０６を
順次形成する。成膜法としては、例えば、ＬＰ−ＣＶＤ
法を用いる。
【０１０１】次に同図（ａ）に示すように、これらの積
層膜をレジストマスクを用いて反応性イオンエッチング
法によりエッチングした後、このエッチングした積層膜
の側壁に厚さ５０ｎｍ程度のシリコン窒化膜からなるゲ
ート側壁絶縁膜２０７を形成する。
【０１０２】このゲート側壁絶縁膜２０７は、例えば、
全面に厚さ５０ｎｍのシリコン窒化膜をＣＶＤ法により
堆積した後、異方性ドライエッチングにより全面エッチ
ングすることにより得られる。
【０１０３】次に図４（ｂ）に示すように、基板全面に
ＴＥＯＳを用いたＣＶＤ法によりシリコン酸化膜２０８
ａを約２００ｎｍ堆積した後、図４（ｃ）に示すよう
に、研磨によりゲート部の高さまで基板全面を平坦化す
る。
【０１０４】このとき、ゲート部の最上層がシリコン窒
化膜２０６であるため、研磨速度がシリコン酸化膜２０
８ａと異なり、シリコン酸化膜２０８ａが過剰に研磨さ
れるのを抑止できる。
【０１０５】本実施形態ではシリコン窒化膜２０６を用
いているが、要はゲート電極２０４の高さでシリコン酸
化膜２０８ａの研磨を止めることができ、かつトランジ
スタ特性に影響を与えない膜を用いればよい。
【０１０６】次に図４（ｄ）に示すように、図示しない
レジストマスクを用いてパターニングし、ソース・ドレ
イン領域上のシリコン酸化膜２０８ａを反応性イオンエ
ッチング法により除去し、開口部２０９を形成する。
【０１０７】この後、希フッ酸溶液などでソース・ドレ
イン領域の露出したシリコン表面の自然酸化膜を除去
し、基板２０１を減圧反応装置内に入れる。
【０１０８】次に減圧反応装置内に、例えば、３００℃
でジシランガスを１００ｓｃｃｍおよび１０％に希釈さ
れたジボランガスを２０ｓｃｃｍ流し、図５（ａ）に示
すように、ボロンを含有するアモルファスシリコン薄膜
２１０を基板全面に堆積させる。
【０１０９】次にアモルファスシリコン薄膜２１０を結
晶化するために、窒素雰囲気中で６００℃、２時間の熱
処理をアモルファスシリコン薄膜２１０に施す。この結
果、ソース・ドレイン領域上のアモルファスシリコン薄
膜２１０は単結晶化し、シリコン酸化膜２０８ａ上のア
モルファスシリコン薄膜２１０は多結晶化する。
【０１１０】さらに、窒素雰囲気中で高温・短時間の熱
処理を施し、シリコン薄膜２１０からボロンを基板中へ
拡散させ、同図（ａ）に示すように、ソース・ドレイン
拡散層２１１を形成する。
【０１１１】この方法は、ボロンの濃度プロファイルの
制御性が良いので、基板表面に浅くかつ高濃度にボロン
を添加できる。したがって、浅くて低抵抗のソース・ド
レイン拡散層２１１を形成できるようになる。
【０１１２】また、アモルファスシリコン薄膜２１０を
固相成長により単結晶化しているので、熱工程の低温
化、高キャリア濃度化を図れるようになる。これは浅く
て低抵抗のソース・ドレイン層２１１の形成に有利であ
る。
【０１１３】なお、一度の熱処理でアモルファスシリコ
ン薄膜２１０の結晶化と基板中へのボロンの拡散を同時
に行なっても差し支えない。
【０１１４】次にＰＨ１０〜１１に保たれたアルカリコ
ロイダルシリカを研磨剤として、基板全面を研磨する。
このとき、多結晶シリコンの研磨速度は０．５μｍ／ｍ
ｉｎであり、シリコン酸化膜の研磨速度は多結晶シリコ
ンのそれの１／１００以下であるため、図５（ｂ）に示
すように、ソース・ドレイン領域上の開口部内のみボロ
ンを含有するシリコン薄膜２１０を残留させることがで
きる。
【０１１５】すなわち、全面に形成されたシリコン薄膜
２１０を研磨により自己整合的に開口部内に選択的に残
置できる。これにより、ゲート長が最小加工寸法であっ
ても、ゲート部上でシリコン薄膜２１０を確実に分離で
きるようになる。
【０１１６】また、ソース・ドレイン拡散層の形成時ま
たはそれに関わる工程において、リソグラフィの合わせ
ずれのマージンを小さくすることができるので、ソース
・ドレイン拡散層をゲート電極と同程度の加工寸法で形
成でき、素子のより微細化が可能となる。
【０１１７】次に図５（ｃ）に示すように、全面に厚さ
２５ｎｍのチタン薄膜（不図示）、厚さ５０ｎｍのチタ
ンナイトライド薄膜（不図示）をスパッタ法により順次
堆積した後、窒素雰囲気中での７００℃、１分間の熱処
理により、上記チタン薄膜を全てシリコン薄膜（ソース
・ドレイン拡散層）２１０と反応させ、ソース・ドレイ
ン領域上にのみチタンシリサイド膜２１２を形成する。
【０１１８】この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液によって、上記チタンナイ
トライド膜およびシリコン酸化膜２０８ａ等の絶縁膜上
の未反応の上記チタン薄膜を選択的に剥離する。
【０１１９】このとき、ソース・ドレイン拡散層２１１
上に堆積したシリコン薄膜２１２の形状は、同図（ｃ）
に示すように、開口部内全面にほぼ均一に堆積している
ため、選択エピタキシャル成長膜のようにファセットが
現れ、実効的な膜厚が薄くなり、チタンシリサイド膜２
１２の形成時のＳｉの消費によるソース・ドレイン拡散
層２１１の信頼性の低下を抑止することができる。
【０１２０】次に図５（ｄ）に示すように、基板全面に
ＴＥＯＳを用いたＣＶＤ法によりシリコン酸化膜２０８
ｂを約２００ｎｍ堆積した後、図示しないレジストマス
クを用いてシリコン酸化膜２０８ｂをパターニングし、
ソース・ドレイン領域上にコンタクトホールを形成す
る。
【０１２１】次に同図（ｄ）に示すように、シリコン、
銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎ
ｍのアルミニウム膜を形成した後、これをパターニング
してソース・ドレイン電極２１３を形成する。この後、
４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処
理する。
【０１２２】（第３の実施形態）図６、図７は、本発明
の第３の実施形態に係るｐチャネルＭＯＳトランジスタ
の製造方法を示す工程断面図である。
【０１２３】まず、図６（ａ）に示すように、例えば、
面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン
基板２２１を用意し、このｎ型シリコン基板２２１の表
面に深さ０．３μｍ程度の溝を形成し、この溝の中にＴ
ＥＯＳ等の材料を用いて素子分離絶縁膜１０２を埋め込
み形成する。
【０１２４】次に同図（ａ）に示すように、第２の実施
形態と同様にしてゲート酸化膜２２３、不純物ドープ多
結晶シリコン膜２２４、タングステンシリサイド膜２２
５、シリコン窒化膜２２６および側壁シリコン窒化膜２
２７からなるゲート部を形成する。
【０１２５】次に図６（ｂ）に示すように、基板全面に
ＴＥＯＳを用いたＣＶＤ法によりシリコン酸化膜２２８
ａを約２００ｎｍ堆積した後、図６（ｃ）に示すよう
に、研磨によりゲート部の高さまで基板全面を平坦化す
る。
【０１２６】次に図６（ｄ）に示すように、図示しない
レジストマクスを用いてパターニングし、ソース・ドレ
イン領域上のシリコン酸化膜２２８ａを反応性イオンエ
ッチング法により除去し、開口部２２９を形成する。
【０１２７】次に希フッ酸溶液などでソース、ドレイン
領域の露出したシリコン基板表面の自然酸化膜を除去し
た後、基板２２１を減圧反応装置内に入れる。
【０１２８】減圧反応装置内の基板２２１の表面に、例
えば、四フッ化炭素（ＣＦ4 ）ガスのマイクロ波放電に
より生成された活性種を供給する。この結果、同図
（ｄ）に示すように、ソース・ドレイン領域の露出した
シリコン表面は所望の深さだけ選択的にエッチングさ
れ、基板表面に浅い溝が形成される。
【０１２９】この選択エッチングにより、ソース・ドレ
イン拡散の形状を、同図（ｄ）に示すように、ゲート側
壁下にオーバーラップした形状とすることができる。し
たがって、後工程で形成する不純物を含有するシリコン
薄膜により、急峻なプロファイルを有する接合界面をチ
ャネル近傍に位置できる。したがって、ソース・ドレイ
ン間の寄生抵抗を低減することができるようになる。
【０１３０】次に真空中または非酸化性雰囲気中でのシ
リコン薄膜の成膜工程に移行する。まず、図７（ａ）に
示すように、例えば、３００℃でジシランガスを１００
ｓｃｃｍおよび１０％に希釈されたジボランガスを２０
ｓｃｃｍ流し、ボロンを含有するアモルファスシリコン
薄膜２３０を基板全面に形成する。
【０１３１】次にアモルファスシリコン薄膜２３０を結
晶化するために、窒素雰囲気中で６００℃、２時間の熱
処理をアモルファスシリコン薄膜２３０に施す。この結
果、ソース・ドレイン領域上のアモルファスシリコン薄
膜２３０は単結晶化し、シリコン酸化膜２２８ａ上のア
モルファスシリコン薄膜２３０は多結晶化する。
【０１３２】このとき、アモルファスシリコン薄膜２３
０を堆積しているので、単結晶化時の熱工程を６００℃
と低温にでき、さらに、キャリア濃度を固溶限より高濃
度化することができるので、ソース・ドレイン層として
の単結晶のシリコン薄膜２３０を低抵抗化することがで
きる。
【０１３３】例えば、上記の条件でアモルファスシリコ
ン薄膜２３０を成膜した場合、ボロン濃度は約１×１０
21ａｔｏｍｓ／ｃｍ3 、６００℃、２時間の単結晶化の
熱処理で約４×１０20ａｔｏｍｓ／ｃｍ3 のキャリア濃
度が得られる。６００℃におけるボロンの固溶限は約６
×１０18ａｔｏｍｓ／ｃｍ3 なので、従来よりもはるか
に高ボロン濃度、高キャリア濃度にすることができる。
【０１３４】次に図７（ｂ）に示すように、ＰＨ１０〜
１１に保たれたアルカリコロイダルシリカを研磨剤に用
いて基板全面を研磨して、ソース・ドレイン領域上の開
口部内のみソース・ドレイン層としてのボロンを含有す
るシリコン薄膜２３０を残留させる。
【０１３５】次に図７（ｃ）に示すように、全面に厚さ
２５ｎｍのチタン薄膜（不図示）、厚さ５０ｎｍのチタ
ンナイトライド薄膜（不図示）をスパッタ法により順次
堆積した後、窒素雰囲気中、７００℃で１分間の熱処理
により、上記チタン薄膜を全てシリコン薄膜（ソース・
ドレイン層）２３０と反応させ、ソース・ドレイン層２
３０上にのみチタンシリサイド膜２３２を形成する。
【０１３６】この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド膜およびシリコン酸化膜２２８ａ等の絶縁膜上の未
反応の上記チタン薄膜を選択的に剥離する。
【０１３７】このとき、形成するシリコン薄膜２３０の
膜厚が薄いほどチタンシリサイド膜２３２とチャネルと
の間の距離を接近させることができるので、ソース・ド
レイン間の寄生抵抗を低抵抗化することができる。
【０１３８】ここで、本実施形態および第２の実施形態
では、シリサイドを形成するための金属としてチタンを
用いた場合について説明したが、他の金属、例えば、ニ
ッケル、コバルト、プラチナ、バナジウム、パラジウム
などのいずれの金属を用いても同様な効果が得られる。
このとき、金属の種類、膜厚によりシリサイド反応で消
費されるシリコン薄膜の量には差があるため、形成する
シリコン薄膜の膜厚はこれ以上にする必要がある。
【０１３９】次に図７（ｄ）に示すように、基板全面に
ＴＥＯＳを用いてＣＶＤ法によりシリコン酸化膜２２８
ｂを約２００ｎｍ堆積した後、図示しないレジストマス
クを用いてパターニングし、ソース、ドレイン拡散層２
３０上にコンタクトホールを形成する。
【０１４０】次に同図（ｄ）に示すように、シリコン、
銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎ
ｍのアルミニウム膜を形成した後、これをパターニング
してソース・ドレイン電極２３３を形成する。この後、
４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処
理する。
【０１４１】本実施形態でも第２の実施形態と同様な効
果が得られる。
【０１４２】（第４の実施形態）図８、図９は、本発明
の第４の実施形態に係るｐチャネルＭＯＳトランジスタ
の製造方法を示す工程断面図である。
【０１４３】まず、図８（ａ）に示すように、例えば、
面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン
基板２４１を用意し、このｎ型シリコン基板２４１の表
面に深さ０．３μｍ程度の溝を形成し、この溝の中にＴ
ＥＯＳ等の材料を用いて素子分離絶縁膜１４２を埋め込
み形成する。
【０１４４】次に同図（ａ）に示すように、第２の実施
形態と同様にしてゲート酸化膜２４３、不純物ドープ多
結晶シリコン膜２４４、タングステンシリサイド膜２４
５、シリコン窒化膜２４６および側壁シリコン窒化膜２
４７からなるゲート部を形成する。
【０１４５】次に図８（ｂ）に示すように、基板全面に
ＴＥＯＳを用いたＣＶＤ法によりシリコン酸化膜２４８
ａを約２００ｎｍ堆積した後、図８（ｃ）に示すよう
に、研磨によりゲート部の高さまで基板全面を平坦化す
る。
【０１４６】次に図８（ｄ）に示すように、図示しない
レジストマクスを用いてパターニングし、ソース・ドレ
イン領域上のシリコン酸化膜２４８ａを反応性イオンエ
ッチング法により除去し、開口部２４９を形成する。
【０１４７】次に希フッ酸溶液などでソース・ドレイン
領域の露出したシリコン基板表面の自然酸化膜を除去し
た後、基板２４１を減圧反応装置内に入れる。
【０１４８】減圧反応装置内の基板２４１の表面に、例
えば、四フッ化炭素（ＣＦ4 ）ガスのマイクロ波放電に
より生成された活性種を供給する。この結果、同図
（ｄ）に示すように、第３の実施形態と同様に、ソース
・ドレイン領域の露出したシリコン表面は所望の深さだ
け選択的にエッチングされる。
【０１４９】次に真空中または非酸化性雰囲気中でのシ
リコン薄膜の成膜工程に移行する。まず、図９（ａ）に
示すように、例えば、３００℃でジシランガスを１００
ｓｃｃｍおよび１０％に希釈されたジボランガスを２０
ｓｃｃｍ流して、ボロンを含有するアモルファスシリコ
ン薄膜２５０を基板全面に形成する。
【０１５０】この成膜条件では、アモルファスシリコン
薄膜２５０中のボロン濃度は４×１０20ａｔｏｍｓ／ｃ
ｍ3 となり、アモルファスシリコン薄膜２５０は低抵抗
となる。
【０１５１】このとき、アモルファスシリコン薄膜２５
０の膜厚は、ソース・ドレイン領域上の開口部２４９の
開孔幅の１／２以上にすることにより、開口部２４９を
完全に埋めるようにする。
【０１５２】次に図９（ｂ）に示すように、アモルファ
スシリコン薄膜２５０を例えばＣＭＰ法を用いてゲート
部の高さまで研磨して、ゲート部上でアモルファスシリ
コン薄膜２５０を分離し、開口部２４９内にアモルファ
スシリコン薄膜２５０を選択的に残置させる。研磨剤と
しては、例えば、ＰＨ１０〜１１に保たれたアルカリコ
ロイダルシリカを用いる。
【０１５３】この結果、アモルファスシリコン薄膜から
なる高濃度で厚めのソース・ドレイン層２５０が形成さ
れる。すなわち、低抵抗のソース・ドレイン層２５０が
形成される。したがって、シリサイド形成工程を省くこ
とができる。
【０１５４】次にソース・ドレイン層２５０を結晶化す
るために、窒素雰囲気中で６００℃、２時間の熱処理を
行なう。
【０１５５】本実施形態では、第２、第３の実施形態の
場合とは異なり、ソース・ドレイン拡散層２５０を低抵
抗化するためのシリサイド膜をソース・ドレイン層２５
０の上面に形成していないが、ソース・ドレイン層２５
０のボロン濃度は上述したように高いので、トランジス
タの動作速度は十分な値となる。
【０１５６】次に図９（ｃ）に示すように、基板全面に
ＴＥＯＳを用いたＣＶＤ法によりシリコン酸化膜２４８
ｂを約３００ｎｍ堆積した後、図示しないレジストマス
クを用いてパターニングし、ソース・ドレイン層２５０
上にコンタクトホールを形成する。
【０１５７】次に同図（ｄ）に示すように、シリコン、
銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎ
ｍのアルミニウム膜を形成した後、これをパターニング
してソース・ドレイン電極２５３を形成する。この後、
４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処
理する。
【０１５８】図１０は、本実施形態により形成したボロ
ンを含有するシリコン薄膜によるソース・ドレイン層
（ボロンドープシリコンによる拡散層）、従来のイオン
注入法で形成した拡散層の接合深さとシート抵抗との関
係を示す図である。
【０１５９】図から、本実施形態によれば、従来よりも
シート抵抗の低いソース・ドレイン拡散層を形成できる
ことが分かる。これは、本発明のソース・ドレイン層で
あるボロンを含有するシリコン薄膜は、アモルファスシ
リコン薄膜からの固相成長膜であるために、そのドーパ
ントプロファイルが急峻かつ高濃度なものとなるからで
ある。
【０１６０】また、本実施形態によれば、ソース・ドレ
イン層の深さをボロンドープシリコン薄膜のエッチング
により制御できるので、１００ｎｍ以下の浅いソース・
ドレイン層も容易に形成できる。その他、第２の実施形
態と同様な効果が得られる。第２〜第４の実施形態で
は、素子分離絶縁膜と素子領域が同じ高さ、つまり、表
面が平坦な基板にＭＯＳトランジスタを形成する場合に
ついて説明したが、素子分離絶縁膜が素子領域より高
い、つまり、表面に段差ができている基板にも同様にＭ
ＯＳトランジスタを形成することができる。
【０１６１】図３６、図３７に、第３の実施形態の場合
において、表面に段差ができている基板を用いた場合の
ＭＯＳトランジスタの工程断面を示す。なお、図６、図
７と対応する部分には図６、図７と同一符号を付してあ
る。
【０１６２】この場合、図３６（ａ）において、ゲート
部のシリコン窒化膜２２６を第３の実施形態のそれより
も素子分離絶縁膜と素子領域との段差以上厚く形成すれ
ば良い。この後の形成工程は第３の実施形態のそれに準
じる。第２、第４の実施形態において、表面に段差がで
きている基板を用いた場合も同様である。
【０１６３】また、第２〜第４の実施形態では、半導体
基板として通常のバルクのシリコン基板を用いた場合に
ついて説明したが、ＳＩＭＯＸ法等により形成したＳＯ
Ｉ基板を用いても良い。他の実施形態についても同様で
ある。
【０１６４】また、第２〜第４の実施形態では、ソース
・ドレイン領域の露出したシリコン表面をエッチングす
る方法として、ＣＦ4 をマイクロ波放電により活性化し
た材料を用いたが、この方法は他のハロゲン系材料、例
えばＦ2 ，Ｃｌ2 ，ＳＦ6 ，ＨＦ，ＣｌＦ3 等でも良
い。
【０１６５】また、第２〜第４の実施形態では、シリコ
ン薄膜の材料ガスとして、ジシランガスおよびジボラン
ガスの混合ガスを取り上げたが、ガス種に限定はなく、
例えば、シラン（ＳｉＨ4 ）やジクロルシラン（ＳｉＨ
2 Ｃｌ2 ）をはじめ、ＳｉＣｌ4 ，ＳｉＦ4 ，Ｓｉ2 Ｈ
4 Ｃｌ2 ，ＳｉＨ2 Ｆ2 ，Ｓｉ2 Ｈ2 Ｃｌ4 、Ｓｉ2Ｃ
ｌ6 ，Ｓｉ2 Ｈ4 Ｆ2 、Ｓｉ2 Ｈ2 Ｆ4 、Ｓｉ2 Ｆ6 で
も適用可能である。
【０１６６】また、不純物添加のシリコン薄膜を形成す
る際は、ｐ型ＭＯＳトランジスタの場合には、上記ガス
にジボラン以外に三塩化硼素（ＢＣｌ3 ）や三フッ化硼
素（ＢＦ3 ）など、ｎ型ＭＯＳトランジスタの場合に
は、ホスフィン（ＰＨ3 ）やアルシン（ＡｓＨ3 ）ある
いはリンや砒素を含むハロゲン化物などを混合させれば
良い。
【０１６７】（第５の実施形態）図１１は、本発明の第
５の実施形態に係るＭＯＳトランジスタの製造方法を示
す工程断面図である。
【０１６８】まず、図１１（ａ）に示すように、素子分
離絶縁膜３０２により規定された素子形成領域のシリコ
ン基板３０１上にゲート部を形成し、ソース・ドレイン
領域の基板表面をエッチングした後、全面にドーピング
膜３０７を形成する。
【０１６９】図中、３０３はゲート電極、３０４はゲー
ト絶縁膜、ゲート側壁絶縁膜およびゲート上部絶縁膜を
示している。ゲート電極３０３はそのゲート長を最小加
工寸法としたレジストマスクを用いて形成している。ド
ーピング膜３０７は、ＣＶＤ法を用いて燐、砒素、硼素
を添加したシリコン膜である。ドーピング膜３０７は、
タングステンまたはチタン等の高融点金属とシリコンと
の合金（シリサイド）でも良い。
【０１７０】ここで、ドーピング膜３０７をレジストマ
スクを用いたエッチングにより加工して、ソース・ドレ
イン層を形成すると、ゲート電極３０３を形成する際、
すでに最小加工寸法のレジストマスクを用いているの
で、マスクずれによりゲート電極３０３上にも形成さ
れ、正確な位置に形成することはできない。
【０１７１】そこで、図１１（ｂ）に示すように、ドー
ピング膜３０７を研磨して、ゲート電極３０３上のドー
ピング膜３０７を除去する。これにより、ドーピング膜
３０７を二つのソース・ドレイン領域に選択的に残置す
ることができ、正確な位置に二つのソース・ドレイン拡
散層３０５，３０６を形成できる。
【０１７２】（第６の実施形態）図１２は、本発明の第
６の実施形態に係るＭＯＳトランジスタの製造方法を示
す工程断面図である。
【０１７３】図１２（ａ）は、ゲート部まで形成した段
階を示す断面図である。
【０１７４】素子分離絶縁膜３１２には埋め込み酸化膜
を用いている。これは、例えば、シリコン基板３１１の
素子分離領域を異方性イオンエッチング法によりエッチ
ングし、ＴＥＯＳを用いたＣＶＤ法により酸化膜を堆積
した後、研磨により基板表面を平坦化することにより形
成できる。
【０１７５】素子分離絶縁膜３１２の形成後、酸素雰囲
気での９５０℃／の熱酸化によりゲート酸化膜３１４を
形成した。次にシランガスを用いたＣＶＤ法によりゲー
ト電極３１３となる多結晶シリコン膜を６２０℃で堆積
した。燐拡散により上記多結晶シリコン中に燐を導入し
た後、これをレジストマスクを用いてパターニングして
ゲート電極３１３を形成した。通常、パターニング前の
多結晶シリコン膜の上にシリコン窒化膜を堆積する。
【０１７６】ゲート電極３１３の形成後、全面にシリコ
ン酸化膜をゲート部の厚さ以上に堆積し、これを異方性
イオンエッチングにより全面エッチングして、ゲート部
の側壁に選択的に残置させる。
【０１７７】このゲート部側壁のシリコン酸化膜および
上記シリコン窒化膜はゲート酸化膜と同じ参照番号３１
４で示されている。
【０１７８】図１２（ｂ）は、ソース・ドレイン領域の
シリコン基板３１１をエッチングした直後の断面図であ
る。
【０１７９】このエッチングは、例えば、ＣＦ4 ガスを
ＲＦ放電により活性化させたいわゆるケミカルドライエ
ッチング法、またはＣｌＦ3 ガスを用いたエッチング法
により行なう。シリコン酸化膜はエッチングされずに、
シリコン基板３１１を選択的にエッチングできる方法で
あればどのような方法を用いても良いが、等方的にエッ
チングできるエッチング方法が好ましい。
【０１８０】図１２（ｃ）は、ドーピング膜３１７を基
板全面に堆積した後の断面図である。
【０１８１】ドーピング膜３１７は、例えばジシランま
たはジボランガスを用いたＣＶＤ法により３５０℃で形
成する。ｎチャンネルＭＯＳトランジスタの場合は、燐
またはＡｓを含むドーピング膜３１７を形成する。
【０１８２】図１２（ｄ）は、ドーピング膜３１７の研
磨して、第５の実施形態の場合と同様にソース・ドレイ
ン層３１５，３１６を形成した段階の断面図である。
【０１８３】ドーピング膜３１７の研磨は、例えば、ア
ルカリコロイダルシリカを研磨剤として用い、ＰＨ１０
〜１１で研磨を行なう。多結晶シリコンの研磨速度は
０．５μｍ／分であり、酸化シリコン（ＳｉＯ2 ）の研
磨速度は多結晶シリコンのそれの１／１００以下であ
る。同様に窒化シリコンの研磨速度も多結晶シリコンの
それよりも十分に小さい。したがって、ゲート電極３１
３直上の絶縁膜３１４が露出した時点で研磨は殆ど進ま
なくなった。
【０１８４】（第７の実施形態）図１３は、本発明の第
７の実施形態に係るＭＯＳトランジスタの製造方法を示
す工程断面図である。本実施形態は、二つのＭＯＳトラ
ンジスタがソースとドレインで接続している例である。
【０１８５】ゲート酸化膜は熱酸化により形成し、ゲー
ト電極３２３として多結晶シリコン膜を使用し、これは
シランガスを用いて６２０℃で成膜した。ゲート酸化膜
の形成前にダミー酸化をするなど、通常の素子形成プロ
セスを用いる方が好ましい。まず、図１３（ａ）に示す
ように、素子分離絶縁膜３２２、ゲート部を形成したシ
リコン基板３２１に、絶縁膜３２４を全面に堆積する。
【０１８６】絶縁膜３２４は酸化膜、窒化膜のどちらで
も本発明の効果は同様に得ることができる。ゲート電極
３２３上にシリコン窒化膜３２９を堆積した後、ゲート
加工を行なった方が、後の工程でゲート電極３２３が保
護されるので好ましい。
【０１８７】次に図１３（ｂ）に示すように、反応性イ
オンエッチング法を用いて全面エッチングを行なって、
ゲート電極３２３の側壁にのみ絶縁膜３２４を選択的に
残置させる。
【０１８８】この後、ソース・ドレイン領域にＢまたは
Ａｓ、Ｐなどの不純物をイオン注入法により導入し、活
性化熱処理を例えば８５０℃で行なって、ソース・ドレ
イン拡散層を形成する方法もあるが、本実施形態ではこ
のような方法は取らずに、接合領域を浅くするために、
先の実施形態と同様にドーピング膜を利用する。
【０１８９】そこで、まず、図１３（ｃ）に示すよう
に、シリコン基板３２１のソース・ドレイン領域をエッ
チングする。
【０１９０】次に図１３（ｄ）に示すように、ジボラン
およびジシランガスを用いて３５０℃でＣＶＤ法により
ドーピング膜３２７を全面に形成する。ＣＶＤ法の代わ
りにスパッタ法またはＵＨＶ蒸着法などの成膜法を用い
ても良い。
【０１９１】このとき、ドーピング膜３２７が非晶質で
あれば、窒素雰囲気中で６００℃、２時間の熱処理によ
り、結晶化しても良い。この熱処理の温度、時間は特に
他の工程の影響を与えなければより高温、より短時間で
も良く、また、６００℃より低い温度でも熱処理時間を
長くすれば結晶化できる。
【０１９２】最後に、図１３（ｅ）に示すように、アル
カリコロイダルシリカを研磨剤に用いて、ゲート部上の
ドーピング膜３２７を研磨除去して、ソース・ドレイン
層３２５，３２６を形成する。
【０１９３】このような自己整合方法によれば、ゲート
電極と同様に最小加工寸法でソース・ドレイン層を形成
できるので、集積度を上げることができ、また、ソース
・ドレイン間の抵抗および電気的容量を低減できる。
【０１９４】本実施形態の素子により作成したＣＭＯＳ
リングオシレータの遅延時間は１５ｐｓｅｃ／ｓｔａｇ
ｅ、０．２μｍルールによる従来の素子により作成した
ＣＭＯＳリングオシレータの遅延時間３０ｐｓｅｃ／ｓ
ｔａｇｅであった。これは上記ソース・ドレイン間の抵
抗および電気的容量を低減の効果を反映している。
【０１９５】なお、素子分離工程を省略して記したが、
通常の素子同様ＬＯＣＯＳ素子分離などを用いても良
い。また、ドーピング膜の替わりに、金属膜、シリコン
合金膜等の導電膜を用いることもできる。
【０１９６】（第８の実施形態）図１４は、本発明の第
８の実施形態に係るＭＯＳトランジスタの製造方法を示
す工程断面図である。本実施形態は、二つのＭＯＳトラ
ンジスタが接続していない例である。
【０１９７】まず、図１４（ａ）に示すように、素子分
離絶縁膜３３２、ゲート部を形成したシリコン基板３３
１に、ＳｉＯ2 膜３３４、レジストマスク３３８を順次
形成する。
【０１９８】ゲート電極３３３上には図示の如くシリコ
ン窒化膜３３９等の絶縁膜を形成することが好ましい。
ＳｉＯ2 膜３３４はゲート部と同じ膜厚でＴＥＯＳおよ
びオゾンを用いたＣＶＤ法により形成した。レジストマ
スク３３８は分離したい領域に形成する。
【０１９９】なお、回路設計の自由度は減少するが、素
子分離絶縁膜３３２をゲート部と同じ高さに形成しても
同様の効果を得ることができる。
【０２００】次に図１４（ｂ）に示すように、異方性エ
ッチング法により全面エッチングを行なって、ゲート部
の側壁およびレジストマスク３３８の下部のみにＳｉＯ
2 膜３３４を選択的に残置する。
【０２０１】次に図１４（ｃ）に示すように、ケミカル
ドライエッチングなどシリコンを選択的にエッチングで
きる方法を用いて、シリコン基板３３１のソース・ドレ
イン領域をエッチングする。例えば、ゲート長が０．１
μｍの場合、エッチング深さは０．０３μｍ程度にす
る。ここでは、エッチングする例を示したが、ソ−ス・
ドレイン領域にＡｓ、Ｐ、Ｂなどをイオン注入しても良
い。
【０２０２】次に図１４（ｄ）に示すように、ジボラン
およびジシランガスを用いて３５０℃でＣＶＤ法により
非晶質シリコンからなるド−ピング膜３３７を形成した
後、これを窒素雰囲気中での６００℃、２時間の熱処理
により単結晶化する。
【０２０３】ここでは、ボロンを含むドーピング膜を例
に説明したが、ボロン以外の不純物を含むシリコン膜か
らなるドーピング膜を用いても良い。さらに、ドーピン
グ膜としては、半導体膜の代わりに、金属膜や合金膜等
の導電膜を用いても良い。
【０２０４】最後に、図１４（ｅ）に示すように、アル
カリコロイダルシリカを研磨剤に用いて、ゲート電極３
３３上のドーピング膜３３７を研磨除去して、ソース・
ドレイン層３３５，３３６を形成する。
【０２０５】このような方法により、ゲート長０．１μ
ｍ、接合深さ０．０３μｍであるばかりでなく、ドーピ
ング膜をゲート電極と同様に最小加工寸法（ゲート長）
で加工して得られたソース・ドレイン層３３５，３３６
を有するＭＯＳトランジスタが得られるようになる。ま
た、各ＭＯＳトランジスタはゲート加工精度と同等の微
細加工で個々に分離され、一個の素子面積を微細加工技
術の極限まで小さくできる。
【０２０６】（第９の実施形態）図１５は、本発明の第
９の実施形態に係るＭＯＳトランジスタの製造方法を示
す工程断面図である。本実施形態も第８の実施形態と同
様に二つのＭＯＳトランジスタが接続していない例であ
る。
【０２０７】本実施形態が第８の実施形態と異なる点
は、ゲート電極の形成時に同一のマスクを用いて、分離
すべき領域にもゲート電極（ダミーゲート電極）を形成
することにある。これにより、合わせずれもなく、最小
微細加工をゲート電極の加工のみでなく、ソース・ドレ
イン層の形成にまで用いることができるようになる。
【０２０８】まず、図１５（ａ）に示すように、素子分
離絶縁膜３４２、ゲート部を形成したシリコン基板３４
１に、ＳｉＯ2 膜３４４を形成する。ゲート電極３４３
上には図示の如くシリコン窒化膜３４９等の絶縁膜を形
成することが好ましい。
【０２０９】ゲート電極３４３のゲート長は最小加工寸
法である。また、ゲート電極３４３は素子分離絶縁膜３
４２上にも形成した。このゲート電極（ダミーゲート電
極）３４３は正確には言えば各ＭＯＳトランジスタのゲ
ート電極の加工と同時に形成したと言うだけの意味であ
り、ゲート電極としての機能は持たない。
【０２１０】次に図１５（ｂ）に示すように、ゲート部
の側壁にＳｉＯ2 膜３４４を選択的に残置する。
【０２１１】次に図１５（ｃ）に示すように、シリコン
基板３４１のソース・ドレイン領域をケミカルドライエ
ッチングで選択的にエッチングする。エッチングの代わ
りにＡｓ、Ｐ、Ｂ等をイオン注入しても良い。
【０２１２】次に図１５（ｄ）に示すように、全面にド
ーピング膜３４７を堆積する。
【０２１３】次に図１５（ｅ）に示すように、研磨によ
りドーピング膜３４７の突出部を除去し、表面を平坦化
する。ここで、素子分離絶縁膜３４２上のゲート電極３
４３は絶縁膜で覆われているので、ドーピング膜３４７
を電気的に分離される。したがって、この工程で各ＭＯ
Ｓトランジスタは一つ一つに分離される。
【０２１４】（第１０の実施形態）図１６〜図１９は、
本発明の第１０の実施形態に係るＭＯＳトランジスタの
製造方法を示す工程断面図である。
【０２１５】本実施形態は、２つ以上のＭＯＳトランジ
スタのゲートとドレインを同時に形成する例である。
【０２１６】まず、図１６（ａ）に示すように、素子分
離絶縁膜３５２、第１のＭＯＳトランジスタのゲート部
を形成したシリコン基板３５１に、ＳｉＯ2 膜３５４を
形成する。ゲート電極３５３上には図示の如くシリコン
窒化膜３４９等の絶縁膜を形成することが好ましい。
【０２１７】次に図１６（ｂ）に示すように、異方性エ
ッチングを用いてゲート電極３５３の側壁に絶縁膜３５
４を選択的に残置する。
【０２１８】次に図１６（ｃ）に示すように、第２のＭ
ＯＳトランジスタのゲート酸化膜３６１を形成した後、
レジスト３６１により第２のＭＯＳトランジスタの形成
領域を覆う。ゲート酸化膜３６１を形成する前に通常行
なうダミー酸化などを行なっても良い。
【０２１９】次に図１６（ｄ）に示すように、第１のＭ
ＯＳトランジスタの領域のゲート酸化膜３６１をＲＩＥ
または弗酸、フッ化アンモニウム水溶液などを用いて選
択的に除去した後、レジスト３６１を剥離する。
【０２２０】次に図１６（ｅ）に示すように、シリコン
基板３５１の第１のＭＯＳトランジスタのソース・ドレ
イン領域をエッチング除去する。
【０２２１】Ｐ、Ａｓ、Ｂなどをイオン注入しても良い
が、その場合は図１６（ｄ）の工程でレジスト３６１の
剥離を行なう前に、イオン注入する方が第２のＭＯＳト
ランジスタのゲート酸化膜の下にイオンが打ち込まれず
好ましい。
【０２２２】次に図１７（ａ）に示すように、ドーピン
グ膜３６７を全面に形成する。ドーピング膜３６７とし
ては、例えば、ＣＶＤ法によりボロン（ｐ型不純物）ま
たはヒ素（ｎ型不純物）やリン（ｎ型不純物）を含むシ
リコン膜を用いることが好ましい。ドーピング膜の代わ
りに導電膜を用いても良い。
【０２２３】次に図１７（ｂ）に示すように、ゲート部
上のドーピング膜３６７を研磨により除去する。
【０２２４】次に図１７（ｃ）に示すように、第１のＭ
ＯＳトランジスタを覆うレジストマスク３６０および第
２のＭＯＳトランジスタのゲート部領域を覆うレジスト
マスク３６０を形成する。レジストマスク３６０は、素
子分離絶縁膜３５２上で切る必要はあるが、素子分離絶
縁膜３５２であればどこでも良いので、合わせずれの問
題はない。
【０２２５】次に図１７（ｄ）に示すように、レジスト
マスク３６０をマスクに用いて異方性エッチング法によ
りドーピング膜３５７をエッチングすることにより、第
１のＭＯＳトランジスタのソース・ドレイン層３５５，
３５６、第２のＭＯＳトランジスタのゲート電極３６３
を形成する。このとき、ゲート酸化膜３６１をエッチン
グストッパーにしてエッチングを止めても、あるいはゲ
ート酸化膜３６１までエッチング除去しても良い。
【０２２６】次に図１７（ｅ）に示すように、全面に絶
縁膜３５４を形成する。
【０２２７】次に図１８（ａ）に示すように、異方性エ
ッチング法を用いて絶縁膜３５４の全面をエッチングし
て、第２のＭＯＳトランジスタのゲート部の側壁および
第１のＭＯＳトランジスタのソース・ドレイン層３５６
の側壁に絶縁膜３５４を選択的に残置させる。
【０２２８】次に図１８（ｂ）に示すように、全面に絶
縁膜３５８を形成する。この絶縁膜３５８は後工程（図
１９（ｂ））の研磨時のストッパーとして用いる。
【０２２９】次に図１８（ｃ）に示すように、第１のＭ
ＯＳトランジスタの領域にレジスト３６０を形成する。
このレジスト３６０は素子分離絶縁膜３５２上で切る必
要はあるが、素子分離絶縁膜３５２であればどこでも良
いので、合わせずれの問題はない。
【０２３０】次に図１８（ｄ）に示すように、レジスト
３６０をマスクにして、第２のＭＯＳトランジスタの領
域の絶縁膜３５８を反応性イオンエッチング、ケミカル
ドライエッチングまたは弗酸系水溶液を用いたウエット
エッチングにより除去した後、レジスト３６０を剥離す
る。
【０２３１】次に図１８（ｅ）に示すように、シリコン
基板３５１の第２のＭＯＳトランジスタのソース・ドレ
イン領域をケミカルドライエッチングなどを用いてエッ
チングする。Ｐ、Ａｓ，Ｂなどをイオン注入しても良
い。
【０２３２】次に図１９（ａ）に示すように、全面にド
ーピング膜３５７を全面に形成する。ドーピング膜３５
７としては、例えば、ＣＶＤ法によるボロン（ｐ型不純
物）またはヒ素（ｎ型不純物）やリン（ｎ型不純物）を
含むシリコン膜を用いることが好ましい。ドーピング膜
の代わりに導電膜を用いても良い。
【０２３３】次に図１９（ｂ）に示すように、研磨によ
り第１および第２のＭＯＳトランジスタのゲート部上の
ドーピング膜３５７を除去する。この結果、第２のＭＯ
Ｓトランジスタのソース・ドレイン層３５５，３５６が
形成されるとともに、第１のＭＯＳトランジスタと第２
のＭＯＳトランジスタとは電気的に分離される。
【０２３４】上記方法の場合、第１のＭＯＳトランジス
タのソース・ドレイン層３５６と、第２のＭＯＳトラン
ジスタのゲート電極３６３とを接続するためには、さら
に層間絶縁膜を形成し、この層間絶縁膜にコンタクトホ
ールを開口して、アルミニウム電極等により上記ソース
・ドレイン層３５６とゲート電極３６３とを接続するこ
とになる。
【０２３５】このような層間絶縁膜、コンタクトホー
ル、アルミニウム電極の工程によらずに、上記ソース・
ドレイン層３５６とゲート電極３６３とを接続するに
は、図１７（ｃ）の工程において図に示すパターンのレ
ジスト３６０を用いる代わりに、図１９（ｃ）に示すパ
ターンのレジスト３６０、つまり、第２のＭＯＳトラン
ジスタの領域のドーピング膜３７まで覆うレジスト３６
０を用いると良い。
【０２３６】これにより、図１９（ｄ）に示すように、
第１のＭＯＳトランジスタのソース・ドレイン層３５６
と第２のＭＯＳトランジスタのゲート電極３６３がつな
がった素子構造を形成できる。
【０２３７】ＣＭＯＳインバータを用いたＳＲＡＭの場
合、あるＭＯＳトランジスタのドレインと他のＭＯＳト
ランジスタのゲートが接続した構造になるので、このよ
うな場合に図１９（ｃ）、図１９（ｄ）に示した方法を
用いることにより、プロセスの短縮化や単純化を図れる
ようになる。
【０２３８】なお、図中、左側の素子（第１のＭＯＳト
ランジスタ）はチャネルと平行な断面、右側の素子（第
２のＭＯＳトランジスタ）はチャネルと垂直な断面図
（紙面に対して垂直方向にソース・ドレイン層が位置し
ている）。
【０２３９】（第１１の実施形態）図２０〜図２２は、
本発明の第１１の実施形態に係るＣＭＯＳトランジスタ
の製造方法を示す工程断面図である。
【０２４０】まず、図２０（ａ）に示すように、素子分
離絶縁膜３７２が形成されたシリコン基板３７１にゲー
ト絶縁膜、ゲート電極からなるｎチャンネルＭＯＳトラ
ンジスタのゲート部３７３を形成する。ここでは図示し
ていないが、通常のＭＯＳプロセス通りに、素子分離を
行なう前、ゲート酸化膜を形成する前にダミー酸化膜、
窒化膜を形成する。また、ここではｎチャンネルＭＯＳ
トランジスタを先に作製する手順を述べるが、ｐチャン
ネルＭＯＳトランジスタから先に作製しても良い。
【０２４１】次に図２０（ｂ）に示すように、シリコン
酸化膜３７４をゲート部３７３の厚さ以上に堆積する。
【０２４２】次に図２０（ｃ）に示すように、ｐチャン
ネルＭＯＳトランジスタの形成領域にレジスト３７５を
形成する。
【０２４３】次に図２０（ｄ）に示すように、レジスト
３７５をマスクにしてシリコン酸化膜３７４の全面を反
応性イオンエッチング法によりエッチングして、ゲート
部３７３の側壁および上面、ならびにレジスト３７５の
下部にシリコン酸化膜３７４を選択的に残置させる。
【０２４４】次に図２１（ａ）に示すように、ｎチャネ
ルＭＯＳトランジスタのソース・ドレイン領域のシリコ
ン基板３７１の表面をエッチングする。ソース・ドレイ
ン領域リンまたはヒ素等をイオン注入しても良い。
【０２４５】次に図２１（ｂ）に示すように、リンドー
プまたはヒ素ドープのアモルファス状態または多結晶状
態のシリコン膜、つまり、ドーピング膜３７８を全面に
形成する。アモルファス状態の場合は結晶化熱処理工程
を行なっても良い。
【０２４６】次に図２１（ｃ）に示すように、研磨によ
りシリコン酸化膜３７４およびゲート部上のドーピング
膜３７８を除去して、ソース・ドレイン拡散層３７９，
３８０を形成する。
【０２４７】次に図２１（ｄ）に示すように、全面にシ
リコン酸化膜３８１を形成した後、レジスト３８２をｎ
チャネルＭＯＳトランジスタの領域に形成し、このレジ
スト３８２をマスクにしてｐＭＯＳトランジスタのシリ
コン酸化膜３７４をエッチング除去する。ただし、ソー
ス・ドレイン拡散層３８０の側壁にはシリコン酸化膜３
７４が残る。これはソース・ドレイン拡散層３８０の側
壁の外側にもレジスト３８２が存在するからである。
【０２４８】次に図２２（ａ）に示すように、図示しな
いｐチャネルＭＯＳトランジスタのゲート絶縁膜を形成
した後、全面にｐチャネルＭＯＳトランジスタのゲート
電極となる半導体膜または導電膜３８３を形成した後、
この上にレジスト３８２をｐチャネルＭＯＳトランジス
タのゲート領域に形成する。
【０２４９】次に図２２（ｂ）に示すように、レジスト
３８２をマスクにして反応性イオンエッチング法により
半導体膜または導電膜３８３をエッチングして、ｐチャ
ネルＭＯＳトランジスタのゲート電極３８３を形成す
る。ゲート電極３８３上にはシリコン窒化膜を形成して
おくことが好ましい。
【０２５０】次に図２２（ｃ）に示すように、全面にゲ
ート部（ゲート絶縁膜、ゲート電極３８３）以上の厚さ
のシリコン酸化膜３８４を形成する。
【０２５１】次に図２２（ｄ）に示すように、シリコン
酸化膜３８４の全面を反応性イオンエッチング法により
エッチングして、ゲート部の側壁にシリコン酸化膜３８
４を選択的に残置させる。
【０２５２】次に図２１（ｅ）〜図２１（ｃ）の工程と
同様にドーピング膜を埋め込み形成して、ソース・ドレ
イン層を形成して、ｐチャネルＭＯＳトランジスタを形
成する。ただし、ドーピング膜はボロン等のｐ型不純物
を含んだものを使用する。不純物は成膜と同時に導入し
ても良いし、成膜後にＢイオン注入することにより導入
しても良い。
【０２５３】（第１２の実施形態）図２３は、本発明の
第１２の実施形態に係るＭＯＳトランジスタの平面図で
ある。
【０２５４】まず、図２３（ａ）に示すように、ソース
・ドレイン領域の絶縁膜４１０を除去して、シリコン基
板４０２の表面を露出させる。
【０２５５】次に図２３（ｂ）に示すように、ゲート電
極４０３となる半導体膜または導電膜を全面に堆積した
後、この半導体膜または導電膜を最小加工技術を用いて
加工し、図示の如く、ソース・ドレイン領域を囲むパタ
ーンのゲート電極４０３を形成する。
【０２５６】ソース・ドレイン領域を他の素子のソース
・ドレイン領域またはゲート電極と接続する場合は、第
５の実施形態や第８の実施形態で示した断面になるよう
に、ソース・ドレイン領域を囲う部分のゲート電極４０
３の一部を除去しておけば良い。
【０２５７】次に図２３（ｃ）に示すように、ゲート側
壁絶縁膜４０４となる絶縁膜を全面にゲート電極４０３
の厚さ以上に堆積した後、上記絶縁膜の全面を異方性エ
ッチング法によりエッチングして、ゲート電極４０３の
側壁以外の絶縁膜を除去して、ゲート側壁絶縁膜４０４
を形成する。なお、ゲート電極４０３上には上記絶縁膜
を残しておいても良い。
【０２５８】次に図２３（ｄ）に示すように、ソース・
ドレイン層４０７となる半導体膜または導電膜を全面に
堆積した後、研磨によりゲート電極４０３上の上記半導
体膜または導電膜を除去する。
【０２５９】この結果、自己整合的に二つのソース・ド
レイン層４０７を形成できる。これらソース・ドレイン
層４０７は電気的に分離されている。ゲート電極４０３
の外側の領域にも上記半導体膜等は残置するが、この半
導体膜等はソース・ドレイン層４０７とは電気的に分離
されている。
【０２６０】（第１３の実施形態）図２４は、本発明の
第１３の実施形態に係るＭＯＳトランジスタの平面図で
ある。これは従来のゲートパターンを用いた例である。
【０２６１】まず、図２４（ａ）に示すように、ソース
・ドレイン領域の絶縁膜４１１を除去して、シリコン基
板４１２の表面を露出させる。
【０２６２】次に図２４（ｂ）に示すように、ゲート電
極４１３となる半導体膜または導電膜を全面に堆積した
後、この半導体膜または導電膜を最小加工技術を用いて
加工し、図示の如く、通常パターンのゲート電極４１３
を形成する。
【０２６３】次に図２４（ｃ）に示すように、ゲート側
壁絶縁膜４１４となる絶縁膜を全面にゲート電極４１３
の厚さ以上に堆積した後、上記絶縁膜の全面を異方性エ
ッチング法によりエッチングして、ゲート電極４１３の
側壁以外の絶縁膜を除去して、ゲート側壁絶縁膜４１４
を形成する。なお、ゲート電極４１３上には上記絶縁膜
を残しておいても良い。
【０２６４】次に図２４（ｄ）に示すように、ソース・
ドレイン層となる半導体膜または導電膜４１７を全面に
堆積した後、研磨によりゲート電極４１３上の半導体膜
または導電膜４１７を除去する。この結果、半導体膜ま
たは導電膜４１７はゲート電極４１３と電気的に分離さ
れる。ただし、半導体膜等４１７はこの段階では二つに
分離されていない。
【０２６５】この後、レジストマスクを用いて上記半導
体膜等を分離して二つのソース・ドレイン層を形成す
る。
【０２６６】（第１４の実施形態）図２５は、本発明の
第１４の実施形態に係るＭＯＳトランジスタを示す図で
ある。
【０２６７】図中、４２１はシリコン基板を示してお
り、このシリコン基板４２１には素子分離絶縁膜４２２
が形成されている。ソース・ドレイン層４２５，４２６
は、ゲート電極４２３を形成した後、半導体膜等を研磨
して埋め込み形成したものである。上記研磨は素子分離
絶縁膜４２２またはゲート部の上面で止まる。半導体膜
等の埋め込みの前に埋め込む領域にイオンを注入しても
良い。
【０２６８】層間絶縁膜４２２にはコンタクトホールが
開口されており、この中には上層配線４３２が埋め込ま
れている。図では上層配線４３２は完全に埋め込まれて
いるが膜状でも良い。また、必要であれば層間絶縁膜４
２２上に上層配線４３２を残しておいても良い。これは
例えばマスク加工により行なう。
【０２６９】図２５（ｃ）に示すように、ゲート領域と
上層配線領域でゲート電極４２３下の絶縁膜４２０の厚
さは異なり、図示の如く、ゲート領域よりも上層配線領
域のほうが厚い方が好ましい。例えば、ゲート領域の絶
縁膜４２０の膜厚は５ｎｍ、上層配線領域のゲート絶縁
膜４２０の膜厚は１００ｎｍとする。絶縁膜４２０とし
ては、酸化膜、窒化膜などを用いる。
【０２７０】ゲート電極４２３、ソース・ドレイン層４
２５，４２６はＬＳＩ作製に用いることのできる最小加
工幅で加工されている。上層配線の配線溝の開口幅は最
小加工幅より大きくても良く、また、合わせずれの余裕
を取ることができる。
【０２７１】図２６、図２７は、本実施形態のＭＯＳト
ランジスタを作製するための基本方針を説明するための
図である。
【０２７２】図２６は、はじめに厚さの異なる絶縁膜４
２０ａ，４２０ｂを形成した後（図２６（ａ））、ゲー
ト電極４２３と上層配線４３２を形成する（図２６
（ｂ））を形成する方法を示している。
【０２７３】図２７は、はじめに厚い縁絶膜４２０ｃ、
ゲート領域および上層配線領域に上層配線４３２を形成
した後（図２７（ｂ））、上層配線領域をレジストマス
ク４３０で覆ってゲート領域の上層配線４３２、絶縁膜
４２０ｃをエッチング除去してから、薄い絶縁膜、ゲー
ト電極を形成する方法を示している。
【０２７４】図２８に、ゲート電極とソース・ドレイン
形成用のマスクとの合わせずれによるゲート長の変動を
減少させる方法を示す。
【０２７５】まず、図２８（ａ）に示すように、素子分
離絶縁膜４２２、ゲート電極４２３、上層配線４３２を
形成する。上層配線４３２と接続する部分のゲート電極
４２３は４５度のテーパ形状になっている。この段階で
はまでゲート電極は完成していない。
【０２７６】次に図２８（ｂ）に示すように、ソース・
ドレイン形成用のレジストマスク４３０を形成する。
【０２７７】次に図２８（ｃ）に示すように、レジスト
マスク４３０を用いてゲート電極４２３をエッチングし
て、基板を露出させる。このとき、上層配線４３２と接
続する部分のゲート電極４２３がテーパ形状に形成され
ているため、レジストマスク４３０が横方向にずれて
も、ゲート長の変動は小さいものとなる。この段階でゲ
ート電極は完成する。
【０２７８】図２９〜図３１は、図２６に示した方法の
詳細を示す工程断面図である。
【０２７９】まず、図２９（ａ）に示すように、ゲート
絶縁膜よりも厚い絶縁膜４２２を形成する。成膜法とし
ては例えばＣＶＤ法または熱酸化法を用いる。膜厚は例
えば１００ｎｍである。
【０２８０】次に図２９（ｂ）に示すように、上層配線
領域の絶縁膜４２２上にレジストマスク４３０を形成す
る。
【０２８１】次に図２９（ｃ）に示すように、レジスト
マスク４３０を用いてゲート領域の絶縁膜４２２をＲＩ
Ｅ、ＣＤＥまたはＨＦ溶液などにより除去する。この結
果、ゲート領域の基板２２１の表面が露出する。
【０２８２】次に図２９（ｄ）に示すように、レジスト
マスク４３０をアッシャーまたはＳＨ（硫酸と過酸化水
素の混合溶液）により除去する。
【０２８３】次に図２９（ｅ）に示すように、例えば、
９５０℃／Ｏ2 ／３０分の酸化によりゲート絶縁膜４３
１を形成する。
【０２８４】次に図２９（ｆ）に示すように、ゲート電
極４２３、上層配線４３２としての半導体薄膜または導
電薄膜を形成する。薄膜に生じた段差は、研磨を用いて
取り除く方が好ましい。また、薄膜上には窒化膜などの
絶縁膜を形成しておくほうが好ましい。
【０２８５】次に図２９（ｇ）に示すように、レジスト
マスク４３０を形成する。
【０２８６】次に図２９（ｈ）に示すように、異方性エ
ッチングなどを用いてＭＯＳ素子領域以外の半導体薄膜
または導電薄膜を除去する。
【０２８７】次に図３０（ａ）に示すように、基板４２
１の表面が露出してから素子分離として必要な深さまで
さらに基板４２１をエッチングする。
【０２８８】次に図３０（ｂ）に示すように、レジスト
４３０を除去する。
【０２８９】次に図３０（ｃ）に示すように、全面に素
子分離絶縁膜としての絶縁膜４２２を堆積する。例え
ば、基板のエッチング量が２μｍ、ゲート絶縁膜の膜厚
が１００ｎｍ、ゲート電極（半導体膜４２３）の膜厚が
４００ｎｍの場合、ＴＥＯＳにより２．５μｍ以上の酸
化膜４２２を形成する。
【０２９０】次に図３０（ｄ）に示すように、研磨によ
りゲート電極４２３および上層配線４３２上の絶縁膜４
２２を除去することにより、溝内に絶縁膜４２２を選択
的に残置させる。この結果、埋め込み素子分離絶縁膜４
２２が形成される。
【０２９１】次に図３０（ｅ）に示すように、レジスト
マスク４３０を用いて半導体薄膜または導体膜薄膜を除
去する。このとき、ゲート酸化膜が露出した段階で一旦
エッチングを停止し、改めてＨＦ等でゲート酸化膜を除
去しても良い。
【０２９２】このとき、２つ以上のＭＯＳトランジスタ
のソース・ドレイン間またはドレイン・ゲート間を接続
する場合、第７、第８の実施形態に示したように、配線
となる半導体薄膜または導電膜を残しておいても良い。
【０２９３】次に図３０（ｆ）に示すように、レジスト
マスク４３０を除去した後、ソース・ドレイン層４２
５，４２６を形成する領域の基板が露出するまでエッチ
ングする。
【０２９４】次に図３０（ｇ）に示すように、全面に絶
縁膜４２８を形成する。
【０２９５】次に図３０（ｈ）に示すように、異方性エ
ッチング法により、絶縁膜４２８の全面をエッチングし
て、ゲート側壁絶縁膜４２８を形成する。次にソース・
ドレイン領域の基板を接合深さまでエッチングするか、
またはイオン注入を用いて接合を形成する。
【０２９６】次に図３１（ａ）に示すように、全面に半
導体膜または導電膜４２７を堆積する。
【０２９７】次に図３１（ｂ）に示すように、研磨によ
り素子分離絶縁膜４２２およびゲート電極４２３上の半
導体膜または導体膜４２７を除去する。
【０２９８】次に図３１（ｃ）に示すように、全面に絶
縁膜４２８を堆積する。
【０２９９】次に図３１（ｄ）に示すように、レジスト
マスク４３０を形成し、反応性イオン異方性エッチング
などを用いてソース・ドレイン層４２５，４２６と上層
配線、ゲート電極４２３と上層配線との接続に必要なコ
ンタクトホール４３３を形成する。図に示すようにコン
タクトホール４３３はゲート電極４２３からずらし、合
わせずれによるショートが起こらないようにする。
【０３００】最後に、図３１（ｅ）に示すように、レジ
ストマスク４３０を除去した後、例えば、アルミニウム
などからなる配線４３２を形成する。
【０３０１】図３２〜図３４は、図２７に示した方法の
詳細を示す工程断面図である。
【０３０２】まず、図３２（ａ）に示すように、ゲート
絶縁膜よりも厚い絶縁膜４２２を形成する。成膜法とし
ては例えばＣＶＤ法または熱酸化法を用いる。膜厚は例
えば１００ｎｍである。
【０３０３】次に図３２（ｂ）に示すように、半導体膜
または導電膜４２７を形成する。
【０３０４】次に図３２（ｃ）に示すように、ＭＯＳト
ランジスタを形成する領域にレジストマスク４３０を形
成する。
【０３０５】次に図３２（ｄ）に示すように、レジスト
マスク４３０をマスクにし、異方性エッチング法などに
よりＭＯＳトランジスタ領域以外の半導体膜または導電
膜４２７をエッチング除去する。
【０３０６】次に図３２（ｅ）に示すように、レジスト
マスク４３０をマスクにして、絶縁膜４２２をエッチン
グして、基板４２１を露出させた後、素子分離溝として
必要な深さまで基板４２１をエッチングする。
【０３０７】次に図３２（ｆ）に示すように、レジスト
マスク４３０を除去する。
【０３０８】次に図３２（ｇ）に示すように、全面に埋
め込み素子分離絶縁膜としての絶縁膜４２２を堆積す
る。例えば、基板４２１のエッチング量が２μｍ、前の
厚い絶縁膜４２２の膜厚が０．５μｍ、半導体膜または
導電膜４２７の膜厚が０．５μｍの場合、ＴＥＯＳによ
り３μｍ以上の酸化膜を堆積する。
【０３０９】次に図３２（ｈ）に示すように、研磨によ
り半導体膜または導電膜４２７上の絶縁膜４２２を除去
する。この結果、埋め込み素子分離絶縁膜が完成する。
【０３１０】次に図３３（ａ）に示すように、上層配線
を形成する領域にレジストマスク４３０を形成する。
【０３１１】次に図３３（ｂ）に示すように、ゲート電
極を形成する領域の半導体膜または導電膜４２７を異方
性エッチング、ＣＤＥなどを用いて除去する。
【０３１２】次に図３３（ｃ）に示すように、ゲート電
極を形成する領域の絶縁膜４２２を異方性エッチング、
ＣＤＥまたはＨＦ溶液などにより除去し、基板４２１を
露出させる。
【０３１３】次に図３３（ｄ）に示すように、レジスト
マスク４３０をアッシャーまたはＳＨ（硫酸と過酸化水
素の混合溶液）などを用いて除去する。
【０３１４】次に図３３（ｅ）に示すように、例えば、
９５０℃／Ｏ2 ／３０分の酸化によりゲート酸化膜４３
１を形成する。
【０３１５】次に図３３（ｆ）に示すように、全面にゲ
ート電極となる半導体薄膜または導体薄膜４２３を堆積
する。半導体薄膜または導電薄膜４２３上には窒化膜な
どの絶縁膜を形成しておくことが好ましい。
【０３１６】次に図３３（ｇ）に示すように、研磨を用
いて素子分離絶縁膜４２２上の半導体薄膜または導電薄
膜４２３を除去する。
【０３１７】次に図３３（ｈ）に示すように、レジスト
マスク４３０を用いてソース・ドレイン層を形成する領
域の半導体薄膜または導体膜薄膜４２３を除去して、ゲ
ート電極４２３が完成する。このとき、ゲート酸化膜が
露出した段階で一旦エッチングを停止し、改めてＨＦ等
でゲート酸化膜を除去しても良い。
【０３１８】このとき、２つ以上のＭＯＳトランジスタ
のソース・ドレイン間またはドレイン・ゲート間を接続
する場合、第７、第８の実施形態に示したように、配線
となる半導体薄膜または導電膜を残しておいても良い。
【０３１９】次に図３４（ａ）に示すように、レジスト
マスク４３０を除去し、ソース・ドレイン層を形成する
領域の基板４２１が露出するまでエッチングする。
【０３２０】次に図３４（ｂ）に示すように、全面に絶
縁膜４２８を堆積する。
【０３２１】次に図３４（ｃ）に示すように、異方性エ
ッチングを用いて、絶縁膜４２８の全面をエッチングし
て、ゲート側壁絶縁膜４２８を形成する。この後、ソー
ス・ドレイン層を形成する領域の基板を接合深さまでエ
ッチングするか、あるいはイオン注入を用いて接合を形
成する。
【０３２２】次に図３４（ｄ）に示すように、全面に半
導体膜または導電膜４２７を形成する。
【０３２３】次に図３４（ｅ）に示すように、研磨によ
り素子分離絶縁膜４２２およびゲート電極４２３上の半
導体膜または導体膜４２７を除去して、ソース・ドレイ
ン層４２５，４２６が完成する。
【０３２４】次に図３４（ｆ）に示すように、全面に絶
縁膜４２８を堆積する。
【０３２５】次に図３４（ｇ）に示すように、反応性イ
オン異方性エッチングなどを用いてソース・ドレイン層
４２５，４２６と上層配線、ゲート電極４２３と上層配
線との接続に必要なコンタクトホール４３３を形成す
る。図に示すようにコンタクトホール４３３はゲート電
極４２３からずらし、合わせずれによるショートが起こ
らないようにする。
【０３２６】最後に、図３４（ｅ）に示すように、レジ
ストマスク４３０を除去した後、例えば、アルミニウム
などからなる配線４３２を形成する。
【０３２７】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、シリコ
ン基板を用いたが、例えばＧａＡｓ基板等の他の半導体
基板を用いても良い。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。
【０３２８】
【発明の効果】以上詳述したように本発明（請求項１〜
請求項６）によれば、ソース・ドレイン領域における抵
抗を低減するための導電膜を研磨により自己整合的に埋
め込み形成できる。このため、シリサイド技術の場合と
は異なり、シリコンの消費は起こらないので、ソース・
ドレイン層の接合が浅くても、ソース・ドレイン層の破
壊は起こらない。したがって、ソース・ドレイン層の接
合が浅くても、本発明の導電膜により、十分にソース・
ドレイン領域の抵抗を十分に低減できるようになる。
【０３２９】また、本発明（請求項７〜請求項９）によ
れば、全面に形成した半導体膜または導電膜を研磨によ
り自己整合的に開口部内（ソース・ドレイン領域）に選
択的に残置できる。これにより、ゲート長が最小加工寸
法であっても、ゲート部上で半導体膜等を確実に分離で
き、微細なソース・ドレイン層を形成できるようにな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の前
半の製造方法を示す工程断面図
【図２】本発明の第１の実施形態に係る半導体装置の中
半の製造方法を示す工程断面図
【図３】本発明の第１の実施形態に係る半導体装置の後
半の製造方法を示す工程断面図
【図４】本発明の第２の実施形態に係るＭＯＳトランジ
スタの前半の製造方法を示す工程断面図
【図５】本発明の第２の実施形態に係るＭＯＳトランジ
スタの後半の製造方法を示す工程断面図
【図６】本発明の第３の実施形態に係るＭＯＳトランジ
スタの前半の製造方法を示す工程断面図
【図７】本発明の第３の実施形態に係るＭＯＳトランジ
スタの後半の製造方法を示す工程断面図
【図８】本発明の第４の実施形態に係るＭＯＳトランジ
スタの前半の製造方法を示す工程断面図
【図９】本発明の第４の実施形態に係るＭＯＳトランジ
スタの後半の製造方法を示す工程断面図
【図１０】本発明のボロンドープシリコンによる拡散層
および従来のイオン注入法で形成した拡散層の接合深さ
とシート抵抗との関係を示す図
【図１１】本発明の第５の実施形態に係るＭＯＳトラン
ジスタの製造方法を示す工程断面図
【図１２】本発明の第６の実施形態に係るＭＯＳトラン
ジスタの製造方法を示す工程断面図
【図１３】本発明の第７の実施形態に係るＭＯＳトラン
ジスタの製造方法を示す工程断面図
【図１４】本発明の第８の実施形態に係るＭＯＳトラン
ジスタの製造方法を示す工程断面図
【図１５】本発明の第９の実施形態に係るＭＯＳトラン
ジスタの製造方法を示す工程断面図
【図１６】本発明の第１０の実施形態に係るＭＯＳトラ
ンジスタの製造方法を示す工程断面図
【図１７】本発明の第１０の実施形態に係るＭＯＳトラ
ンジスタの製造方法を示す第１の工程断面図
【図１８】本発明の第１０の実施形態に係るＭＯＳトラ
ンジスタの製造方法を示す第２の工程断面図
【図１９】本発明の第１０の実施形態に係るＭＯＳトラ
ンジスタの製造方法を示す第３の工程断面図
【図２０】本発明の第１１の実施形態に係るＣＭＯＳト
ランジスタの前半の製造方法を示す工程断面図
【図２１】本発明の第１１の実施形態に係るＣＭＯＳト
ランジスタの中半の製造方法を示す工程断面図
【図２２】本発明の第１１の実施形態に係るＣＭＯＳト
ランジスタの後半の製造方法を示す工程断面図
【図２３】本発明の第１２の実施形態に係るＭＯＳトラ
ンジスタの平面図
【図２４】本発明の第１３の実施形態に係るＭＯＳトラ
ンジスタの平面図
【図２５】本発明の第１４の実施形態に係るＭＯＳトラ
ンジスタを示す図
【図２６】本発明の第１４の実施形態に係るＭＯＳトラ
ンジスタの形成方法の基本方針を説明するための図
【図２７】本発明の第１４の実施形態に係るＭＯＳトラ
ンジスタの形成方法の他の基本方針を説明するための図
【図２８】ゲート電極とソース・ドレイン形成用のマス
クとの合わせずれによるゲート長の変動を減少させる方
法を示す工程断面図
【図２９】図２６に示したＭＯＳトランジスタの形成方
法の詳細を示す工程断面図
【図３０】図２６に示したＭＯＳトランジスタの形成方
法の詳細を示す工程断面図
【図３１】図２６に示したＭＯＳトランジスタの形成方
法の詳細を示す工程断面図
【図３２】図２７に示したＭＯＳトランジスタの形成方
法の詳細を示す工程断面図
【図３３】図２７に示したＭＯＳトランジスタの形成方
法の詳細を示す工程断面図
【図３４】図２７に示したＭＯＳトランジスタの形成方
法の詳細を示す工程断面図
【図３５】従来のサリサイド技術により形成されたＭＯ
Ｓトランジスタを示す断面図
【図３６】第３の実施形態の変形例を示す工程断面図
【図３７】第３の実施形態の変形例を示す工程断面図
【符号の説明】
１０１…シリコン基板 １０２…マスクパターン １０３…素子分離溝 １０４…ＳｉＯ2 膜（埋め込み素子分離絶縁膜） １０５…トランジスタ形成領域 １０６…ゲート絶縁膜 １０７…ゲート電極 １０８…ゲート上部絶縁膜 １０９…ゲート側壁絶縁膜 １１０…ソース・ドレイン拡散層 １１１…ニッケルシリサイド（ＮｉＳｉ2 ）膜 １１２…Ｓｉ3 Ｎ4 膜 １１８…配線溝 １１９…ＴｉＮバリアメタル膜 １２０…タングステン配線 １２１…層間絶縁膜 １２２…コンタクトホール １２３…上層配線溝 １２４…コンタクトホール １２５…上層配線溝 １２６…ＴｉＮバリアメタル膜 １２７…タングステン配線 ２０１…シリコン基板 ２０２…素子分離絶縁膜 ２０３…ゲート酸化膜 ２０４…不純物ドープ多結晶シリコン膜 ２０５…タングステンシリサイド膜 ２０６…シリコン窒化膜 ２０７…ゲート側壁絶縁膜 ２０８ａ，２０８ｂ…シリコン酸化膜 ２０９…開口部 ２１０…シリコン薄膜 ２１１…ソース・ドレイン拡散層 ２１２…チタンシリサイド膜 ２１３…ソース・ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神林 茂 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 柏木 正弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成されたゲート部と、 前記半導体基板の表面に形成され、前記ゲート部を介し
    て対向する一対のソース・ドレイン拡散層と、 前記ゲート部および前記ソース・ドレイン拡散層を囲む
    ように前記半導体基板に形成された素子分離絶縁膜とを
    具備してなる半導体装置において、 前記素子分離絶縁膜の上面は、前記ゲート部の上面と略
    同一の平面上に形成されていることを特徴とする半導体
    装置。
  2. 【請求項２】半導体基板上に形成されたゲート部と、 前記半導体基板の表面に形成され、前記ゲート部を介し
    て対向する一対のソース・ドレイン拡散層と、 前記ゲート部および前記ソース・ドレイン拡散層を囲む
    ように前記半導体基板に形成された素子分離絶縁膜とを
    具備してなる半導体装置において、 前記素子分離絶縁膜の上面は、前記ゲート部の上面と略
    同一の平面上に形成され、 前記ソース・ドレイン拡散層上には導電膜、層間絶縁膜
    が順次形成され、かつ前記導電膜は、前記ソース・ドレ
    イン拡散層に接して形成され、前記層間絶縁膜の上面
    は、前記素子分離絶縁膜の上面と略同一の平面上に形成
    されていることを特徴とする半導体装置。
  3. 【請求項３】半導体基板上に形成されたゲート部と、 前記半導体基板の表面に形成され、前記ゲート部を介し
    て対向する一対のソース・ドレイン拡散層とを具備して
    なる半導体装置において、 前記素子分離絶縁膜の上面は、前記ゲート部の上面と略
    同一の平面上に形成され、 前記ソース・ドレイン拡散層上には導電膜が形成され、
    かつこの導電膜は、前記ソース・ドレイン拡散層に接し
    て形成され、前記導電膜の上面は、前記ゲート部の上面
    と略同一の平面上に形成されていることを特徴とする半
    導体装置。
  4. 【請求項４】前記半導体基板は単結晶半導体基板、前記
    導電膜は前記半導体基板上に形成された遷移金属と半導
    体との合金からなるエピタキシャル膜であることを特徴
    とする請求項２に記載の半導体装置。
  5. 【請求項５】半導体基板に該半導体基板の表面から突出
    した素子分離絶縁膜を形成し、該素子分離絶縁膜により
    囲まれた素子領域を形成する工程と、 この素子領域の前記半導体基板上に、上面が前記素子分
    離絶縁膜の上面と略同一の平面上に形成されるように、
    ゲート部を形成する工程と、 前記素子領域の前記半導体基板の表面に、前記ゲート部
    を介して対向する一対のソース・ドレイン拡散層を形成
    する工程と、 全面に前記ソース・ドレイン拡散層に接するように導電
    膜を形成した後、この導電膜を研磨して、前記素子分離
    絶縁膜と前記ゲート部との間に前記導電膜を埋め込む工
    程とを有することを特徴とする半導体装置の製造方法。
  6. 【請求項６】半導体基板に該半導体基板の表面から突出
    した素子分離絶縁膜を形成し、該素子分離絶縁膜により
    囲まれた素子領域を形成する工程と、 この素子領域の前記半導体基板上に、ゲート絶縁膜、第
    １のゲート電極、ゲート上部絶縁膜を、該前記ゲート上
    部絶縁膜の上面が前記素子分離絶縁膜の上面と略同一の
    平面上に形成されるように、順次形成する工程と、 前記素子領域の前記半導体基板の表面に、前記ゲート電
    極を介して対向する一対のソース・ドレイン拡散層を形
    成する工程と、 全面に前記ソース・ドレイン拡散層に接するように導電
    膜を形成した後、この導電膜を研磨して前記素子分離絶
    縁膜と前記ゲート上絶縁膜との間に前記導電膜を埋め込
    む工程と、 前記上部ゲート絶縁膜を除去した後、この除去した部分
    に第２のゲート電極を埋め込み形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  7. 【請求項７】半導体基板上にゲート部を形成する工程
    と、 前記ゲート部が覆われるように全面に絶縁膜を形成する
    工程と、 前記絶縁膜を前記ゲート部の高さまで平坦化する工程
    と、 前記絶縁膜に開口部を形成して、ソース・ドレイン層を
    形成する領域の前記半導体基板の表面を露出させる工程
    と、 全面に半導体膜または導電膜を形成する工程と、 前記開口部内に前記半導体膜または導電膜を選択的に残
    置させる工程とを有することを特徴とする半導体装置の
    製造方法。
  8. 【請求項８】前記半導体膜または導電膜を研磨すること
    により、前記開口部内に前記半導体膜または導電膜を選
    択的に残置させることを特徴とする請求項７に記載の半
    導体装置の製造方法。
  9. 【請求項９】前記開口部の底部の前記半導体基板の表面
    に溝を形成した後、前記半導体膜または導電膜を全面に
    形成することを特徴とする請求項７に記載の半導体装置
    の製造方法。
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