JP3389075B2 - 半導体装置の製造方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は、金属−絶縁膜−半
導体(MIS)構造のトランジスタを用いたデバイスで
あって、ゲート電極上と拡散層上に金属シリサイドを有
する高速動作可能なデバイスを搭載した半導体装置及び
その製造方法に関するものである。
導体(MIS)構造のトランジスタを用いたデバイスで
あって、ゲート電極上と拡散層上に金属シリサイドを有
する高速動作可能なデバイスを搭載した半導体装置及び
その製造方法に関するものである。
【0002】
【従来の技術】近年、金属−絶縁膜−半導体(MIS)
構造のなかで代表的な相補型金属酸化膜半導体(CMO
S)構造のデバイスは、微細化により集積度と高速動作
性能を向上させてきた。
構造のなかで代表的な相補型金属酸化膜半導体(CMO
S)構造のデバイスは、微細化により集積度と高速動作
性能を向上させてきた。
【0003】ところで微細化の推進の中で、特にクォー
ターミクロン以降においては、トランジスタの真性遅延
成分に対し、寄生素子(抵抗、容量)による成分遅延の
割合が高くなるため、高速動作を実現するにはソース及
びドレインとゲート電極の低抵抗化が必須になってきて
いる。
ターミクロン以降においては、トランジスタの真性遅延
成分に対し、寄生素子(抵抗、容量)による成分遅延の
割合が高くなるため、高速動作を実現するにはソース及
びドレインとゲート電極の低抵抗化が必須になってきて
いる。
【0004】この低抵抗化の一例として、ソース、ドレ
イン拡散層とゲート電極が形成された半導体基板上に、
スパッタリング法により高融点金属(例えばTi、C
o、Ni)膜を形成しアニールした後、未反応金属を選
択除去して拡散層上及びゲート電極上にのみ自己整合的
に低抵抗のシリサイドを形成する方法、いわゆる、サリ
サイドが用いられている。以下上述のシリサイドの形成
方法をサイサイドと記述する。
イン拡散層とゲート電極が形成された半導体基板上に、
スパッタリング法により高融点金属(例えばTi、C
o、Ni)膜を形成しアニールした後、未反応金属を選
択除去して拡散層上及びゲート電極上にのみ自己整合的
に低抵抗のシリサイドを形成する方法、いわゆる、サリ
サイドが用いられている。以下上述のシリサイドの形成
方法をサイサイドと記述する。
【0005】このようなサリサイドを用いたMOS構造
の電界効果トランジスタ(MOS−FET)の基本構造
の一例は、図29に示すようになっている。
の電界効果トランジスタ(MOS−FET)の基本構造
の一例は、図29に示すようになっている。
【0006】このMOS−FETは、図29に示すよう
に、シリコン基板101、またはシリコン基板101内
に形成したウェル108の表面にゲート酸化膜102を
介してポリシリコンからなるゲート電極103が設けら
れるとともに、その左右にシリコン窒化膜からなるゲー
ト側壁104が配されている。
に、シリコン基板101、またはシリコン基板101内
に形成したウェル108の表面にゲート酸化膜102を
介してポリシリコンからなるゲート電極103が設けら
れるとともに、その左右にシリコン窒化膜からなるゲー
ト側壁104が配されている。
【0007】さらに、このゲート側壁104の下に、浅
いソース及びドレイン105と、深いソース及びドレイ
ン106が形成され、その後、30nm程度の高融点金
属膜が堆積された後、未反応高融点金属を除去すること
により、上記深いソース及びドレイン106とゲート電
極103上にのみ、自己整合的に形成されたシリサイド
107が設けられている。
いソース及びドレイン105と、深いソース及びドレイ
ン106が形成され、その後、30nm程度の高融点金
属膜が堆積された後、未反応高融点金属を除去すること
により、上記深いソース及びドレイン106とゲート電
極103上にのみ、自己整合的に形成されたシリサイド
107が設けられている。
【0008】この図29に示すように、従来のサリサイ
ドを用いた構造ではソース及びドレインを深く形成する
必要がある。これは、上記サリサイドにおけるシリサイ
ドの形成時に拡散層のシリコンが消費されるため、ソー
ス及びドレインを浅く形成した場合、接合リークが発生
してしまうからである。なお、単位金属膜厚当たりの消
費シリコン膜厚は、2.27[TiSi2 ]、3.64
[CoSi2 ]、1.83[NiSi]である。
ドを用いた構造ではソース及びドレインを深く形成する
必要がある。これは、上記サリサイドにおけるシリサイ
ドの形成時に拡散層のシリコンが消費されるため、ソー
ス及びドレインを浅く形成した場合、接合リークが発生
してしまうからである。なお、単位金属膜厚当たりの消
費シリコン膜厚は、2.27[TiSi2 ]、3.64
[CoSi2 ]、1.83[NiSi]である。
【0009】すなわち、従来のサリサイドを用いたMO
S−FETにおいては、ソース、ドレイン拡散層として
浅い接合を形成した場合、この浅い接合部に接合リーク
が発生しやすくなる。そこで、この接合リークを防ぐた
め、ソース及びドレインを構成する拡散層として深い接
合を形成しなければならなくなる。
S−FETにおいては、ソース、ドレイン拡散層として
浅い接合を形成した場合、この浅い接合部に接合リーク
が発生しやすくなる。そこで、この接合リークを防ぐた
め、ソース及びドレインを構成する拡散層として深い接
合を形成しなければならなくなる。
【0010】
【発明が解決しようとする課題】しかしながら、上述の
ようにソース、ドレイン拡散層として深い接合を形成す
ると、MOS−FETにおける短チャネル効果の発生が
顕著になる。このため、ゲート側壁長を十分に確保しな
ければならず、これが微細化の障害となっている。
ようにソース、ドレイン拡散層として深い接合を形成す
ると、MOS−FETにおける短チャネル効果の発生が
顕著になる。このため、ゲート側壁長を十分に確保しな
ければならず、これが微細化の障害となっている。
【0011】また、サイサイドを用いた構造の場合、ソ
ース及びドレインにおける寄生抵抗全体に対して、シリ
サイド/シリコン界面のコンタクト抵抗と、浅い接合部
の抵抗の占める割合が非常に大きい。よって、上記寄生
抵抗は、拡散層上に形成するシリサイド膜のシート抵抗
が変化しても、あまり変化しない。例えば、寄生抵抗を
真性抵抗の5%に設定すると、微細化とともに寄生抵抗
を縮小していく必要があるが、上述の理由から拡散層上
に形成するシリサイド膜の膜厚は現状より薄くしてもか
まわない。
ース及びドレインにおける寄生抵抗全体に対して、シリ
サイド/シリコン界面のコンタクト抵抗と、浅い接合部
の抵抗の占める割合が非常に大きい。よって、上記寄生
抵抗は、拡散層上に形成するシリサイド膜のシート抵抗
が変化しても、あまり変化しない。例えば、寄生抵抗を
真性抵抗の5%に設定すると、微細化とともに寄生抵抗
を縮小していく必要があるが、上述の理由から拡散層上
に形成するシリサイド膜の膜厚は現状より薄くしてもか
まわない。
【0012】一方、高速動作を可能にするには、例えば
CMOSインバータのゲート遅延時間を減少させる必要
が有り、そのためには低抵抗のゲート電極が必要になっ
てくる。
CMOSインバータのゲート遅延時間を減少させる必要
が有り、そのためには低抵抗のゲート電極が必要になっ
てくる。
【0013】図30は、ゲート長の各世代に対して要求
される、ソース、ドレイン拡散層上とゲート電極上のシ
リサイド膜のシート抵抗を示す図である。
される、ソース、ドレイン拡散層上とゲート電極上のシ
リサイド膜のシート抵抗を示す図である。
【0014】ここで、単純化するためシリサイド膜の抵
抗率が寸法に依存しない、すなわち、いわゆる細線効果
がなく細線化によって変化しないと仮定すると、シリサ
イド膜のシート抵抗はその膜厚に逆比例する。従って、
図31に示すように、ゲート長が短くなるにしたがっ
て、ゲート電極上のシリサイド膜の膜厚は今後厚くして
いく必要がある。
抗率が寸法に依存しない、すなわち、いわゆる細線効果
がなく細線化によって変化しないと仮定すると、シリサ
イド膜のシート抵抗はその膜厚に逆比例する。従って、
図31に示すように、ゲート長が短くなるにしたがっ
て、ゲート電極上のシリサイド膜の膜厚は今後厚くして
いく必要がある。
【0015】そこで本発明は、上記課題に鑑みてなされ
たものであり、ゲート電極上のシリサイド膜の膜厚がソ
ース、ドレイン拡散層上のシリサイド膜の膜厚より、十
分厚いMISトランジスタを実現し得る構造を有する半
導体装置の製造方法を提供し、また、この製造方法によ
り得られるサリサイド構造を有し、より微細化及び高速
動作を推進することができる半導体装置を提供すること
を目的とする。
たものであり、ゲート電極上のシリサイド膜の膜厚がソ
ース、ドレイン拡散層上のシリサイド膜の膜厚より、十
分厚いMISトランジスタを実現し得る構造を有する半
導体装置の製造方法を提供し、また、この製造方法によ
り得られるサリサイド構造を有し、より微細化及び高速
動作を推進することができる半導体装置を提供すること
を目的とする。
【0016】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置は、半導体基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体基板内にソース及
びドレイン拡散層を形成する工程と、前記ソース及びド
レイン拡散層に、シリサイド化を阻害する原子を選択的
に導入する工程と、前記ゲート電極上、及びソース及び
ドレイン拡散層上に高融点金属膜を形成する工程と、前
記高融点金属膜をシリサイド化し、前記ソース及びドレ
イン拡散層上に第1のシリサイド膜を形成すると共に、
前記ゲート電極上に前記第1のシリサイド膜より膜厚が
厚い第2のシリサイド膜を形成する工程とを具備するこ
とを特徴とする。
に、この発明に係る半導体装置は、半導体基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体基板内にソース及
びドレイン拡散層を形成する工程と、前記ソース及びド
レイン拡散層に、シリサイド化を阻害する原子を選択的
に導入する工程と、前記ゲート電極上、及びソース及び
ドレイン拡散層上に高融点金属膜を形成する工程と、前
記高融点金属膜をシリサイド化し、前記ソース及びドレ
イン拡散層上に第1のシリサイド膜を形成すると共に、
前記ゲート電極上に前記第1のシリサイド膜より膜厚が
厚い第2のシリサイド膜を形成する工程とを具備するこ
とを特徴とする。
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【0034】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【0035】[第1の実施の形態]まず、本発明に係る
第1の実施の形態として、サリサイド構造を有する半導
体装置について説明する。
第1の実施の形態として、サリサイド構造を有する半導
体装置について説明する。
【0036】図1は、上記サリサイド構造を有する半導
体装置の構造を示す図である。
体装置の構造を示す図である。
【0037】図1に示すように、シリコン半導体基板2
上には素子分離領域4が形成され、この素子分離領域4
間の素子形成領域にはウェル6が形成されている。さら
に、上記素子形成領域の能動素子部には、シリコン酸化
膜からなるゲート絶縁膜8が形成されている。
上には素子分離領域4が形成され、この素子分離領域4
間の素子形成領域にはウェル6が形成されている。さら
に、上記素子形成領域の能動素子部には、シリコン酸化
膜からなるゲート絶縁膜8が形成されている。
【0038】さらに、上記ゲート絶縁膜8上には、ポリ
シリコン膜10及びこのポリシリコン膜10上に積層さ
れたチタンシリサイド膜12などのシリサイド膜からな
るポリサイド型のゲート電極が形成されている。上記ゲ
ート電極の両側の側壁には、シリコン窒化膜からなるゲ
ート側壁14が形成されている。
シリコン膜10及びこのポリシリコン膜10上に積層さ
れたチタンシリサイド膜12などのシリサイド膜からな
るポリサイド型のゲート電極が形成されている。上記ゲ
ート電極の両側の側壁には、シリコン窒化膜からなるゲ
ート側壁14が形成されている。
【0039】また、上記ゲート側壁14の下のシリコン
半導体基板2内には、ソース及びドレインを構成する浅
い接合(拡散層)16が形成され、さらにこの両側には
同様にソース及びドレインを構成する深い接合(拡散
層)18が形成されている。さらに、上記深い接合18
の上部には、チタンシリサイド膜20などからなるシリ
サイド膜が形成されている。
半導体基板2内には、ソース及びドレインを構成する浅
い接合(拡散層)16が形成され、さらにこの両側には
同様にソース及びドレインを構成する深い接合(拡散
層)18が形成されている。さらに、上記深い接合18
の上部には、チタンシリサイド膜20などからなるシリ
サイド膜が形成されている。
【0040】このようなサリサイド構造において、ゲー
ト電極を構成するポリシリコン膜10上に形成された上
記チタンシリサイド膜12は、ソース及びドレインを構
成する深い接合(拡散層)18上に形成された上記チタ
ンシリサイド膜20に対して、1.2倍以上、好ましく
は2倍以上厚い膜厚を有している。このためには、例え
ばこれらチタンシリサイド膜12、20の膜厚をそれぞ
れ、ゲート電極(ポリシリコン膜10)上で60nm以
上、拡散層(深い接合18)上で50nm以下とすれば
よい。
ト電極を構成するポリシリコン膜10上に形成された上
記チタンシリサイド膜12は、ソース及びドレインを構
成する深い接合(拡散層)18上に形成された上記チタ
ンシリサイド膜20に対して、1.2倍以上、好ましく
は2倍以上厚い膜厚を有している。このためには、例え
ばこれらチタンシリサイド膜12、20の膜厚をそれぞ
れ、ゲート電極(ポリシリコン膜10)上で60nm以
上、拡散層(深い接合18)上で50nm以下とすれば
よい。
【0041】なお、本第1の実施の形態では、ゲート電
極を構成するシリサイド膜と、ソース及びドレインを構
成するシリサイド膜を、チタン(Ti)のケイ化物であ
るチタンシリサイド膜12、20としたが、これに限る
わけではなく、例えばコバルト(Co)、ニッケル(N
i)など、その他の高融点金属のケイ化物であってもよ
い。
極を構成するシリサイド膜と、ソース及びドレインを構
成するシリサイド膜を、チタン(Ti)のケイ化物であ
るチタンシリサイド膜12、20としたが、これに限る
わけではなく、例えばコバルト(Co)、ニッケル(N
i)など、その他の高融点金属のケイ化物であってもよ
い。
【0042】また、ゲート絶縁膜8をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、使用するシリコン半導体基板2は、p形あるいはn
形のいずれの導電形であってもよい。
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、使用するシリコン半導体基板2は、p形あるいはn
形のいずれの導電形であってもよい。
【0043】以上説明したように本第1の実施の形態に
よれば、ゲート電極上に形成される上記チタンシリサイ
ド膜12の膜厚を従来通常に用いられている膜厚より厚
く、あるいはソース、ドレイン拡散層上に形成される上
記チタンシリサイド膜20の膜厚を従来通常に用いられ
ている膜厚より薄くして、チタンシリサイド膜20の膜
厚に対してチタンシリサイド膜12の膜厚が1.2倍以
上厚いサリサイド構造にすることにより、微細化及び高
速動作を可能にするMISトランジスタを有する半導体
装置が実現できる。
よれば、ゲート電極上に形成される上記チタンシリサイ
ド膜12の膜厚を従来通常に用いられている膜厚より厚
く、あるいはソース、ドレイン拡散層上に形成される上
記チタンシリサイド膜20の膜厚を従来通常に用いられ
ている膜厚より薄くして、チタンシリサイド膜20の膜
厚に対してチタンシリサイド膜12の膜厚が1.2倍以
上厚いサリサイド構造にすることにより、微細化及び高
速動作を可能にするMISトランジスタを有する半導体
装置が実現できる。
【0044】次に、上記第1の実施の形態の変形例とし
てのサリサイド構造を有する半導体装置について説明す
る。
てのサリサイド構造を有する半導体装置について説明す
る。
【0045】図2は、上記第1の実施の形態の変形例の
サリサイド構造を有する半導体装置の構造を示す図であ
る。
サリサイド構造を有する半導体装置の構造を示す図であ
る。
【0046】図1に示した上記第1の実施の形態におい
ては、ゲート電極の両側の側壁に、ゲート側壁14とし
てシリコン窒化膜を形成したが、この変形例の半導体装
置は、図2に示すように上記シリコン窒化膜に代えてシ
リコン酸化膜からなるゲート側壁22を有するものであ
る。その他の構成については、上記第1の実施の形態と
同様であるため、同じ符号を付し説明は省略する。
ては、ゲート電極の両側の側壁に、ゲート側壁14とし
てシリコン窒化膜を形成したが、この変形例の半導体装
置は、図2に示すように上記シリコン窒化膜に代えてシ
リコン酸化膜からなるゲート側壁22を有するものであ
る。その他の構成については、上記第1の実施の形態と
同様であるため、同じ符号を付し説明は省略する。
【0047】この変形例によれば、上記第1の実施の形
態と同様に、ゲート電極上に形成される上記チタンシリ
サイド膜12の膜厚を従来通常に用いられている膜厚よ
り厚く、あるいはソース、ドレイン拡散層上に形成され
る上記チタンシリサイド膜20の膜厚を従来通常に用い
られている膜厚より薄くして、チタンシリサイド膜20
の膜厚に対してチタンシリサイド膜12の膜厚が1.2
倍以上厚いサリサイド構造にすることにより、微細化及
び高速動作を可能にするMISトランジスタを有する半
導体装置が実現できる。
態と同様に、ゲート電極上に形成される上記チタンシリ
サイド膜12の膜厚を従来通常に用いられている膜厚よ
り厚く、あるいはソース、ドレイン拡散層上に形成され
る上記チタンシリサイド膜20の膜厚を従来通常に用い
られている膜厚より薄くして、チタンシリサイド膜20
の膜厚に対してチタンシリサイド膜12の膜厚が1.2
倍以上厚いサリサイド構造にすることにより、微細化及
び高速動作を可能にするMISトランジスタを有する半
導体装置が実現できる。
【0048】[第2の実施の形態]次に、第2の実施の
形態として、図1に示した上記第1の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
形態として、図1に示した上記第1の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
【0049】まず、p形シリコン半導体基板2a上に、
埋め込み素子分離法により深さ約300nmの素子分離
領域4を形成する。この素子分離領域4間の素子形成領
域のシリコン基板2a表面に、約10nmのバッファ酸
化膜を形成する。
埋め込み素子分離法により深さ約300nmの素子分離
領域4を形成する。この素子分離領域4間の素子形成領
域のシリコン基板2a表面に、約10nmのバッファ酸
化膜を形成する。
【0050】続いて、シリコン基板2a上の上記素子形
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、nウェル6の形成では
リン(P+ )を加速エネルギー500[keV]、ドー
ズ量3×1013[cm-2]で、そのチャネルの形成では
ホウ素(B+ )を加速エネルギー50[keV]、ドー
ズ量1.5×1013[cm-2]で注入する。また、pウ
ェル24の形成では、ホウ素(B+ )を加速エネルギー
260[keV]、ドーズ量2×1013[cm-2]で、
そのチャネルの形成ではリン(P+ )を加速エネルギー
130[keV]、ドーズ量1.0×1013[cm-2]
で注入する。
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、nウェル6の形成では
リン(P+ )を加速エネルギー500[keV]、ドー
ズ量3×1013[cm-2]で、そのチャネルの形成では
ホウ素(B+ )を加速エネルギー50[keV]、ドー
ズ量1.5×1013[cm-2]で注入する。また、pウ
ェル24の形成では、ホウ素(B+ )を加速エネルギー
260[keV]、ドーズ量2×1013[cm-2]で、
そのチャネルの形成ではリン(P+ )を加速エネルギー
130[keV]、ドーズ量1.0×1013[cm-2]
で注入する。
【0051】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるポリシリコン膜10を200nm形成し、
さらにこのポリシリコン膜10上にLPCVD法等によ
り、ゲート電極のキャップ(保護膜)となるシリコン酸
化膜26を30nm形成する。
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるポリシリコン膜10を200nm形成し、
さらにこのポリシリコン膜10上にLPCVD法等によ
り、ゲート電極のキャップ(保護膜)となるシリコン酸
化膜26を30nm形成する。
【0052】その後、上記シリコン酸化膜26上にフォ
トレジスト膜を塗布し、光リソグラフィ法、X線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング(RIE)法により上記シリコン酸化膜2
6、ポリシリコン膜10をエッチングしてゲート電極を
形成する。
トレジスト膜を塗布し、光リソグラフィ法、X線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング(RIE)法により上記シリコン酸化膜2
6、ポリシリコン膜10をエッチングしてゲート電極を
形成する。
【0053】さらに、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記拡散
層16の形成ではBF2 + を加速エネルギー10[ke
V]、ドーズ量5.0×1014[cm-2]ドーズ量10
[keV]、5.0×1014[cm-2]で注入する。ま
た、上記拡散層28の形成では、ヒ素(As+ )を加速
エネルギー15[keV]、ドーズ量5.0×10
14[cm-2]で注入する。ここまでの工程が終了した半
導体装置を図3に示す。
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記拡散
層16の形成ではBF2 + を加速エネルギー10[ke
V]、ドーズ量5.0×1014[cm-2]ドーズ量10
[keV]、5.0×1014[cm-2]で注入する。ま
た、上記拡散層28の形成では、ヒ素(As+ )を加速
エネルギー15[keV]、ドーズ量5.0×10
14[cm-2]で注入する。ここまでの工程が終了した半
導体装置を図3に示す。
【0054】次に、シリコン基板2a全面に、LPCV
D法によりシリコン窒化膜を堆積する。その後、RIE
法により上記シリコン窒化膜を異方性エッチングして、
上記ゲート電極の側壁にゲート側壁14を形成する。続
いて、nウェル6、pウェル24にそれぞれイオン注入
法により、ソース、ドレインとなる深い接合(拡散層)
18、30を形成する。このときのイオン注入は、通常
のイオン注入条件にて行われ、上記拡散層18の形成で
はBF2 + を加速エネルギー30[keV]、ドーズ量
4.0×1015[cm-2]で注入する。また、上記拡散
層30の形成では、ヒ素(As+ )を加速エネルギー5
0[keV]、ドーズ量4.0×1015[cm-2]ドー
ズ量50[keV]、4.0×1015[cm-2]で注入
する。
D法によりシリコン窒化膜を堆積する。その後、RIE
法により上記シリコン窒化膜を異方性エッチングして、
上記ゲート電極の側壁にゲート側壁14を形成する。続
いて、nウェル6、pウェル24にそれぞれイオン注入
法により、ソース、ドレインとなる深い接合(拡散層)
18、30を形成する。このときのイオン注入は、通常
のイオン注入条件にて行われ、上記拡散層18の形成で
はBF2 + を加速エネルギー30[keV]、ドーズ量
4.0×1015[cm-2]で注入する。また、上記拡散
層30の形成では、ヒ素(As+ )を加速エネルギー5
0[keV]、ドーズ量4.0×1015[cm-2]ドー
ズ量50[keV]、4.0×1015[cm-2]で注入
する。
【0055】なおこのとき、同時にゲート電極のポリシ
リコン膜10にもシリコン酸化膜26を通して不純物が
ドーピングされており、活性化RTAにより熱処理する
ことによって、拡散層18、30、及びゲート電極のポ
リシリコン膜10ともに、通常1.0×1020[c
m-3]以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図4に示す。
リコン膜10にもシリコン酸化膜26を通して不純物が
ドーピングされており、活性化RTAにより熱処理する
ことによって、拡散層18、30、及びゲート電極のポ
リシリコン膜10ともに、通常1.0×1020[c
m-3]以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図4に示す。
【0056】続いて、図5に示すように、イオン注入法
により低加速でフッ素(あるいは窒素、酸素)原子を、
上記拡散層18、30の上部18a、30aにのみ注入
する。イオン注入条件は、例えば加速エネルギー3〜1
0[keV]、ドーズ量1.0×1014〜1.0×10
15[cm-2]程度である。
により低加速でフッ素(あるいは窒素、酸素)原子を、
上記拡散層18、30の上部18a、30aにのみ注入
する。イオン注入条件は、例えば加速エネルギー3〜1
0[keV]、ドーズ量1.0×1014〜1.0×10
15[cm-2]程度である。
【0057】このとき、拡散層18、30上のゲート酸
化膜8は、上記ゲート側壁14を形成したときの異方性
エッチングにより除去されるか、あるいはかなり薄くな
っているため、上記フッ素のイオン注入を妨げることは
ない。一方、ゲート電極のポリシリコン膜10上にはシ
リコン酸化膜26が形成されているため、このポリシリ
コン膜10内には上記フッ素は注入されない。
化膜8は、上記ゲート側壁14を形成したときの異方性
エッチングにより除去されるか、あるいはかなり薄くな
っているため、上記フッ素のイオン注入を妨げることは
ない。一方、ゲート電極のポリシリコン膜10上にはシ
リコン酸化膜26が形成されているため、このポリシリ
コン膜10内には上記フッ素は注入されない。
【0058】ここで、上記フッ素(あるいは窒素、酸
素)原子は、シリコン中に存在する場合、そのシリコン
のシリサイド化を阻害する原子として知られている。よ
って、上記拡散層18、30の上部18a、30aに注
入されたフッ素(あるいは窒素、酸素)原子は、後述す
る工程において、拡散層18の上部18a及び拡散層3
0の上部30aに形成されるシリサイド膜の形成速度を
遅くする働きをする。ここまでの工程が終了した半導体
装置を図5に示す。
素)原子は、シリコン中に存在する場合、そのシリコン
のシリサイド化を阻害する原子として知られている。よ
って、上記拡散層18、30の上部18a、30aに注
入されたフッ素(あるいは窒素、酸素)原子は、後述す
る工程において、拡散層18の上部18a及び拡散層3
0の上部30aに形成されるシリサイド膜の形成速度を
遅くする働きをする。ここまでの工程が終了した半導体
装置を図5に示す。
【0059】次に、図6に示すように、ゲート電極上の
キャップであるシリコン酸化膜26をウェットエッチン
グ法により除去する。さらに、図7に示すように、スパ
ッタリング法により金属チタニウム(Ti)32を40
nm堆積し、その後、RTAにより熱処理(700℃、
30sec)を行う。
キャップであるシリコン酸化膜26をウェットエッチン
グ法により除去する。さらに、図7に示すように、スパ
ッタリング法により金属チタニウム(Ti)32を40
nm堆積し、その後、RTAにより熱処理(700℃、
30sec)を行う。
【0060】続いて、図8に示すように、硫酸と過酸化
水素の混合溶液による未反応金属の選択除去法を用い
て、未反応チタニウムを選択的に除去し、その後、RT
Aにより熱処理(850℃、20sec)して、ゲート
電極のポリシリコン膜10上及び拡散層18、30の上
部18a、30aにのみ、それぞれチタンシリサイド膜
12、20を形成する。
水素の混合溶液による未反応金属の選択除去法を用い
て、未反応チタニウムを選択的に除去し、その後、RT
Aにより熱処理(850℃、20sec)して、ゲート
電極のポリシリコン膜10上及び拡散層18、30の上
部18a、30aにのみ、それぞれチタンシリサイド膜
12、20を形成する。
【0061】このとき、上述したように、拡散層18、
30の上部18a、30aには、シリサイド化を阻害す
るフッ素原子が存在するため、上部18a、30aに形
成されるチタンシリサイド膜20の形成速度は遅くな
る。一方、ポリシリコン膜10上のチタンシリサイド膜
12はシリサイド化が阻害されることなく、通常の形成
速度により形成される。これにより、ポリシリコン膜1
0上のチタンシリサイド膜12の膜厚は、拡散層18、
30上のチタンシリサイド膜20の膜厚に比べて1.2
倍以上の膜厚を有するようにする。
30の上部18a、30aには、シリサイド化を阻害す
るフッ素原子が存在するため、上部18a、30aに形
成されるチタンシリサイド膜20の形成速度は遅くな
る。一方、ポリシリコン膜10上のチタンシリサイド膜
12はシリサイド化が阻害されることなく、通常の形成
速度により形成される。これにより、ポリシリコン膜1
0上のチタンシリサイド膜12の膜厚は、拡散層18、
30上のチタンシリサイド膜20の膜厚に比べて1.2
倍以上の膜厚を有するようにする。
【0062】以上の工程により、図1に示した第1の実
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のM
OS−FETの製造工程に従って行えばよい。
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のM
OS−FETの製造工程に従って行えばよい。
【0063】以上説明したように本第2の実施の形態に
よれば、拡散層上にのみシリサイド化を阻害する原子を
注入して、拡散層上のシリサイドの形成速度を遅らせる
ことにより、拡散層上のシリサイド膜の膜厚に比べてゲ
ート電極上のシリサイド膜の膜厚が相対的に厚いサリサ
イド構造を構成することができる。ここで、ゲート電極
上のシリサイド膜の膜厚は、拡散層上のシリサイド膜の
膜厚に対して1.2倍以上厚いものとなる。
よれば、拡散層上にのみシリサイド化を阻害する原子を
注入して、拡散層上のシリサイドの形成速度を遅らせる
ことにより、拡散層上のシリサイド膜の膜厚に比べてゲ
ート電極上のシリサイド膜の膜厚が相対的に厚いサリサ
イド構造を構成することができる。ここで、ゲート電極
上のシリサイド膜の膜厚は、拡散層上のシリサイド膜の
膜厚に対して1.2倍以上厚いものとなる。
【0064】なお、本第2の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
【0065】また、ゲート絶縁膜8をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第2の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第2の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
【0066】[第3の実施の形態]次に、第3の実施の
形態として、図2に示した上記第1の実施の形態の変形
例のサリサイド構造を有する半導体装置の製造方法につ
いて説明する。
形態として、図2に示した上記第1の実施の形態の変形
例のサリサイド構造を有する半導体装置の製造方法につ
いて説明する。
【0067】まず、上記第2の実施の形態と同様に、p
形シリコン半導体基板2a上に、埋め込み素子分離法に
より深さ約300nmの素子分離領域4を形成する。こ
の素子分離領域4間の素子形成領域のシリコン基板2a
表面に、約10nmのバッファ酸化膜を形成する。
形シリコン半導体基板2a上に、埋め込み素子分離法に
より深さ約300nmの素子分離領域4を形成する。こ
の素子分離領域4間の素子形成領域のシリコン基板2a
表面に、約10nmのバッファ酸化膜を形成する。
【0068】続いて、シリコン基板2a上の上記素子形
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第2の実施の形態
と同様である。
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第2の実施の形態
と同様である。
【0069】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるポリシリコン膜10を200nm形成し、
さらにこのポリシリコン膜10上にLPCVD法等によ
り、ゲート電極のキャップ(保護膜)となるシリコン窒
化膜40を30nm形成する。
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるポリシリコン膜10を200nm形成し、
さらにこのポリシリコン膜10上にLPCVD法等によ
り、ゲート電極のキャップ(保護膜)となるシリコン窒
化膜40を30nm形成する。
【0070】その後、上記シリコン窒化膜40上にフォ
トレジスト膜を塗布し、光リソグラフィ法、X線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング(RIE)法により上記シリコン窒化膜4
0、ポリシリコン膜10をエッチングしてゲート電極を
形成する。
トレジスト膜を塗布し、光リソグラフィ法、X線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング(RIE)法により上記シリコン窒化膜4
0、ポリシリコン膜10をエッチングしてゲート電極を
形成する。
【0071】その後、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。ここまでの工程が終了した
半導体装置を図9に示す。
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。ここまでの工程が終了した
半導体装置を図9に示す。
【0072】次に、シリコン基板2a全面に、LPCV
D法によりシリコン酸化膜を堆積する。その後、RIE
法により上記シリコン酸化膜を異方性エッチングして、
上記ゲート電極の側壁にゲート側壁22を形成する。続
いて、nウェル6、pウェル24にそれぞれイオン注入
法により、ソース、ドレインとなる深い接合(拡散層)
18、30を形成する。このときのイオン注入は、通常
のイオン注入条件にて行われ、上記第2の実施の形態と
同様である。
D法によりシリコン酸化膜を堆積する。その後、RIE
法により上記シリコン酸化膜を異方性エッチングして、
上記ゲート電極の側壁にゲート側壁22を形成する。続
いて、nウェル6、pウェル24にそれぞれイオン注入
法により、ソース、ドレインとなる深い接合(拡散層)
18、30を形成する。このときのイオン注入は、通常
のイオン注入条件にて行われ、上記第2の実施の形態と
同様である。
【0073】なおこのとき、同時にゲート電極のポリシ
リコン膜10にもシリコン窒化膜40を通して不純物が
ドーピングされており、活性化RTAにより熱処理する
ことによって、拡散層18、30、及びゲート電極のポ
リシリコン膜10ともに、通常1.0×1020[c
m-3]以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図10に示す。
リコン膜10にもシリコン窒化膜40を通して不純物が
ドーピングされており、活性化RTAにより熱処理する
ことによって、拡散層18、30、及びゲート電極のポ
リシリコン膜10ともに、通常1.0×1020[c
m-3]以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図10に示す。
【0074】続いて、図11に示すように、熱酸化法あ
るいは化学的酸化法により上記拡散層18、30上に、
シリコン酸化膜42を3.0〜5.0nm形成する。そ
の後、図12に示すように、ゲート電極上のキャップで
あるシリコン窒化膜40をホット燐酸などのウェットエ
ッチング法により除去する。この状態では、ゲート電極
のポリシリコン10上には、極微量の自然酸化膜しか存
在しないが、一方、拡散層18、30上にはシリコン酸
化膜42が依然として存在している。
るいは化学的酸化法により上記拡散層18、30上に、
シリコン酸化膜42を3.0〜5.0nm形成する。そ
の後、図12に示すように、ゲート電極上のキャップで
あるシリコン窒化膜40をホット燐酸などのウェットエ
ッチング法により除去する。この状態では、ゲート電極
のポリシリコン10上には、極微量の自然酸化膜しか存
在しないが、一方、拡散層18、30上にはシリコン酸
化膜42が依然として存在している。
【0075】さらに、図13に示すように、スパッタリ
ング法により金属チタニウム(Ti)44を40nm堆
積し、その後、RTAにより熱処理(700℃、30s
ec)を行う。続いて、図14に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、R
TAにより熱処理(850℃、20sec)して、ゲー
ト電極のポリシリコン膜10上及び拡散層18、30上
にのみ、それぞれチタンシリサイド膜12、20を形成
する。
ング法により金属チタニウム(Ti)44を40nm堆
積し、その後、RTAにより熱処理(700℃、30s
ec)を行う。続いて、図14に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、R
TAにより熱処理(850℃、20sec)して、ゲー
ト電極のポリシリコン膜10上及び拡散層18、30上
にのみ、それぞれチタンシリサイド膜12、20を形成
する。
【0076】このとき、上述したように、拡散層18、
30上にはシリコン酸化膜42が厚く存在しているた
め、上記金属チタニウム44はシリコン酸化膜42中の
酸素を還元することにある程度まで費やされる。このた
め、拡散層18、30上に形成されるチタンシリサイド
膜20の形成速度は遅くなる。一方、ポリシリコン膜1
0上のチタンシリサイド膜12はシリサイド化が阻害さ
れることなく、通常の形成速度により形成される。した
がって、ポリシリコン膜10上のチタンシリサイド膜1
2の膜厚は、拡散層18、30上のチタンシリサイド膜
20の膜厚に比べて1.2倍以上の膜厚を有するように
なる。
30上にはシリコン酸化膜42が厚く存在しているた
め、上記金属チタニウム44はシリコン酸化膜42中の
酸素を還元することにある程度まで費やされる。このた
め、拡散層18、30上に形成されるチタンシリサイド
膜20の形成速度は遅くなる。一方、ポリシリコン膜1
0上のチタンシリサイド膜12はシリサイド化が阻害さ
れることなく、通常の形成速度により形成される。した
がって、ポリシリコン膜10上のチタンシリサイド膜1
2の膜厚は、拡散層18、30上のチタンシリサイド膜
20の膜厚に比べて1.2倍以上の膜厚を有するように
なる。
【0077】以上の工程により、図2に示した第1の実
施の形態の変形例のサリサイド構造を形成することがで
きる。なお、以降の半導体装置の製造方法については、
通常のMOS−FETの製造工程に従って行えばよい。
施の形態の変形例のサリサイド構造を形成することがで
きる。なお、以降の半導体装置の製造方法については、
通常のMOS−FETの製造工程に従って行えばよい。
【0078】以上説明したように本第3の実施の形態に
よれば、拡散層上にのみ酸化膜を形成しておき、この酸
化膜上に形成されるチタニウムが酸素を還元することに
費やされるようにすることにより、拡散層上のシリサイ
ドの形成速度を遅らせる。これにより、拡散層上のシリ
サイド膜の膜厚に比べてゲート電極上のシリサイド膜の
膜厚が相対的に厚いサリサイド構造を構成することがで
きる。ここで、ゲート電極上のシリサイド膜の膜厚は、
拡散層上のシリサイド膜の膜厚に対して1.2倍以上厚
いものとなる。またこれとは逆に、ゲート電極上にシリ
コン酸化膜を形成し、このゲート側壁をシリコン窒化膜
で形成し、さらに、上記拡散層上にシリコン窒化膜を形
成した後、ゲート電極上のキャップであるシリコン酸化
膜をウェットエッチング法で除去することにより、上記
拡散層上のシリコン窒化膜をシリサイド化を阻害するた
めの膜として用いることも可能である。
よれば、拡散層上にのみ酸化膜を形成しておき、この酸
化膜上に形成されるチタニウムが酸素を還元することに
費やされるようにすることにより、拡散層上のシリサイ
ドの形成速度を遅らせる。これにより、拡散層上のシリ
サイド膜の膜厚に比べてゲート電極上のシリサイド膜の
膜厚が相対的に厚いサリサイド構造を構成することがで
きる。ここで、ゲート電極上のシリサイド膜の膜厚は、
拡散層上のシリサイド膜の膜厚に対して1.2倍以上厚
いものとなる。またこれとは逆に、ゲート電極上にシリ
コン酸化膜を形成し、このゲート側壁をシリコン窒化膜
で形成し、さらに、上記拡散層上にシリコン窒化膜を形
成した後、ゲート電極上のキャップであるシリコン酸化
膜をウェットエッチング法で除去することにより、上記
拡散層上のシリコン窒化膜をシリサイド化を阻害するた
めの膜として用いることも可能である。
【0079】なお、本第3の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
【0080】また、ゲート絶縁膜8をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第3の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第3の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
【0081】[第4の実施の形態]次に、第4の実施の
形態として、図1に示した上記第1の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
形態として、図1に示した上記第1の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
【0082】まず、上記第2の実施の形態と同様に、p
形シリコン半導体基板2a上に、埋め込み素子分離法に
より深さ約30nmの素子分離領域4を形成する。この
素子分離領域4間の素子形成領域のシリコン基板2a表
面に、約10nmのバッファ酸化膜を形成する。
形シリコン半導体基板2a上に、埋め込み素子分離法に
より深さ約30nmの素子分離領域4を形成する。この
素子分離領域4間の素子形成領域のシリコン基板2a表
面に、約10nmのバッファ酸化膜を形成する。
【0083】続いて、シリコン基板2a上の上記素子形
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第2の実施の形態
と同様である。
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第2の実施の形態
と同様である。
【0084】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるポリシリコン膜10を200nm形成す
る。
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるポリシリコン膜10を200nm形成す
る。
【0085】その後、上記ポリシリコン膜10上にフォ
トレジスト膜を塗布し、光リソグラフィ法、X線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング(RIE)法により上記ポリシリコン膜1
0をエッチングしてゲート電極を形成する。
トレジスト膜を塗布し、光リソグラフィ法、X線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング(RIE)法により上記ポリシリコン膜1
0をエッチングしてゲート電極を形成する。
【0086】さらに、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。次に、シリコン基板2a全
面に、LPCVD法によりシリコン窒化膜を堆積する。
その後、RIE法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極の側壁にゲート側壁14
を形成する。続いて、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる深い
接合(拡散層)18、30を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。次に、シリコン基板2a全
面に、LPCVD法によりシリコン窒化膜を堆積する。
その後、RIE法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極の側壁にゲート側壁14
を形成する。続いて、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる深い
接合(拡散層)18、30を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。
【0087】なおこのとき、ゲート電極のポリシリコン
膜10には、直にイオン注入されるため、高濃度の不純
物がドーピングされており、活性化RTAにより熱処理
することによって、拡散層18、30、及びゲート電極
のポリシリコン膜10ともに、通常1.0×1020[c
m-3]以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図15に示す。
膜10には、直にイオン注入されるため、高濃度の不純
物がドーピングされており、活性化RTAにより熱処理
することによって、拡散層18、30、及びゲート電極
のポリシリコン膜10ともに、通常1.0×1020[c
m-3]以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図15に示す。
【0088】次に、図16に示すように、シリコン基板
2a全面に、LPCVD法により例えばBPSGなどの
絶縁膜50を、600nm程度堆積する。その後、CM
P(化学的機械的研磨)により上記絶縁膜50の表面を
平坦化し、さらにポリシリコン膜10をストッパにし
て、CMPによるか、あるいはRIE法によりエッチバ
ックすることにより、図17に示すように、上記ポリシ
リコン膜10の表面のみを露出させる。
2a全面に、LPCVD法により例えばBPSGなどの
絶縁膜50を、600nm程度堆積する。その後、CM
P(化学的機械的研磨)により上記絶縁膜50の表面を
平坦化し、さらにポリシリコン膜10をストッパにし
て、CMPによるか、あるいはRIE法によりエッチバ
ックすることにより、図17に示すように、上記ポリシ
リコン膜10の表面のみを露出させる。
【0089】続いて、図18に示すように、イオン注入
法により低加速でゲルマニウム(あるいはシリコン、ヒ
素、アンチモン)原子を、ゲート電極のポリシリコン膜
10にのみ注入する。イオン注入条件は、例えば加速エ
ネルギー3〜10[keV]、ドーズ量1.0×1014
〜1.0×1015[cm-2]程度である。すると、この
ポリシリコン膜10の表面近傍がアモルファス化され、
アモルファス層52が形成される。このとき、上記ポリ
シリコン膜10以外の領域は絶縁膜50で覆われている
ため、このポリシリコン膜10以外の領域にはゲルマニ
ウムは注入されない。
法により低加速でゲルマニウム(あるいはシリコン、ヒ
素、アンチモン)原子を、ゲート電極のポリシリコン膜
10にのみ注入する。イオン注入条件は、例えば加速エ
ネルギー3〜10[keV]、ドーズ量1.0×1014
〜1.0×1015[cm-2]程度である。すると、この
ポリシリコン膜10の表面近傍がアモルファス化され、
アモルファス層52が形成される。このとき、上記ポリ
シリコン膜10以外の領域は絶縁膜50で覆われている
ため、このポリシリコン膜10以外の領域にはゲルマニ
ウムは注入されない。
【0090】ここで、表面状態がアモルファス状態にな
っているシリコンをシリサイド化する場合、シリサイド
の形成が促進されることが知られている。よって、ゲー
ト電極の上記ポリシリコン膜10表面に形成されたアモ
ルファス層52は、後述する工程において、ポリシリコ
ン膜10上に形成されるシリサイド膜の形成速度を速く
する働きをする。ここまでの工程が終了した半導体装置
を図18に示す。
っているシリコンをシリサイド化する場合、シリサイド
の形成が促進されることが知られている。よって、ゲー
ト電極の上記ポリシリコン膜10表面に形成されたアモ
ルファス層52は、後述する工程において、ポリシリコ
ン膜10上に形成されるシリサイド膜の形成速度を速く
する働きをする。ここまでの工程が終了した半導体装置
を図18に示す。
【0091】次に、図19に示すように、上記絶縁膜5
0を弗化アンモニウムなどのウェットエッチング法によ
り除去する。なお、上記アモルファス層52が形成され
た後ここまでの工程において、熱処理が行われないた
め、ポリシリコン膜10の表面はアモルファス状態に保
たれている。
0を弗化アンモニウムなどのウェットエッチング法によ
り除去する。なお、上記アモルファス層52が形成され
た後ここまでの工程において、熱処理が行われないた
め、ポリシリコン膜10の表面はアモルファス状態に保
たれている。
【0092】さらに、上記ポリシリコン膜10上に、ス
パッタリング法により金属チタニウム(Ti)を40n
m堆積し、その後、RTAにより熱処理(700℃、3
0sec)を行う。続いて、図20に示すように、硫酸
と過酸化水素の混合溶液による未反応金属の選択除去法
を用いて、未反応チタニウムを選択的に除去し、その
後、RTAにより熱処理(850℃、20sec)し
て、ゲート電極のポリシリコン膜10上及び拡散層1
8、30上にのみ、それぞれチタンシリサイド膜12、
20を形成する。
パッタリング法により金属チタニウム(Ti)を40n
m堆積し、その後、RTAにより熱処理(700℃、3
0sec)を行う。続いて、図20に示すように、硫酸
と過酸化水素の混合溶液による未反応金属の選択除去法
を用いて、未反応チタニウムを選択的に除去し、その
後、RTAにより熱処理(850℃、20sec)し
て、ゲート電極のポリシリコン膜10上及び拡散層1
8、30上にのみ、それぞれチタンシリサイド膜12、
20を形成する。
【0093】このとき、上述したように、ゲート電極の
ポリシリコン膜10の表面のみにアモルファス層52が
形成されているため、このポリシリコン膜10上に形成
されるチタンシリサイド膜12の形成速度は速くなる。
一方、拡散層18、30上のチタンシリサイド膜20
は、通常の形成速度により形成される。したがって、ポ
リシリコン膜10上のチタンシリサイド膜12の膜厚
は、拡散層上のチタンシリサイド膜20の膜厚に比べて
1.2倍以上の膜厚を有するようになる。
ポリシリコン膜10の表面のみにアモルファス層52が
形成されているため、このポリシリコン膜10上に形成
されるチタンシリサイド膜12の形成速度は速くなる。
一方、拡散層18、30上のチタンシリサイド膜20
は、通常の形成速度により形成される。したがって、ポ
リシリコン膜10上のチタンシリサイド膜12の膜厚
は、拡散層上のチタンシリサイド膜20の膜厚に比べて
1.2倍以上の膜厚を有するようになる。
【0094】以上の工程により、図1に示した第1の実
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のM
OS−FETの製造工程に従って行えばよい。
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のM
OS−FETの製造工程に従って行えばよい。
【0095】以上説明したように本第4の実施の形態に
よれば、ゲート電極上にのみアモルファス層を形成し
て、このゲート電極上のシリサイドの形成速度を速くす
ることにより、拡散層上のシリサイド膜の膜厚に比べて
ゲート電極上のシリサイド膜の膜厚が相対的に厚いサリ
サイド構造を構成することができる。ここで、ゲート電
極上のシリサイド膜の膜厚は、拡散層上のシリサイド膜
の膜厚に対して1.2倍以上厚いものとなる。
よれば、ゲート電極上にのみアモルファス層を形成し
て、このゲート電極上のシリサイドの形成速度を速くす
ることにより、拡散層上のシリサイド膜の膜厚に比べて
ゲート電極上のシリサイド膜の膜厚が相対的に厚いサリ
サイド構造を構成することができる。ここで、ゲート電
極上のシリサイド膜の膜厚は、拡散層上のシリサイド膜
の膜厚に対して1.2倍以上厚いものとなる。
【0096】なお、本第4の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
【0097】また、ゲート絶縁膜8をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第4の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第4の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
【0098】[第5の実施の形態]次に、第5の実施の
形態として、図1に示した上記第1の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
形態として、図1に示した上記第1の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
【0099】まず、上記第2の実施の形態と同様に、p
形シリコン半導体基板2a上に、埋め込み素子分離法に
より深さ約300nmの素子分離領域4を形成する。こ
の素子分離領域4間の素子形成領域のシリコン基板2a
表面に、約10nmのバッファ酸化膜を形成する。
形シリコン半導体基板2a上に、埋め込み素子分離法に
より深さ約300nmの素子分離領域4を形成する。こ
の素子分離領域4間の素子形成領域のシリコン基板2a
表面に、約10nmのバッファ酸化膜を形成する。
【0100】続いて、シリコン基板2a上の上記素子形
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第2の実施の形態
と同様である。
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第2の実施の形態
と同様である。
【0101】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるアモルファスシリコン膜60を200nm
形成する。
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるアモルファスシリコン膜60を200nm
形成する。
【0102】その後、上記アモルファスシリコン膜60
上にフォトレジスト膜を塗布し、光リソグラフィ法、X
線リソグラフィ法、あるいは電子ビーム露光法により、
上記フォトレジスト膜をパターニングする。続いて、反
応性イオンエッチング(RIE)法により上記アモルフ
ァスシリコン膜60をエッチングしてゲート電極状に加
工する。
上にフォトレジスト膜を塗布し、光リソグラフィ法、X
線リソグラフィ法、あるいは電子ビーム露光法により、
上記フォトレジスト膜をパターニングする。続いて、反
応性イオンエッチング(RIE)法により上記アモルフ
ァスシリコン膜60をエッチングしてゲート電極状に加
工する。
【0103】その後、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。次に、シリコン基板2a全
面に、LPCVD法によりシリコン窒化膜を堆積する。
その後、RIE法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極状のアモルファスシリコ
ン膜60の側壁にゲート側壁14を形成する。続いて、
nウェル6、pウェル24にそれぞれイオン注入法によ
り、ソース、ドレインとなる深い接合(拡散層)18、
30を形成する。このときのイオン注入は、通常のイオ
ン注入条件にて行われ、上記第2の実施の形態と同様で
ある。
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。次に、シリコン基板2a全
面に、LPCVD法によりシリコン窒化膜を堆積する。
その後、RIE法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極状のアモルファスシリコ
ン膜60の側壁にゲート側壁14を形成する。続いて、
nウェル6、pウェル24にそれぞれイオン注入法によ
り、ソース、ドレインとなる深い接合(拡散層)18、
30を形成する。このときのイオン注入は、通常のイオ
ン注入条件にて行われ、上記第2の実施の形態と同様で
ある。
【0104】なお、上記アモルファスシリコン膜60が
ポリシリコンに変化しないようにするために、アモルフ
ァスシリコン膜60を堆積した後は、熱処理工程を極力
行わないようにする。ここまでの工程が終了した半導体
装置を図21に示す。
ポリシリコンに変化しないようにするために、アモルフ
ァスシリコン膜60を堆積した後は、熱処理工程を極力
行わないようにする。ここまでの工程が終了した半導体
装置を図21に示す。
【0105】続いて、図22に示すように、スパッタリ
ング法により金属チタニウム(Ti)62を40nm堆
積し、その後、RTAにより熱処理(700℃、30s
ec)を行う。さらに、図23に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、R
TAにより熱処理(850℃、20sec)して、ゲー
ト電極状のアモルファスシリコン膜60上及び拡散層1
8、30上にのみ、それぞれチタンシリサイド膜12、
20を形成する。なお、RTAによる2回の上記熱処理
により、アモルファスシリコン膜60がポリシリコン膜
に変化するとともに、拡散層18、30及びゲート電極
中のドーパントが活性化される。
ング法により金属チタニウム(Ti)62を40nm堆
積し、その後、RTAにより熱処理(700℃、30s
ec)を行う。さらに、図23に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、R
TAにより熱処理(850℃、20sec)して、ゲー
ト電極状のアモルファスシリコン膜60上及び拡散層1
8、30上にのみ、それぞれチタンシリサイド膜12、
20を形成する。なお、RTAによる2回の上記熱処理
により、アモルファスシリコン膜60がポリシリコン膜
に変化するとともに、拡散層18、30及びゲート電極
中のドーパントが活性化される。
【0106】このとき、上述したように、ゲート電極が
サリサイド時にはアモルファスシリコン膜60であるた
め、このアモルファスシリコン膜60上に形成されるチ
タンシリサイド膜12の形成速度は速くなる。一方、拡
散層18、30上のチタンシリサイド膜20は、通常の
形成速度により形成される。したがって、熱処理により
ポリシリコン化するアモルファスシリコン膜60上のチ
タンシリサイド膜12の膜厚は、拡散層18、30上の
チタンシリサイド膜20の膜厚に比べて1.2倍以上の
膜厚を有するようになる。
サリサイド時にはアモルファスシリコン膜60であるた
め、このアモルファスシリコン膜60上に形成されるチ
タンシリサイド膜12の形成速度は速くなる。一方、拡
散層18、30上のチタンシリサイド膜20は、通常の
形成速度により形成される。したがって、熱処理により
ポリシリコン化するアモルファスシリコン膜60上のチ
タンシリサイド膜12の膜厚は、拡散層18、30上の
チタンシリサイド膜20の膜厚に比べて1.2倍以上の
膜厚を有するようになる。
【0107】以上の工程により、図1に示した第1の実
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のM
OS−FETの製造工程に従って行えばよい。
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のM
OS−FETの製造工程に従って行えばよい。
【0108】以上説明したように本第5の実施の形態に
よれば、ゲート電極をアモルファスシリコンを用いて形
成して、このゲート電極上のシリサイドの形成速度を速
くすることにより、拡散層上のシリサイド膜の膜厚に比
べてゲート電極上のシリサイド膜の膜厚が相対的に厚い
サリサイド構造を構成することができる。ここで、ゲー
ト電極上のシリサイド膜の膜厚は、拡散層上のシリサイ
ド膜の膜厚に対して1.2倍以上厚いものとなる。
よれば、ゲート電極をアモルファスシリコンを用いて形
成して、このゲート電極上のシリサイドの形成速度を速
くすることにより、拡散層上のシリサイド膜の膜厚に比
べてゲート電極上のシリサイド膜の膜厚が相対的に厚い
サリサイド構造を構成することができる。ここで、ゲー
ト電極上のシリサイド膜の膜厚は、拡散層上のシリサイ
ド膜の膜厚に対して1.2倍以上厚いものとなる。
【0109】なお、本第5の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
【0110】また、ゲート絶縁膜8をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第5の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第5の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
【0111】[第6の実施の形態]次に、第6の実施の
形態として、図1に示した上記第1の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
形態として、図1に示した上記第1の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
【0112】まず、上記第2の実施の形態と同様に、p
形シリコン半導体基板2a上に、埋め込み素子分離法に
より深さ約300nmの素子分離領域4を形成する。こ
の素子分離領域4間の素子形成領域のシリコン基板2a
表面に、約10nmのバッファ酸化膜を形成する。
形シリコン半導体基板2a上に、埋め込み素子分離法に
より深さ約300nmの素子分離領域4を形成する。こ
の素子分離領域4間の素子形成領域のシリコン基板2a
表面に、約10nmのバッファ酸化膜を形成する。
【0113】続いて、シリコン基板2a上の上記素子形
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第2の実施の形態
と同様である。
成領域に、イオン注入法によりウェル6、24及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第2の実施の形態
と同様である。
【0114】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるポリシリコン膜10を200nm形成す
る。
熱酸化法あるいはLPCVD法により、2.5〜6.0
nmのシリコン酸化膜からなるゲート絶縁膜8を形成す
る。このゲート絶縁膜8上に、LPCVD法によりゲー
ト電極となるポリシリコン膜10を200nm形成す
る。
【0115】その後、上記ポリシリコン膜10上にフォ
トレジスト膜を塗布し、光リソグラフィ法、X線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング(RIE)法により上記ポリシリコン膜1
0をエッチングしてゲート電極を形成する。
トレジスト膜を塗布し、光リソグラフィ法、X線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング(RIE)法により上記ポリシリコン膜1
0をエッチングしてゲート電極を形成する。
【0116】その後、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。次に、シリコン基板2a全
面に、LPCVD法によりシリコン窒化膜を堆積する。
その後、RIE法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極の側壁にゲート側壁14
を形成する。続いて、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる深い
接合(拡散層)18、30を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合(拡散層)16、28を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。次に、シリコン基板2a全
面に、LPCVD法によりシリコン窒化膜を堆積する。
その後、RIE法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極の側壁にゲート側壁14
を形成する。続いて、nウェル6、pウェル24にそれ
ぞれイオン注入法により、ソース、ドレインとなる深い
接合(拡散層)18、30を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第2
の実施の形態と同様である。
【0117】なおこのとき、ゲート電極のポリシリコン
膜10には、直にイオン注入されるため、高濃度の不純
物がドーピングされており、活性化RTAにより熱処理
することによって、拡散層18、30、及びゲート電極
のポリシリコン膜10ともに、通常1.0×1020[c
m-3]以上の活性化したドーパントが生成される。
膜10には、直にイオン注入されるため、高濃度の不純
物がドーピングされており、活性化RTAにより熱処理
することによって、拡散層18、30、及びゲート電極
のポリシリコン膜10ともに、通常1.0×1020[c
m-3]以上の活性化したドーパントが生成される。
【0118】続いて、スパッタリング法により金属チタ
ニウム(Ti)を20〜30nm堆積し、その後、RT
Aにより熱処理(700℃、30sec)を行う。さら
に、硫酸と過酸化水素の混合溶液による未反応金属の選
択除去法を用いて、未反応チタニウムを選択的に除去
し、その後、RTAにより熱処理(850℃、20se
c)を行って、ゲート電極のポリシリコン膜10上及び
拡散層18、30上にのみ、それぞれチタンシリサイド
膜70、20を形成する。
ニウム(Ti)を20〜30nm堆積し、その後、RT
Aにより熱処理(700℃、30sec)を行う。さら
に、硫酸と過酸化水素の混合溶液による未反応金属の選
択除去法を用いて、未反応チタニウムを選択的に除去
し、その後、RTAにより熱処理(850℃、20se
c)を行って、ゲート電極のポリシリコン膜10上及び
拡散層18、30上にのみ、それぞれチタンシリサイド
膜70、20を形成する。
【0119】以上のようなサリサイドの一般的な製造方
法により、ゲート電極のポリシリコン膜10上及び拡散
層18、30上に、膜厚のほぼ等しいチタンシリサイド
膜70、20を形成する。但し、上記ポリシリコン膜1
0上及び拡散層18、30上に堆積させる金属チタニウ
ムは、他の実施の形態に比べて薄いため、他の実施の形
態より膜厚の薄いチタンシリサイド膜70、20が形成
される。ここまでの工程が終了した半導体装置を図24
に示す。
法により、ゲート電極のポリシリコン膜10上及び拡散
層18、30上に、膜厚のほぼ等しいチタンシリサイド
膜70、20を形成する。但し、上記ポリシリコン膜1
0上及び拡散層18、30上に堆積させる金属チタニウ
ムは、他の実施の形態に比べて薄いため、他の実施の形
態より膜厚の薄いチタンシリサイド膜70、20が形成
される。ここまでの工程が終了した半導体装置を図24
に示す。
【0120】次に、図25に示すように、シリコン基板
2a全面に、LPCVD法により例えばBPSGなどの
絶縁膜72を、600nm程度堆積する。その後、CM
P(化学的機械的研磨)により上記絶縁膜72の表面を
平坦化し、さらにポリシリコン膜10をストッパにし
て、CMPによるか、あるいはRIE法によりエッチバ
ックすることにより、図26に示すように、上記チタン
シリサイド膜70の表面のみを露出させる。
2a全面に、LPCVD法により例えばBPSGなどの
絶縁膜72を、600nm程度堆積する。その後、CM
P(化学的機械的研磨)により上記絶縁膜72の表面を
平坦化し、さらにポリシリコン膜10をストッパにし
て、CMPによるか、あるいはRIE法によりエッチバ
ックすることにより、図26に示すように、上記チタン
シリサイド膜70の表面のみを露出させる。
【0121】続いて、図27に示すように、スパッタリ
ング法により金属チタニウム(Ti)74を40nm堆
積し、その後、RTAにより熱処理(700℃、30s
ec)を行う。さらに、図28に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、R
TAにより熱処理(850℃、20sec)を行って、
ゲート電極のポリシリコン膜10上のチタンシリサイド
膜70の上に、さらにチタンシリサイドを生成してチタ
ンシリサイド膜12を形成する。
ング法により金属チタニウム(Ti)74を40nm堆
積し、その後、RTAにより熱処理(700℃、30s
ec)を行う。さらに、図28に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、R
TAにより熱処理(850℃、20sec)を行って、
ゲート電極のポリシリコン膜10上のチタンシリサイド
膜70の上に、さらにチタンシリサイドを生成してチタ
ンシリサイド膜12を形成する。
【0122】このように、ゲート電極のポリシリコン膜
10上のチタンシリサイド膜70上にのみ、さらにチタ
ンシリサイド膜を形成することにより、ポリシリコン膜
10上のチタンシリサイド膜12の膜厚は、拡散層上の
チタンシリサイド膜20の膜厚に比べて1.2倍以上の
膜厚を有するようになる。
10上のチタンシリサイド膜70上にのみ、さらにチタ
ンシリサイド膜を形成することにより、ポリシリコン膜
10上のチタンシリサイド膜12の膜厚は、拡散層上の
チタンシリサイド膜20の膜厚に比べて1.2倍以上の
膜厚を有するようになる。
【0123】以上の工程により、図1に示した第1の実
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のM
OS−FETの製造工程に従って行えばよい。
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のM
OS−FETの製造工程に従って行えばよい。
【0124】以上説明したように本第6の実施の形態に
よれば、一般的な製造方法によりサリサイドを形成した
後、ゲート電極上のシリサイド膜の表面のみを露出させ
てその他の領域を絶縁膜で覆うことにより、このゲート
電極上にのみさらにシリサイド膜を形成することができ
る。これにより、拡散層上のシリサイド膜の膜厚に比べ
てゲート電極上のシリサイド膜の膜厚が相対的に厚いサ
リサイド構造を構成することができる。ここで、ゲート
電極上のシリサイド膜の膜厚は、拡散層上のシリサイド
膜の膜厚に対して1.2倍以上厚いものとなる。
よれば、一般的な製造方法によりサリサイドを形成した
後、ゲート電極上のシリサイド膜の表面のみを露出させ
てその他の領域を絶縁膜で覆うことにより、このゲート
電極上にのみさらにシリサイド膜を形成することができ
る。これにより、拡散層上のシリサイド膜の膜厚に比べ
てゲート電極上のシリサイド膜の膜厚が相対的に厚いサ
リサイド構造を構成することができる。ここで、ゲート
電極上のシリサイド膜の膜厚は、拡散層上のシリサイド
膜の膜厚に対して1.2倍以上厚いものとなる。
【0125】なお、本第6の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
極を構成する上記チタンシリサイド膜12と、ソース及
びドレインを構成する上記チタンシリサイド膜20を、
チタン(Ti)のケイ化物としたが、これに限るわけで
はなく、例えばコバルト(Co)、ニッケル(Ni)な
ど、その他の高融点金属のケイ化物としてもよい。
【0126】また、ゲート絶縁膜8をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第6の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第6の実施の形態では、p型シリコン半導体基板
を用いて製造したが、n型シリコン半導体基板を用いて
製造してもよい。
【0127】すでに説明したように、サリサイドを用い
たMIS構造を有する半導体装置において、高速動作を
可能とするためには、ゲート遅延時間を減少させる観点
から、ゲート電極を低抵抗化することは必須である。よ
って、ゲート電極上のシリサイド膜のシート抵抗は低く
していく必要があり、このために上記シリサイド膜は厚
くしていかなければならない。
たMIS構造を有する半導体装置において、高速動作を
可能とするためには、ゲート遅延時間を減少させる観点
から、ゲート電極を低抵抗化することは必須である。よ
って、ゲート電極上のシリサイド膜のシート抵抗は低く
していく必要があり、このために上記シリサイド膜は厚
くしていかなければならない。
【0128】しかし、ソース、ドレイン拡散層上におい
ては、従来通常に用いられている膜厚のシリサイド膜を
形成するか、あるいはこれ以上の厚いシリサイド膜を形
成すると、拡散層における接合リーク防止の観点から、
上記拡散層として深い接合を形成しなければならなくな
る。これは、短チャネル効果の発生を顕著とするため、
微細化推進の障害となっている。
ては、従来通常に用いられている膜厚のシリサイド膜を
形成するか、あるいはこれ以上の厚いシリサイド膜を形
成すると、拡散層における接合リーク防止の観点から、
上記拡散層として深い接合を形成しなければならなくな
る。これは、短チャネル効果の発生を顕著とするため、
微細化推進の障害となっている。
【0129】ここで、上記拡散層上のシリサイド膜は、
寄生抵抗全体に対してそのシート抵抗の占める割合が小
さいため、微細化する際にも、従来通常に用いられてい
る膜厚より薄くしても問題はない。
寄生抵抗全体に対してそのシート抵抗の占める割合が小
さいため、微細化する際にも、従来通常に用いられてい
る膜厚より薄くしても問題はない。
【0130】したがって、本発明の上記実施の形態を適
用すれば、ゲート電極上には従来通常に用いられている
膜厚のシリサイド膜より、厚い膜厚のシリサイド膜を形
成でき、かつ拡散層上には従来通常に用いられている膜
厚のシリサイド膜より、薄い膜厚のシリサイド膜を形成
できるため、上述した2つの課題、すなわちゲート電極
上のシリサイド膜の厚膜化と、拡散層上のシリサイド膜
の薄膜化とを同時に達成することが可能である。
用すれば、ゲート電極上には従来通常に用いられている
膜厚のシリサイド膜より、厚い膜厚のシリサイド膜を形
成でき、かつ拡散層上には従来通常に用いられている膜
厚のシリサイド膜より、薄い膜厚のシリサイド膜を形成
できるため、上述した2つの課題、すなわちゲート電極
上のシリサイド膜の厚膜化と、拡散層上のシリサイド膜
の薄膜化とを同時に達成することが可能である。
【0131】すなわち、本発明によればゲート電極上の
シリサイド膜の膜厚がソース、ドレイン拡散層上のシリ
サイド膜の膜厚より、1.2倍以上厚いサリサイド構造
を用いたMISトランジスタにより、より微細化及び高
速動作が可能な半導体装置、及びその製造方法を提供す
ることができる。
シリサイド膜の膜厚がソース、ドレイン拡散層上のシリ
サイド膜の膜厚より、1.2倍以上厚いサリサイド構造
を用いたMISトランジスタにより、より微細化及び高
速動作が可能な半導体装置、及びその製造方法を提供す
ることができる。
【0132】
【発明の効果】以上述べたように本発明によれば、ゲー
ト電極上のシリサイド膜の膜厚がソース、ドレイン拡散
層上のシリサイド膜の膜厚より、十分厚いMISトラン
ジスタを実現し得る半導体装置の製造方法を提供でき、
かつこの製造方法により得られるサリサイドを有するM
ISトランジスタを用いることで、より微細化及び高速
動作を推進することが可能な半導体装置を提供すること
ができ、その工業的価値は大なるものがある。
ト電極上のシリサイド膜の膜厚がソース、ドレイン拡散
層上のシリサイド膜の膜厚より、十分厚いMISトラン
ジスタを実現し得る半導体装置の製造方法を提供でき、
かつこの製造方法により得られるサリサイドを有するM
ISトランジスタを用いることで、より微細化及び高速
動作を推進することが可能な半導体装置を提供すること
ができ、その工業的価値は大なるものがある。
【図1】第1の実施の形態のサリサイド構造を有する半
導体装置の構造を示す図である。
導体装置の構造を示す図である。
【図2】第1の実施の形態の変形例のサリサイド構造を
有する半導体装置の構造を示す図である。
有する半導体装置の構造を示す図である。
【図3】第2の実施の形態としての図1に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図4】第2の実施の形態としての図1に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図5】第2の実施の形態としての図1に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図6】第2の実施の形態としての図1に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図7】第2の実施の形態としての図1に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図8】第2の実施の形態としての図1に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図9】第3の実施の形態としての図2に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図10】第3の実施の形態としての図2に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図11】第3の実施の形態としての図2に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図12】第3の実施の形態としての図2に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図13】第3の実施の形態としての図2に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図14】第3の実施の形態としての図2に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図15】第4の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図16】第4の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図17】第4の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図18】第4の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図19】第4の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図20】第4の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図21】第5の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図22】第5の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図23】第5の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図24】第6の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図25】第6の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図26】第6の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図27】第6の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図28】第6の実施の形態としての図1に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図29】従来のサリサイドを用いたMOS構造の半導
体装置の基本構造の一例を示す図である。
体装置の基本構造の一例を示す図である。
【図30】ゲート長の各世代に対して要求される、ソー
ス/ドレイン上及びゲート電極上のシリサイド膜のシー
ト抵抗を示す図である。
ス/ドレイン上及びゲート電極上のシリサイド膜のシー
ト抵抗を示す図である。
【図31】ゲート長の各世代に対して要求される、ソー
ス/ドレイン上及びゲート電極上のシリサイド膜の膜厚
を示す図である。
ス/ドレイン上及びゲート電極上のシリサイド膜の膜厚
を示す図である。
2…シリコン半導体基板
2a…p形シリコン半導体基板
4…素子分離領域
6…nウェル
8…ゲート絶縁膜
10…ポリシリコン膜
12、20、70…チタンシリサイド膜
14、22…ゲート側壁
16、28…浅い接合(拡散層)
18、30…深い接合(拡散層)
18a…拡散層18の上部
24…pウェル
26…シリコン酸化膜(ゲート電極のキャップ)
30a…拡散層30の上部
32、44、62、74…金属チタニウム(Ti)
40…シリコン窒化膜
42…シリコン酸化膜
50、72…絶縁膜
52…アモルファス層
60…アモルファスシリコン膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平3−209834(JP,A)
特開 平8−330254(JP,A)
特開 平9−64349(JP,A)
特開 平7−74128(JP,A)
特開 平10−135152(JP,A)
特開 平1−133368(JP,A)
特開 平4−230039(JP,A)
特開 昭62−66679(JP,A)
特開 平7−221297(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/78
Claims (2)
- 【請求項1】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と 、前記半導体基板内にソース及びドレイン拡散層を形成す
る工程と 、前記ソース及びドレイン拡散層に、シリサイド化を阻害
する原子を選択的に導入する工程と 、前記ゲート電極上、及びソース及びドレイン拡散層上に
高融点金属膜を形成する工程と 、前記高融点金属膜をシリサイド化し、前記ソース及びド
レイン拡散層上に第1のシリサイド膜を形成すると共
に、前記ゲート電極上に前記第1のシリサイド膜より膜
厚が厚い第2のシリサイド膜を形成する工程と 、を具備することを特徴とする半導体装置の製造方法 。 - 【請求項2】 前記シリサイド化を阻害する原子は、フ
ッ素、窒素あるいは酸素のいずれかであることを特徴と
する請求項1に記載の半導体装置の製造方法。
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