近年、トランジスタの微細化に伴う短チャネル効果などを抑制するために、ソース領域及びドレイン領域などを形成する不純物拡散層をできるだけ浅く形成する構造が採用されている。しかし、拡散層を浅くした場合、拡散層のシート抵抗が増大するため、高速・低消費電力の半導体装置を製造することが困難になる。そこで、最近の半導体装置においてはシリサイド形成プロセスが用いられている。該プロセスでは、ソース領域及びドレイン領域の上部にTi又はCo等からなる金属膜を形成し、熱処理を施すことによって金属とシリコンを反応させ、TiSi2 又はCoSi2 等からなるシリサイド膜を形成する。一方、周辺回路に用いられるトランジスタにおいては、ゲート酸化膜耐圧及びESD(Electro Static Discharge)耐性を確保するためにソース領域及びドレイン領域をシリサイド化しないことが一般的である。つまり、1つの半導体基板上にシリサイド形成領域と非シリサイド形成領域が存在することになる。
図8(a)〜(c)は、従来の半導体装置の製造工程を示す断面図である。
まず、図8(a)に示すように、半導体基板11上に素子分離12を形成して複数の領域に区画する。区画された複数の領域は、シリサイド形成領域Sと非シリサイド形成領域Nとを含む。公知のフォトリソクグラフィ技術及び注入技術を用い、シリサイド形成領域Sの半導体基板11中に第1のウェル13aを形成すると共に、非シリサイド形成領域Nの半導体基板11中に第2のウェル13bを形成する。尚、シリサイド形成領域S及び非シリサイド形成領域NにはPウェルとNウェルとの両方が存在するが、図8(a)〜(c)ではいずれか1つのウェルだけを示している。更に、以下本明細書中では、いずれの図についても、図8(a)〜(c)と同様にシリサイド形成領域S及び非シリサイド形成領域Nにおいては、PウェルとNウェルとのいずれか一方のウェルだけを示している。
次に、半導体基板11上に熱酸化法によってゲート酸化膜14を形成し、さらにゲート酸化膜14上にノンドープのポリシリコン膜15を堆積する。この後、公知のフォトリソクグラフィ技術及び注入技術を用い、図示はしていないが、PMOS(p-channel Metal Oxide Semiconductor)形成領域のポリシリコン膜15にはボロン(B)を、NMOS(n-channel Metal Oxide Semiconductor)形成領域のポリシリコン膜15にはリン(P)を導入する。
更に、ポリシリコン膜15上に第1のTEOS(Tetra Ethyl Orso Silicate )膜16を堆積する。
次に、図8(b)に示したように、公知のリソグラフィ技術及びエッチング技術により、ゲート酸化膜14、ポリシリコン膜15及び第1のTEOS膜16をパターン化する。これによって、シリサイド形成領域Sの第1のウェル13a上に第1のゲート電極17aを形成すると共に、非シリサイド形成領域Nの第2のウェル13b上に第2のゲート電極17bを形成する。図8(b)では第1のゲート電極17a及び第2のゲート電極17bの上に第1のTEOS膜16が形成されている。続いて、公知のフォトリソグラフィ技術及び注入技術を用い、第1のTEOS膜16をマスクとして、ウェル13a表面のゲート電極17a両側の領域及びウェル13b表面のゲート電極17b両側の領域にイオンを注入して、エクステンション領域18を形成する。ここで、PMOS形成領域においてはボロン(B)を、NMOS形成領域においては砒素(As)を注入する。
次に、第1のゲート電極17a及び第2のゲート電極17bの形成された半導体基板11上に、第2のTEOS膜19及びシリコン窒化膜20を順に堆積した後、第2のTEOS膜19及びシリコン窒化膜20に対して異方性エッチングによりエッチバックを行なう。これにより、図8(c)に示すように、ゲート酸化膜14並びに第1のゲート電極17a及び第2のゲート電極17bの側面に、第2のTEOS膜19及びシリコン窒化膜20によって構成されたサイドウォール21を形成する。尚、第1のTEOS膜16はこの工程で除去される。
続いて、公知のフォトリソグラフィ技術及び注入技術によって、エクステンション領域18の外側に、高濃度のソース領域及びドレイン領域22を形成する。これは、第1のゲート電極17a及び第2のゲート電極17b並びにサイドウォール21をマスクとして利用し、エクステンション領域18が形成された第1のウェル13a及び第2のウェル13bに不純物を注入することで行なう。ここで、PMOS形成領域においてはボロン(B)を注入すると共に、NMOS形成領域においては砒素(As)を注入するか又は砒素(As)及びリン(P)を注入する。
次に、半導体基板11上に全面に亘ってシリコン酸化膜23を堆積する。その上に、シリサイド形成領域Sに開口を有し且つ非シリサイド形成領域Nを覆うレジストパターン24を形成する。その後、図9(a)に示すように、レジストパターン24をマスクとして、フッ酸溶液を用いるウェットエッチングにより、シリサイド形成領域Sのシリコン酸化膜23を除去する。
更に、プラズマアッシング処理と、硫酸過水液(硫酸と過酸化水素水との混合溶液を言う)及びアンモニア過水液(アンモニア水と過酸化水素水との混合溶液を言う)を用いる洗浄処理とによって、レジストパターン24を除去する。更に、半導体基板11の表面を硫酸過水液で洗浄する。
この後、半導体基板11上に全面に亘ってコバルト(Co)金属膜を堆積した後、窒素雰囲気中で熱処理を行なうことにより、コバルト金属膜に含まれるCoと高濃度ソース領域及びドレイン領域22及び第1のゲート電極17aのそれぞれに含まれるSiとを反応させる。続いて素子分離12、サイドウォール21及びシリコン酸化膜23上に未反応で残っているコバルトを除去することによって、第1のゲート電極17a上に第1のシリサイド層25を形成すると共に、高濃度ソース領域及びドレイン領域22上に第2のシリサイド層26を形成する。
このようにして、図9(b)に示した1つの半導体基板上にシリサイド形成領域Sと非シリサイド形成領域Nとを有する半導体装置が形成される。
ここで、シリサイド層一般に関して、金属膜堆積後の熱処理を高温で行なうとシリサイドが凝集し始め、断線を引き起こすことが知られてる。この断線は半導体装置の品質及び歩留りの低下の一因となっている。これは、微細化に伴いゲート長が縮小していく昨今のプロセスにおいて特に顕著に現れる。このようなゲート電極上のシリサイド層の断線を防ぐためには、形成する金属膜を厚くすると共に金属膜堆積後の熱処理を低温で行なうことが有効である。
しかし、そうした場合、今度はソース領域及びドレイン領域からウェルへ流れる接合リーク電流が増加する。これはソース領域及びドレイン領域上に形成されるシリサイド層が厚くなり、ストレスが増大してスパイク欠陥が発生するためと考えられている。
この問題を解決するために、特許文献1に、半導体層表面にシリサイド層をエピタキシャル成長させる技術が開示されている。これは、半導体層における表面近傍の領域に例えば酸素等の非金属元素を導入した後、半導体層の上に金属膜を形成して熱処理を行なうことにより、半導体層を構成する元素と金属膜を構成する金属とを反応させるものである。
この方法によれば、ソース領域及びドレイン領域上のシリサイド層が多結晶とはならないので、凝集やスパイク欠陥の発生を抑制することができる。
国際公開第01/026143号パンフレット
しかしながら、前記の技術を用いた場合には、次の問題があった。
つまり、前記の技術によると、ゲート電極上のシリサイド成長も非金属元素により抑制され且つゲート電極であるポリシリコンが多結晶であるため、結果としてゲート電極上には膜厚の薄い多結晶シリサイド層が形成される。このことから、ゲート電極上のシリサイド層の断線による抵抗バラツキが発生するという問題である。
前記に鑑み、本発明は、ゲート電極上のシリサイド層断線による抵抗上昇の抑制とソース領域及びドレイン領域からウェルへ流れる接合リーク電流のバラツキ抑制とを両立させることを目的とする。
前記の目的を達成するために、本願発明者らは、様々な検討を行なった結果、シリサイド形成前にソース領域及びドレイン領域のみに非金属元素を導入することにより、ゲート電極上に形成されるシリサイド層の膜厚をソース領域上及びドレイン領域上に形成されるシリサイド層の膜厚より厚くすると言う知見を得た。
本発明は、該知見に基づいてなされたものであり、具体的には、本発明に係る第1の半導体装置は、半導体基板上に形成されたゲート電極と、半導体基板におけるゲート電極の両側に形成された不純物領域と、ゲート電極上及び不純物領域上に形成された半導体金属化合物層とを備え、半導体金属化合物層における不純物領域上に形成されている部分のみに、半導体基板を構成する元素以外の非金属元素が含まれている。半導体金属化合物層のみに非金属元素が含まれているとは、言い換えると、ゲート電極上の半導体金属化合物層には非金属元素は含まれていないことを意味する。
このような構成によると、ゲート電極上の半導体金属化合物層の膜厚を、不純物領域上の半導体金属化合物層の膜厚に比べて厚くすることができる。
ゲート電極上の半導体金属化合物層の膜厚が厚くなっているため、半導体金属化合物層の凝集によって起こる断線を抑制できる。このことから、該断線に起因するゲート抵抗バラツキが抑制できる。また、不純物領域上の半導体金属化合物層の膜厚が薄くなっているために、スパイク欠陥の発生を抑制し、不純物領域からウェルに流れる接合リーク電流のバラツキを抑制することができる。このようにして、ゲート抵抗バラツキの抑制と接合リーク電流バラツキの抑制が両立できる。
尚、第1の半導体装置における半導体基板のゲート電極両側に形成された不純物領域は、ソース領域及びドレイン領域であることが好ましい。
このような構成によると、不純物領域としてソース領域及びドレイン領域を形成した一般的なMOSを含む半導体装置において、本発明の効果が実現できる。
また、第1の半導体装置において、半導体金属化合物層は半導体材料と金属が反応して形成されるシリサイド層であり、半導体はシリコン又はシリコンゲルマニウムであり、金属はコバルト、チタン又はニッケルであることが好ましい。
このようにすると、一般に用いられる半導体装置において本発明の効果が実現できる。
また、第1の半導体装置において、非金属元素は酸素、窒素、炭素及び弗素のうちの少なくとも1つ以上の元素であることが好ましい。
このようにすると、第1の半導体金属化合物層の膜厚を第2の半導体金属化合物層の膜厚に比べて厚くすることが確実にできる。そのため、第1の半導体金属化合物層の断線によるゲート抵抗バラツキの抑制とソース領域及びドレイン領域からウェルへ流れる接合リーク電流のバラツキの抑制とが両立可能となる本発明の効果が確実に得られる。
また、第1の半導体装置において、非金属元素の不純物領域における含有量が、1×1019atoms/cm3以上で且つ5×1020atoms/cm3以下であることが好ましい。
このようにすると、半導体金属化合物層の生成が適切に抑制され、ソース領域及びドレイン領域上に望ましい膜厚の半導体金属化合物層を形成することができる。
これによって、ゲート電極上の半導体金属化合物層の膜厚を不純物領域上の半導体金属化合物層の膜厚に比べて厚くすることが確実にできる。そのため、ゲート電極上の半導体金属化合物層の断線に起因するゲート抵抗バラツキの抑制と不純物領域からウェルへ流れる接合リーク電流のバラツキの抑制とが両立可能となる本発明の効果が確実に得られる。
ここで、含有量が1×1019atoms/cm3以下であると、半導体金属化合物層の生成が十分抑制されず、膜厚が望ましい厚さよりも厚くなる。また、含有量が5×1020atoms/cm3以上であると、半導体金属化合物層の生成が必要以上に抑制され、膜厚が望ましい膜厚よりも薄くなる。
本発明に係る半導体装置の製造方法は、半導体基板上に半導体からなるゲート電極を形成する工程(a)と、半導体基板のゲート電極両側に不純物領域を形成する工程(b)と、工程(b)よりも後に、半導体基板の不純物領域に、半導体基板を構成する元素以外の非金属元素を導入する工程(c)と、工程(c)よりも後に、半導体基板上及びゲート電極上に金属膜を形成する工程(d)と、半導体基板に熱処理を施し、半導体からなるゲート電極上及び半導体基板のそれぞれの表面部と金属膜とを反応させて半導体金属化合物を形成する工程(e)とを備えている。
このような半導体装置の製造方法によると、半導体基板を構成する元素以外の非金属元素を不純物領域に導入していることから、不純物領域では、金属膜形成後に熱処理によって半導体金属化合物を形成する反応が抑制される。これに対して、非金属元素を導入していないゲート電極上では、前記のような半導体金属化合物を形成する反応の抑制は起こらない。このため、ゲート電極上の半導体金属化合物層の膜厚を、不純物領域上の半導体金属化合物層の膜厚に比べて厚くすることができる。この結果、ゲート電極上の半導体金属化合物層の断線によるゲート抵抗バラツキの抑制と不純物領域からウェルへ流れる接合リーク電流のバラツキの抑制とが両立した半導体装置が製造できる。
尚、本発明の半導体装置の製造方法において、工程(b)の後に工程(c)を実施する代わりに、工程(b)よりも先に工程(c)を実施することにより、半導体基板のゲート電極両側の領域に、非金属元素が導入された不純物領域を形成してもよい。
このようにすることによっても、本発明の半導体装置の製造方法の効果が実現できる。
また、本発明の半導体装置の製造方法において、工程(c)は、半導体基板及びゲート電極を被覆し且つ非金属元素を含む絶縁膜を形成する工程(f1)と、絶縁膜をエッチングし、不純物領域上にのみ絶縁膜を所定の厚さ残す工程(f2)と、所定の厚さ残した絶縁膜をスパッタリングし、所定の厚さ残した絶縁膜を構成する非金属元素をゲート電極両側の領域に導入する工程(f3)とを含むことが好ましい。
このようにすると、ゲート電極両側の領域に、半導体基板を構成する元素以外の非金属元素が導入された不純物領域を形成することができる。その結果、本発明の半導体装置の製造方法の効果が確実に実現できる。
また、工程(f1)で形成する絶縁膜は、CVD法により形成されたシリコン酸化膜からなり、該シリコン酸化膜は、圧力が13.3kPa以下及び温度が300℃以上で且つ450℃以下の条件で形成されると共に、膜厚が30nm以上であることが好ましい。これと共に、膜厚は一般に60nm以下とする。
このようにすると、ゲート電極上に形成されるシリコン酸化膜の膜厚を、ゲート電極両側の領域に形成されるシリコン酸化膜厚の約80%の膜厚にすることができる。このことから、シリコン酸化膜に対してエッチング量の制御されたエッチングを行なうと、ゲート電極上には絶縁膜を残さず、ゲート電極両側の領域のみに絶縁膜を残すことが確実にできる。このようにしてゲート電極両側の領域に残された絶縁膜をスパッタリングすると、ゲート電極両側の領域のみに対して非金属元素が導入できる。その結果、本発明の半導体装置の製造方法の効果が確実に実現できる。
また、工程(f1)で形成する絶縁膜は、有機塗布膜からなることも好ましい。
このようにすると、ゲート電極上に形成される有機塗布膜の膜厚をゲート電極両側の領域上に形成される有機塗布膜の膜厚に比べて薄くすることができる。このことから、有機塗布膜に対してエッチング量の制御されたエッチングを行なうと、ゲート電極上には絶縁膜を残さず、ゲート電極両側の領域のみに絶縁膜を残すことが確実にできる。その結果、本発明の半導体装置の製造方法が確実に実現できる。
また、半導体基板上に前記有機塗布膜を形成した後、400℃以上で且つ800℃以下の温度で熱処理を行なうことが好ましい。
有機塗布膜の場合、エッチングレートがシリコン酸化膜などに比べて早い。このため、予め熱処理を施しておくことによってエッチングレートを調整することが好ましいのである。
また、工程(f2)において、所定の厚さは2nm以上で且つ5nm以下であることが好ましい。
このようにすると、ゲート電極両側の領域のみに絶縁膜を残し、ゲート電極上には絶縁膜を残さないようにすることが確実にできる。ゲート電極両側の領域に残された絶縁膜をスパッタリングすると、ゲート電極両側の領域に対してのみ非金属元素が導入できるから、本発明の半導体装置の製造方法の効果が確実に実現できる。
また、工程(f2)において、絶縁膜のエッチングは体積濃度が5%以下の希フッ酸溶液で行なうことが好ましい。希フッ酸溶液は、体積濃度で0.001%以上の濃度であれば絶縁膜のエッチングに使用できる。
このようにすると、絶縁膜だけをエッチングすることができ、ゲート電極等が絶縁膜と同時にエッチングされてしまうのを防止できる。
また、本発明の半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程を更に備え、工程(a)は、ゲート絶縁膜上にゲート電極となるポリシリコン膜を形成する工程(g1)と、ポリシリコン膜上にハードマスクとなる堆積膜を形成する工程(g2)と、堆積膜及びポリシリコン膜をエッチングしてゲート電極を形成し且つゲート電極上に堆積膜よりなるハードマスクを残す工程(g3)とを含み、工程(c)は、ハードマスクを用いて非金属元素を不純物領域にイオン注入する工程(h1)と、工程(h1)の後に、ハードマスクを除去する工程(h2)とを含むことが好ましい。
このようにすると、ゲート電極を形成する際にハードマスクとなる堆積層を形成することができると共に、該堆積膜をマスクとしたイオン注入によって、基板を構成する元素以外の非金属元素を導入した不純物領域を形成できる。このことから、本発明の半導体装置の製造方法が実現できる。
また、工程(g2)で形成する堆積膜は、シリコン酸化膜、TEOS膜、シリコン窒化膜又はシリコン酸窒化膜であることが好ましい。
これらのいずれかの膜を用いると、イオン注入の際にマスクとして確実に利用できる。
また、工程(h1)において、イオン注入は、非金属元素が堆積膜を突き抜けないような加速エネルギーの条件で行なうことが望ましい。
このようにすると、半導体基板のゲート電極両側の領域に非金属元素を注入できると共に、ゲート電極には非金属元素が注入されないようにすることができる。
また、本発明の半導体装置の製造方法において、非金属元素は酸素、窒素、炭素及び弗素のうちの少なくとも1つ以上の元素であることが好ましい。
このようにすると、金属膜形成後の熱処理によって半導体金属化合物を形成する反応が確実に抑制される。その結果、本発明の半導体装置の製造方法の効果が確実に実現できる。
また、本発明の半導体装置の製造方法において、非金属元素が不純物領域に対して1×1019atoms/cm2以上で且つ5×1020atoms/cm2以下の濃度となるように導入されることが望ましい。このような濃度とすると、金属膜形成後の熱処理によって半導体金属化合物を形成する反応が、不純物領域上において適切に抑制される。その結果、ゲート電極上の半導体金属化合物層の膜厚を不純物領域上の半導体金属化合物層の膜厚よりも厚くすることができ、本発明の半導体装置の製造方法の効果が確実に実現できる。
ここで、含有量が1×1019atoms/cm3以下であると、半導体金属化合物層の生成が充分抑制されず、膜厚が望ましい厚さよりも厚くなる。これと共に、含有量が5×1020atoms/cm3以上であると、半導体金属化合物層の生成が必要以上に抑制され、膜厚が望ましい膜厚よりも薄くなる。
本発明によると、ゲート電極上に形成される半導体金属化合物層の膜厚を、不純物領域(例えばソース領域及びドレイン領域)上に形成される半導体金属化合物層の膜厚より厚くすることができる。このため、ゲート電極上の半導体金属化合物層の凝集による断線に起因するゲート抵抗バラツキの抑制ができる。また、不純物領域上の半導体金属化合物層の膜厚が薄くなっていることから、スパイク欠陥の発生を抑制し、不純物領域からウェルへ流れる接合リーク電流のバラツキの抑制ができる。このように、ゲート抵抗バラツキの抑制と接合リーク電流バラツキの抑制が両立できる。この結果、半導体装置の品質及び歩留りが向上できる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図1は、本発明の第1の実施形態に係る半導体装置の構造を模式的に示す断面図である。
図1のように、例えばシリコンからなる半導体基板101上に素子分離102が形成され、それによって半導体基板101は複数の領域に区画されている。区画された複数の領域は、シリサイド形成領域Sと非シリサイド形成領域Nとを含む。シリサイド形成領域Sの半導体基板101に不純物イオンが導入されることによって第1のウェル103aが形成されていると共に、非シリサイド形成領域Nの半導体基板101には不純物イオンが導入されることによって第2のウェル103bが形成されている。尚、図1においても、Pウェル及びNウェルのいずれか一方のウェルのみを示している。
シリサイド形成領域Sの第1のウェル103a上に、ゲート絶縁膜104を介して、第1のゲート電極107aが形成されている。第1のゲート電極107aの上には、第1のシリサイド層106が形成されている。
また、非シリサイド形成領域Nの第2のウェル103b上に、ゲート絶縁膜104を介して第2のゲート電極107bが形成されている。
第1のウェル103a表面の第1のゲート電極107a両側の領域及び第2のウェル103b表面の第2のゲート電極107b両側の領域には、不純物イオンが導入されることによって、エクステンション領域108が形成されている。ここで、不純物イオンとして、PMOS形成領域においては例えばボロン(B)、NMOS形成領域においては例えば砒素(As)が注入されている。
また、ゲート絶縁膜104、第1のシリサイド層106、第1のゲート電極107a及び第2のゲート電極107bのそれぞれ側面とエクステンション領域108の表面とには、第1のTEOS膜109が形成されている。更に、該第1のTEOS膜109を覆うようにシリコン窒化膜110が形成されている。第1のTEOS膜109及びシリコン窒化膜110によって、サイドウォール111が構成されている。
第1のウェル103a及び第2のウェル103bにおけるエクステンション領域108の外側の領域に、不純物イオンが導入されることによって、不純物領域としてソース領域及びドレイン領域112が形成されている。ここで、不純物イオンとして、PMOS形成領域においては例えばボロン(B)が導入されていると共に、NMOS形成領域においては例えば砒素(As)が導入されているか又は砒素(As)及びリン(P)が導入されている。
また、非シリサイド形成領域Nにおいて、第2のゲート電極107b、サイドウォール111及びソース領域及びドレイン領域(以下、ソース・ドレイン領域と記す)112を覆うようにシリコン酸化膜113が形成されている。
また、シリサイド形成領域Sにおけるソース・ドレイン領域112上に、第2のシリサイド層114が形成されている。該第2のシリサイド層114には、半導体基板101を構成する元素以外の非金属元素として酸素原子117が導入されている。これに対し、前記第1のシリサイド層106には酸素原子117は導入されていない。
次に、第1の実施形態に係る半導体装置の製造方法について、図を参照して説明する。図2(a)及び(b)、図3(a)及び(b)並びに図4は、本実施形態の半導体装置の製造方法の各工程を模式的に示す断面図である。
まず、図2(a)に示すように、半導体基板101上に素子分離102を形成して複数の領域に区画する。区画された複数の領域は、シリサイド形成領域Sと非シリサイド形成領域Nとを含む。次に、公知のフォトリソクグラフィ技術及び注入技術を用い、シリサイド形成領域Sの半導体基板101中に第1のウェル103aを形成すると共に、非シリサイド形成領域Nの半導体基板101中に第2のウェル103bを形成する。尚、ここでもPウェル及びNウェルのいずれか一方のウェルだけを示している。
次に、半導体基板101上に熱酸化法によってゲート酸化膜104を形成し、さらにゲート酸化膜104上にノンドープのポリシリコン膜105を堆積する。この後、公知のフォトリソクグラフィ技術及び注入技術を用い、図示はしていないが、PMOS形成領域のポリシリコン膜105には例えばボロン(B)を、NMOS形成領域のポリシリコン膜105には例えばリン(P)を導入する。
更に、ポリシリコン膜105上に第1のTEOS膜115を堆積する。
次に、図2(b)に示したように、公知のリソグラフィ技術及びエッチング技術により、ゲート酸化膜104、ポリシリコン膜105及び第1のTEOS膜115をパターン化する。これによって、シリサイド形成領域Sの半導体基板101上にゲート絶縁膜104を介してポリシリコン膜105よりなる第1のゲート電極107aを形成すると共に、非シリサイド形成領域Nの半導体基板101上に絶縁膜104を介してポリシリコン膜105よりなる第2のゲート電極107bを形成する。
続いて、公知のフォトリソグラフィ技術及び注入技術を用い、第1のウェル103aの第1のゲート電極107a両側の領域及び第2のウェル103bの第2のゲート電極107b両側の領域にエクステンション領域108を形成する。これは、パターン化された第1のTEOS膜115をマスクとしたイオン注入によって行なう。ここで、PMOS形成領域においては例えばボロン(B)、NMOS形成領域においては例えばリン(P)を注入する。
次に、第1のゲート電極107a及び第2のゲート電極107bが形成された半導体基板101上に、第2のTEOS膜109及びシリコン窒化膜110を順に堆積した後、第2のTEOS膜109及びシリコン窒化膜110に対して異方性エッチングによりエッチバックを行なう。これにより、図3(a)に示すように、ゲート電極107の側面に第2のTEOS膜109及びシリコン窒化膜110よりなるサイドウォール111を形成する。尚、本実施形態では第1のTEOS膜115はこの工程で除去される。
続いて、公知のフォトリソグラフィ技術及び注入技術によって、半導体基板101におけるエクステンション領域108の外側に、高濃度のソース・ドレイン領域112を形成する。これは、第1のゲート電極107a及び第2のゲート電極107b並びにサイドウォール111をマスクとして利用し、エクステンション領域108が形成された第1のウェル103a及び第2のウェル103bに不純物を注入することによって行なう。ここで、PMOS形成領域においては例えばボロン(B)を注入すると共に、NMOS形成領域においては例えば砒素(As)を注入するか又は砒素(As)及びリン(P)を注入する。
次に、図3(b)に示すように、シリコン基板101上に、絶縁膜として、CVD法によってシリコン酸化膜113を堆積する。このとき、成膜条件を調節することにより、第1のゲート電極107a及び第2のゲート電極107b上における膜厚をソース・ドレイン領域112上における膜厚の約80%とすることができる。本実施例では、設定温度を約400℃、設定圧力を約2.7kPaとして、ソース・ドレイン領域112上の膜厚が約50nmとなるように成膜を行っている。このため、第1のゲート電極107a及び第2のゲート電極107b上のシリコン酸化膜113の膜厚は、ソース・ドレイン領域112上のシリコン酸化膜113の膜厚である約50nmの約80%、つまり約40nmの膜厚となっている。
この後、シリサイド形成領域Sに開口を有し且つ非シリサイド形成領域Nを覆うレジストパターン116を形成する。続いて、レジストパターン116をマスクとしてフッ酸溶液を用いたウェットエッチングを行なう。
ここで、シリサイド形成領域Sにおけるソース・ドレイン領域112上のシリコン酸化膜113が、2〜5nmの膜厚だけ残るようにエッチング量を調節する。つまり、シリサイド形成領域Sにおいてシリコン酸化膜113を例えば45〜48nmエッチングする。このようにすると、ソース・ドレイン領域112上ではシリコン酸化膜113はエッチング前には約50nmの膜厚を有していたため、エッチング後に2〜5nmの膜厚を持つシリコン酸化膜113が残る。これに対し、ゲート電極107上ではシリコン酸化膜113の膜厚はエッチング前には約40nmであるため、このウェットエッチング処理によってゲート電極107上からはシリコン酸化膜113は完全に除去される。これらの結果、シリサイド形成領域Sのソース・ドレイン領域112上にのみシリコン酸化膜113が残ることになる。
但し、前記のシリコン酸化膜113のエッチング前の膜厚及びエッチング量については、望ましい値ではあるが、必須事項ではない。ウェットエッチング処理によって、ゲート電極107上のシリコン酸化膜113が完全に除去されると共にソース・ドレイン領域112上においてはシリコン酸化膜113が残されるような膜厚及びエッチング量に設定されていればよい。
この後、図4(a)に示すように、硫酸過水液及びアンモニア過水液による洗浄処理により、レジストパターン116を除去する。この際、レジスト除去工程に一般的に使用されるプラズマアッシング法を用いると、第1のゲート電極107aが酸化されてしまうので、本発明においてはプラズマアッシング法を使用しないことが重要である。
次に、シリコン酸化膜113を削らないように(例えば、硫酸過水液を用いて)半導体基板101表面の洗浄処理を行った後、例えばArイオン線を照射してソース・ドレイン領域112上のシリコン酸化膜113に対するスパッタリングを行なう。これにより、シリサイド形成領域Sのソース・ドレイン領域112の表面にのみ、シリコン酸化膜113を構成する酸素原子の一部を酸素原子117として導入することができる。
ここで、ソース・ドレイン領域112における酸素原子117の含有量が、1×1019atoms/cm3以上で且つ5×1020atoms/cm3以下となるように酸素原子を導入することが好ましい。このような濃度で含有させると、シリサイド層の形成が適切に抑制され、ソース・ドレイン領域上に望ましい膜厚のシリサイド層を形成できる。
この後、シリサイド形成領域Sのシリコン酸化膜113を除去する。あるいは、酸素原子をソース・ドレイン領域112に導入する工程の後にシリサイド形成領域Sのシリコン酸化膜113を除去するのに代えて、Arイオン線を照射する条件(エネルギー量等)を制御することによって、酸素原子をソース・ドレイン領域112に導入するのと同時にシリサイド形成領域Sのシリコン酸化膜113を除去することもできる。
このようにして、第1のウェル103a表面における、第1のゲート電極107a及びサイドウォール111の外側の領域に、酸素原子117の導入されたソース・ドレイン領域112が形成される。
続いて、図4(b)に示すように、第1のゲート電極107a、サイドウォール111、ソース・ドレイン領域112、シリコン酸化膜113等のパターンを覆うようにコバルト金属膜118を堆積する。続いてRTA(Rapid Thermal Anneal)を用い、窒素雰囲気中で処理温度400℃以上で且つ700℃以下及び処理時間60s程度の条件で第1の熱処理を行なう。その後、シリコンと未反応の部分のコバルト金属膜118を塩酸過水溶液などを用いて除去した後、処理温度600℃以上で且つ800℃以下及び処理時間30s程度の条件で第2の熱処理を行なう。以上のようにして、シリサイド層を形成する。具体的には、シリサイド形成領域Sの第1のゲート電極107a上に第1のシリサイド層106を形成すると共に、シリサイド形成領域Sのソース・ドレイン領域112上に第2のシリサイド層114を形成する。但し、前記第1の熱処理及び第2の熱処理の条件は適宜選べば良く、前記に限定するものではない。このようにして、図1に示した第1の実施形態に係る半導体装置の構造が形成される。
このようなシリサイド層形成の際、シリサイド形成領域Sのソース・ドレイン領域112には酸素原子が導入されているため、ソース・ドレイン領域112上ではシリサイドの生成反応が抑制される。これに対し、第1のゲート電極107a上には酸素原子は導入されていないため、第1のゲート電極107a上ではシリサイドの生成が抑制されることはない。この結果、シリサイド形成領域Sのソース・ドレイン領域112上の第2のシリサイド層114に比べ、第1のゲート電極107a上に形成される第2のシリサイド層106は膜厚が厚くなる。
以上に説明したように、第1の実施形態によると、第1のシリサイド層106が厚くなっていることから、金属膜堆積後の熱処理工程で起こるシリサイドの凝集を抑止し、凝集が原因の断線を防ぐことができる。このため、断線に起因するゲート抵抗バラツキの抑制ができる。これと同時に、第2のシリサイド層114が薄くなっていることから、シリサイド層114に掛かるストレスを緩和してスパイク欠陥を防ぐことが可能になっている。このため、ソース・ドレイン領域112から第1のウェル103aへ流れる接合リーク電流を減少させ、リーク電流バラツキを抑制することができる。このように、ゲート抵抗バラツキの抑制とリーク電流バラツキの抑制が両立できるため、半導体装置の品質と製造の際の歩留りとの向上が実現できる。
尚、本実施形態では不純物領域としてソース・ドレイン領域112を形成したが、他に、例えば、バイポーラIC(Integrated Circuit)のコレクタ電極等を形成する際にも利用できる。
また、本実施形態では半導体金属化合物としてシリサイドを形成したが、これに特にこれに限るものではなく、他の半導体金属化合物を利用することもできる。
また、半導体基板の材料としては、シリコン以外にシリコンゲルマニウムなどが利用できる。
また、本実施形態ではシリサイド形成のための金属としてコバルトを使用したが、コバルト以外の金属、例えばチタン又はニッケルなどを使用しても良い。
また、本実施形態では、絶縁膜として形成したシリコン酸化膜113をスパッタリングし、不純物領域に酸素を導入した。しかし、不純物領域に導入する非金属元素としては、酸素を使用する他に、酸素、窒素、炭素及び弗素のうちの少なくとも1つ以上の元素であっても良く、特に限定されない。
また、本実施形態では、絶縁膜として、CVD法を用いてシリコン酸化膜113を堆積している。しかし、使用する絶縁膜としてはシリコン酸化膜に限るものではなく、例えばTEOS膜を形成しても良い。あるいは、有機塗布膜(比誘電率が4以下であるようなLow−K材料等)であっても構わない。有機塗布膜の場合は、エッチングレートが早いため、膜堆積後に例えば処理温度400℃以上で且つ800℃以下の熱処理を行なうことが好ましい。これによって、エッチングレートを調節する。また、非シリサイド形成領域の酸化膜が各洗浄工程やArイオン照射時に無くならないように、30nm以上の膜厚で形成することが好ましい。これと共に、膜厚は一般に60nm以下とする。
また、シリコン酸化膜113をエッチングする際、フッ酸濃度が高いとポリシリコン膜105をエッチングしてしまう恐れがある。そのため、エッチング溶液としてはフッ酸濃度5%以下の希フッ酸溶液を用いることが好ましい。希フッ酸溶液は、体積濃度で0.001%以上の濃度であれば絶縁膜のエッチングに使用できる。
また、CZ(Czochralski)法によって製造されるシリコン基板中の非金属元素のバックグランド濃度は、例えば、酸素では1×1018atoms/cm3 以上で且つ2×1018atoms/cm3 以下、炭素では3×1015atoms/cm3 以下、窒素では5×1015atoms/cm3 以下である。これに対し、半導体基板101を構成する元素以外の非金属元素は、1×1019atoms/cm2 以上で且つ5×1020atoms/cm2 以下の含有量となるように不純物領域に導入されるのがよい。このような濃度で導入すると、本発明の効果が確実に得られる。
ここで、含有量が1×1019atoms/cm3以下であると、半導体金属化合物層の生成が十分抑制されず、膜厚が望ましい厚さよりも厚くなる。また、含有量が5×1020atoms/cm3以上であると、半導体金属化合物層の生成が必要以上に抑制され、膜厚が望ましい膜厚よりも薄くなる。
また、本実施形態では、ソース・ドレイン領域112を形成した後に、スパッタリングによって酸素原子117をシリサイド形成領域Sにおけるソース・ドレイン領域112に導入することで、酸素原子117の導入されたソース・ドレイン領域112を形成した。しかし、半導体基板101におけるソース・ドレイン領域112を形成する領域に、先に酸素原子117を導入し、その後ソース・ドレイン領域112を形成することで酸素原子117の導入されたソース・ドレイン領域112を形成してもよい。
(第2の実施形態)
次に、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図5は、本発明の第2の実施形態に係る半導体装置の構造を模式的に示す断面図である。
図5に示した第2の実施形態に係る半導体装置は、後述する点を除き、図1に示した第1の実施形態に係る半導体装置と同一の構造を有している。このため、第2の実施形態に係る半導体装置の構造において第1の実施形態に係る半導体装置と同一である部材については、図5において図1と同一の符号を付すことで詳細な説明は省略する。
第2の実施形態に係る半導体装置の構造が第1の実施形態に係る半導体装置の構造と異なるのは、次の点である。
図1に示した第1の実施形態に係る半導体装置では、シリサイド形成領域Sにおける第1のシリサイド層106及び非シリサイド形成領域Nにおける第2のゲート電極107bは、それぞれサイドウォール111と同一の高さに形成されている。これに対し、図5に示した第2の実施形態に係る半導体装置では、シリサイド形成領域Sにおける第1のシリサイド層106及び非シリサイド形成領域Nにおける第2のゲート電極107bは、どちらもサイドウォール111に対して凹んだ構造として形成されている。この点において、第2の実施形態に係る半導体装置の構造は第1の実施形態に係る半導体装置の構造と異なる。
次に、第2の実施形態に係る半導体装置の製造方法について、図を参照して説明する。
図2(a)及び(b)、図6(a)及び(b)並びに図7(a)及び(b)は、本実施形態の半導体装置の製造方法の各工程を模式的に示す断面図である。
まず、図2(a)に示すように、半導体基板101上に素子分離102を形成して複数の領域に区画する。区画された複数の領域は、シリサイド形成領域Sと非シリサイド形成領域Nとを含む。次に、公知のフォトリソクグラフィ技術及び注入技術を用い、シリサイド形成領域Sの半導体基板101中に第1のウェル103aを形成すると共に、非シリサイド形成領域Nの半導体基板101中に第2のウェル103bを形成する。尚、ここでもPウェル及びNウェルのいずれか一方のウェルだけを示している。
次に、半導体基板101上に熱酸化法によってゲート酸化膜104を2nm程度の膜厚となるように形成し、さらにゲート酸化膜104上にノンドープのポリシリコン膜105を200nm程度の膜厚となるように堆積する。この後、公知のフォトリソクグラフィ技術及び注入技術を用い、図示はしていないが、PMOS形成領域のポリシリコン膜105には例えばボロン(B)を、NMOS形成領域のポリシリコン膜105には例えばリン(P)を導入する。
更に、ポリシリコン膜105上に第1のTEOS膜115を125nm程度の膜厚となるように堆積する。
次に、図2(b)に示したように、公知のリソグラフィ技術及びエッチング技術により、ゲート酸化膜104、ポリシリコン膜105及び第1のTEOS膜115をパターン化する。これによって、シリサイド形成領域Sの半導体基板101上にポリシリコン膜105よりなる第1のゲート電極107aを形成すると共に、非シリサイド形成領域Nの半導体基板101上にポリシリコン膜105よりなる第2のゲート電極107bを形成する。
続いて、公知のフォトリソグラフィ技術及び注入技術を用い、第1のウェル103aの第1のゲート電極107a両側の領域及び第2のウェル103bの第2のゲート電極107b両側の領域にエクステンション領域108を形成する。これは、パターン化された第1のTEOS膜115をマスクとしたイオン注入によって行なう。ここで、PMOS形成領域においては例えばボロン(B)、NMOS形成領域においては例えばリン(P)を注入する。
次に、第1のゲート電極107a及び第2のゲート電極107bが形成された半導体基板101上に、第2のTEOS膜109及びシリコン窒化膜110を順に堆積した後、第2のTEOS膜109及びシリコン窒化膜110に対して異方性エッチングによりエッチバックを行なう。これにより、図6(a)に示すように、ゲート電極107の側面に第2のTEOS膜109及びシリコン窒化膜110よりなるサイドウォール111を形成する。この際、エッチングのオーバーエッチ量を調整することで、ゲート電極107の上に、第1のTEOS膜115を10nm程度の膜厚となるように残すことができる。
次に、イオン注入法によりドーズ量5×1014cm-2及び加速エネルギー2keVの条件で酸素原子117をシリサイド形成領域Sの第1のウェル103a及び非シリサイド形成領域Nの第2のウェルbに注入する。このとき、ゲート電極107上には10nm程度の膜厚を有する第1のTEOS膜115が残されているため、第1のゲート電極107a及び第2のゲート電極107bには酸素原子は導入されず、第1のウェル103a及び第2のウェル103bの表面にのみ酸素原子が導入される。
但し、第1のTEOS膜115の膜厚が10nmであることは必須事項ではなく、酸素注入の際に第1のゲート電極107a及び第2のゲート電極107b上に注入マスクとして使用できる膜厚を有する第1のTEOS膜115が残っていればよい。
また、イオンの注入条件は、ポリシリコン膜105上の注入マスクを突き抜けないように加速エネルギー・ドーズ量を決定すればよく、前記したドーズ量5×1014cm-2及び加速エネルギー2keVの条件に限るものではない。
また、イオン注入の結果、第1のウェル103a及び第2のウェル103bおける酸素原子の含有量が、1×1019atoms/cm3以上で且つ5×1020atoms/cm3以下となっていることが好ましい。このような濃度で含有させると、後述するシリサイド層の形成反応が適切に抑制され、後の工程で形成するソース・ドレイン112領域上に望ましい膜厚のシリサイド層を形成できる。
次に、図6(b)に示すように、第1のTEOS膜115をエッチングによって除いた後、公知のフォトリソグラフィ技術及び注入技術によって、エクステンション領域108の外側に、高濃度のソース・ドレイン領域112を形成する。これは、第1のゲート電極107a及び第2のゲート電極107b並びにサイドウォール111をマスクとして利用し、エクステンション領域108が形成された第1のウェル103a及び第2のウェル103bに不純物を注入することによって行なう。ここで、PMOS形成領域においては例えばボロン(B)を注入し、NMOS形成領域においては例えば砒素(As)を注入するか又は砒素(As)及びリン(P)を注入する。
このようにしてソース・ドレイン領域112を形成すると、先の工程で第1のウェル103a及び第2のウェル103bの表面には酸素原子が導入されているから、第1のウェル103a及び第2のウェル103b表面における、第1のゲート電極107a、第2のゲート電極107b及びサイドウォール111の外側の領域に、酸素原子117の導入されたソース・ドレイン領域112が形成される。
次に、図7(a)に示すように、シリコン基板101上にシリコン酸化膜113を堆積し、その上に、シリサイド形成領域Sに開口を有し且つ非シリサイド形成領域Nを覆うレジストパターン116を形成する。続いて、レジストパターン116をマスクとしてフッ酸溶液を用いたウェットエッチングを行ない、シリサイド形成領域Sのシリコン酸化膜113を除去する。
この後、硫酸過水液及びアンモニア過水液による洗浄処理により、レジストパターン116を除去する。この際、レジスト除去工程に一般的に使用されるプラズマアッシング法を用いると、第1のゲート電極107aが酸化されてしまうので、本発明においてはプラズマアッシング法を使用しないことが重要である。
その後、シリコン基板101上を硫酸過水液によって洗浄した後、図7(b)に示したように、第1のゲート電極107a、サイドウォール111、ソース・ドレイン領域112、シリコン酸化膜113等のパターンを覆うようにコバルト金属膜118を堆積する。続いてRTAを用い、窒素雰囲気中で処理温度400℃以上で且つ700℃以下及び処理時間60s程度の条件で第1の熱処理を行なう。その後、シリコンと未反応部分のコバルト金属膜118を塩酸過水溶液などを用いて除去した後、処理温度600℃以上で且つ800℃以下及び処理時間30s程度の条件で第2の熱処理を行なうことにより、シリサイド層を形成する。具体的には、シリサイド形成領域Sの第1のゲート電極107a上に第1のシリサイド層106を形成すると共に、シリサイド形成領域Sのソース・ドレイン領域112上に第2のシリサイド層114を形成する。但し、前記第1の熱処理及び第2の熱処理の条件は適宜選べば良く、前記に限定するものではない。このようにして、図5に示した第1の実施形態に係る半導体装置の構造が形成される。
この際、シリサイド形成領域Sのソース・ドレイン領域112には酸素原子が導入されているため、ソース・ドレイン領域112上ではシリサイドの生成反応が抑制される。これに対し、第1のゲート電極107a上には酸素原子は導入されていないため、第1のゲート電極107a上ではシリサイドの生成が抑制されることはない。この結果、シリサイド形成領域Sのソース・ドレイン領域112上の第2のシリサイド層114に比べ、第1のゲート電極107a上に形成される第2のシリサイド層106は膜厚が厚くなる。
以上に説明したように、第2の実施形態によると、第1のシリサイド層106が厚くなっていることから、金属膜堆積後の熱処理工程で起こるシリサイドの凝集を抑止し、凝集が原因の断線を防ぐことができる。このため、断線に起因するゲート抵抗バラツキの抑制ができる。これと同時に、第2のシリサイド層114が薄くなっていることから、シリサイド層114に掛かるストレスを緩和してスパイク欠陥を防ぐことが可能になっている。このため、ソース・ドレイン領域112から第1のウェル103aへ流れる接合リーク電流を減少させ、リーク電流バラツキを抑制することができる。このように、ゲート抵抗バラツキの抑制とリーク電流バラツキの抑制が両立できるため、半導体装置の品質と製造の際の歩留りとの向上が実現できる。
尚、本実施形態では不純物領域としてソース・ドレイン領域112を形成したが、他に、他に、例えば、バイポーラICのコレクタ電極等を形成する際にも利用できる。
また、本実施形態では半導体金属化合物としてシリサイドを形成したが、これに特にこれに限るものではなく、他の半導体金属化合物を利用することもできる。
また、半導体基板の材料としては、シリコン以外にシリコンゲルマニウムなどが利用できる。
また、本実施形態ではシリサイド形成のための金属としてコバルトを使用したが、コバルト以外の金属、例えばチタン又はニッケルなどを使用しても良い。
尚、第2の実施形態においては、第1のゲート電極107a及び第2のゲート電極107bを形成するポリシリコン膜105の上には、第1のTEOS膜115を形成した。しかし、TEOS膜に代えて、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などを用いても良い。
また、第2の実施形態においては、第1のウェル103a及び第2のウェル103b表面における第1のゲート電極107a、第2のゲート電極107b及びサイドウォール111の外側の領域に対し、酸素を注入した後にソース・ドレイン領域112を形成することで、酸素原子の導入されたソース・ドレイン領域を形成した。しかし、この順序を入れ替え、ソース・ドレイン領域112を形成した後に酸素を注入することで、酸素原子の導入されたソース・ドレイン領域を形成してもよい。
また、注入する元素としては、第2の実施形態では酸素のみを使用した。しかし、これにに代えて窒素、炭素及び弗素のうちの少なくとも1つ以上を使用しても良く、特に限定するものではない。