WO2011007469A1 - 半導体装置及びその製造方法 - Google Patents

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後藤覚
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パナソニック株式会社
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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a silicide layer in a source / drain region of a transistor and a manufacturing method thereof.
  • a transistor used as an analog part is also formed on the semiconductor substrate, and the transistor in the analog part adopts a structure in which a silicide layer is not formed in order to secure the resistance of the gate insulating film and the resistance of ESD.
  • a silicide layer is not formed in order to secure the resistance of the gate insulating film and the resistance of ESD.
  • an insulating film is deposited on the entire surface of the transistor to selectively form a silicide forming region and a non-silicide forming region, and the insulating film on the silicide forming region is selectively formed.
  • an insulating film removing process is used to remove the insulating film in the non-silicide formation region.
  • the transistor performance cannot be ensured only by scaling reduction according to the conventional Moore's law, and the problem that the desired operating characteristics cannot be obtained in the transistor due to a decrease in carrier mobility and a decrease in driving power is apparent. It has become.
  • a technique of removing a sidewall of a transistor and depositing a stress liner film so as to cover a gate electrode there is a technique of removing a sidewall of a transistor and depositing a stress liner film so as to cover a gate electrode.
  • This technique is generally called a Disposable Side Wall (DSW) technique.
  • the stress liner film used in the DSW technology is generally formed by using a plasma chemical vapor deposition (plasma chemical vapor deposition (CVD)) method or a low pressure chemical vapor deposition (low pressure chemical vapor deposition (LP-CVD) method).
  • a silicon nitride film having a predetermined stress is deposited.
  • nMISFETs n-type Metal Insulator Semiconductor Field Effect Transistor
  • an STI (Shallow Trench Isolation) element isolation region 12 made of silicon oxide having a thickness of 300 nm is selectively formed on a semiconductor substrate 11 made of silicon.
  • a gate insulating film 13 having a thickness of 2 nm and a polysilicon film having a thickness of 100 nm are sequentially formed on the semiconductor substrate 11.
  • a resist mask is patterned by a lithography method, and etching using the resist mask is performed to form a plurality of gate electrodes 14 from the polysilicon film.
  • a silicon oxide film having a thickness of 10 nm is deposited on the entire surface of the semiconductor substrate 11, and then the silicon oxide film is etched until the semiconductor substrate 11 is exposed by etching back the entire surface.
  • An offset spacer 16 is formed on each of them.
  • arsenic (As + ) ions are applied to the semiconductor substrate 11 with an acceleration voltage of 1.5 keV and a dose of 1 ⁇ 10 15 cm ⁇ .
  • an N-type extension region 17 is formed on the semiconductor substrate 11.
  • a silicon oxide film having a thickness of 15 nm and a silicon nitride film having a thickness of 30 nm are formed on the semiconductor substrate 11 so as to cover the gate electrode 14 and the offset spacer 16. Deposit sequentially. Subsequently, the entire surface of the silicon nitride film and the silicon oxide film is etched back until the semiconductor substrate 11 is exposed to form the first sidewall 18 from the silicon oxide film, and the second film is formed from the silicon nitride film. Sidewalls 19 are formed.
  • the PMOS region (not shown) is covered with a resist film, and the gate electrode 14, the offset spacer 16, the first sidewall 18 and the second sidewall 19 are used as masks, and As + ions are accelerated at a voltage of 15 keV.
  • Ion implantation is performed under an implantation condition of a dose amount of 7 ⁇ 10 14 cm ⁇ 2 .
  • the resist film is removed by ashing and washing, and then the source / drain diffusion layer 20 in the nMISFET is formed by high-speed heat treatment at a temperature of 1000 ° C. for 10 seconds.
  • the silicidation reaction in the non-silicide formation region B is performed.
  • a protective film 21 for preventing is formed. Specifically, a silicon oxide film having a thickness of 23 nm is deposited on the semiconductor substrate 11. Subsequently, a resist film 22 covering the non-silicide formation region B is patterned on the deposited silicon oxide film, and the silicon oxide film in the silicide formation region A is removed by wet etching using the patterned resist film as a mask. Then, the protective film 21 is formed from the silicon oxide film.
  • the resist film 22 is removed by ashing and cleaning. Thereafter, in the silicide formation region A, the second sidewall 19 made of silicon nitride is removed by wet etching.
  • the natural oxide film formed on the upper surface of the source / drain diffusion layer 20 in the silicide formation region A is removed by, for example, wet etching using dilute hydrofluoric acid. Thereafter, a nickel (Ni) film having a thickness of 5 nm is deposited on the semiconductor substrate 11 by sputtering. Subsequently, a nickel silicide layer 23 is formed on the upper portion of the gate electrode 14 and the upper portion of each source / drain diffusion layer 20 in the silicide formation region A by rapid thermal processing. At this time, since the protective film 21 is formed in the non-silicide formation region B, the nickel silicide layer 23 is not formed in the gate electrode 14 and the source / drain diffusion layer 20. Thereafter, the unreacted Ni film remaining in the non-silicide formation region B is removed by SPM (aqueous hydrogen peroxide solution) cleaning and APM (ammonia hydrogen peroxide aqueous solution) cleaning.
  • SPM aqueous hydrogen peroxide solution
  • APM ammoni
  • a stress liner film 24 made of silicon nitride having a thickness of 50 nm and having a predetermined stress is deposited on the entire surface of the semiconductor substrate 11.
  • an interlayer insulating film 25 made of silicon oxide is deposited on the entire surface of the semiconductor substrate 11.
  • the upper surface of the deposited interlayer insulating film 25 is planarized by a chemical mechanical polishing (CMP) method.
  • the thickness of the protective film 21 cannot be ignored with the miniaturization of transistors.
  • the space between the gate electrodes 14 is filled with the protective film 21, and the thickness d3 thereof is The electrode 14 is deposited thicker than the thickness d4 deposited in the pattern region W2 where the distance between the electrodes 14 is wide.
  • the protective film 21 in the silicide formation region is removed by dry etching, as shown in FIG. 15B, the gate spacing is reduced while the protective film 21 in the pattern region W1 having a narrow gate spacing is removed.
  • the protective film 21 of the transistor in the wide pattern region W2 is over-etched, and the semiconductor substrate 11 as the underlying layer is excessively etched. Thereby, a junction leak defect occurs.
  • the wet etching is a spacer (hereinafter referred to as an L-shaped spacer) having an L-shaped cross section, for example, facing the pattern region W2 having a wide gate interval, although excessive etching of the semiconductor substrate 11 can be prevented.
  • the end portion of the first sidewall 18 is etched and retracts in the gate channel direction. If the silicide layer is formed in this state, the silicide layer is formed up to the vicinity of the channel, so that a junction leak defect occurs.
  • Patent Document 3 in order to prevent etching of the end of the L-shaped spacer, as shown in Patent Document 3, it has been proposed to form the L-shaped spacer with a high dielectric constant material as a material having high etching resistance.
  • Specific materials include aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), and tantalum oxide (Ta 2 O 3 ), which are actually highly resistant to hydrofluoric acid. Can be prevented.
  • Patent Document 3 proposes a process that facilitates removal by performing ion implantation or the like, but depending on how the amount of overetching in wet etching is added, the end of the L-shaped spacer may be etched. is there.
  • the present invention makes it possible to prevent defects such as junction leakage without increasing an inter-gate capacitance and without etching an end portion of an L-shaped spacer in a silicide formation process of a fine transistor. For the purpose.
  • the present invention relates to a semiconductor device and a method of manufacturing the same, in which a first sidewall (for example, an L-shaped spacer) in a silicide formation region is replaced with a second sidewall (for example, a non-silicide formation region).
  • a first sidewall for example, an L-shaped spacer
  • a second sidewall for example, a non-silicide formation region.
  • An L-shaped spacer is configured to be resistant to an etching material (an etchant or an etching gas) when etching the third sidewall formed on the side surface.
  • a semiconductor device includes a first gate electrode formed on a semiconductor region with a first gate insulating film interposed therebetween, and a first gate electrode formed on a side surface of the first gate electrode.
  • a first transistor having a first source / drain region formed on both sides of the first gate electrode on the side wall of the first region and the first gate electrode, and a second gate insulating film on the semiconductor region
  • a second gate electrode formed on the side surface of the second gate electrode, a second sidewall formed on a side surface of the second gate electrode, a third sidewall formed on the outer side of the second sidewall, and a semiconductor
  • a second transistor having a second source / drain region formed on both sides of the second gate electrode in the upper part of the region, and the upper part of the first gate electrode in the first transistor and the first transistor
  • the upper portion of the source drain regions and a silicide layer is formed respectively, the first side wall has a resistance to etchant for etching the third side wall.
  • the third side of the second transistor formed in the non-silicide formation region is formed on the side surface of the first sidewall of the first transistor formed in the silicide formation region during manufacture. Assuming that a sidewall made of a material constituting the wall is formed, the first sidewall has resistance to an etching material when the third sidewall is etched. For this reason, when the first sidewall is exposed in the silicide formation region, the end portion of the first sidewall is not etched, so that a junction leakage defect can be prevented. In addition, since it is not necessary to use a material having a high dielectric constant for the first sidewall, the inter-gate capacitance does not increase and the operation speed of the fine transistor does not decrease.
  • silicon oxide can be used for the first sidewall and the second sidewall
  • silicon nitride can be used for the third sidewall
  • silicon nitride can be used for the first sidewall and the second sidewall
  • silicon oxide can be used for the third sidewall
  • a first protective film and a second protective film are sequentially formed on the second transistor from the semiconductor region side, and the first protective film is formed on the etching material.
  • the etching rate may be equal to or higher than that of the third sidewall, and the second protective film may be resistant to the etching material.
  • silicon nitride can be used for the first protective film
  • silicon oxide can be used for the second protective film
  • a third protective film is formed over the second transistor, and the third protective film has an etching rate equivalent to that of the third sidewall with respect to the etching material. You may do it.
  • silicon oxide can be used for the third protective film.
  • the semiconductor device of the present invention may further include a liner film formed so as to cover the first transistor and the second transistor.
  • the first gate insulating film and the first gate electrode are sequentially formed in the silicide formation region on the semiconductor region, and the non-silicide formation on the semiconductor region is performed.
  • the first protective film and the second protective film are sequentially formed over the silicide formation region and the non-silicide formation region on the semiconductor region. To do. Thereafter, the second protective film included in the silicide formation region is selectively removed, and the first protective film and the second side in the silicide formation region are masked using the second protective film remaining in the non-silicide formation region as a mask. Remove the wall. For this reason, when the second sidewall is removed and the first sidewall is exposed, the end portion of the first sidewall is not etched, so that a junction leakage defect can be prevented.
  • the inter-gate capacitance does not increase.
  • the protective film for separating the silicide formation region and the non-silicide formation region can be formed without considering the interval between the gate electrodes, the cell size of the transistor can be reduced.
  • the manufacturing method of the first semiconductor device may further include a step (h) of forming a liner film over the silicide formation region and the non-silicide formation region after the step (g).
  • the manufacturing method of the first semiconductor device may further include a step (i) of removing the second protective film and the first protective film in the non-silicide formation region after the step (g).
  • silicon oxide can be used for the first sidewall and the second protective film, and silicon nitride is used for the second sidewall and the first protective film, respectively. Can be used.
  • the first gate insulating film and the first gate electrode are sequentially formed in the silicide formation region on the semiconductor region, and the non-silicide formation on the semiconductor region is performed.
  • a protective film is formed over the silicide formation region and the non-silicide formation region on the semiconductor region after step (c). Thereafter, the protective film and the second sidewall included in the silicide formation region are selectively removed. For this reason, when the second sidewall is removed and the first sidewall is exposed, the end portion of the first sidewall is not etched, so that a junction leakage defect can be prevented. In addition, since it is not necessary to use a material having a high dielectric constant for the first sidewall, the inter-gate capacitance does not increase. Further, since the protective film for separating the silicide formation region and the non-silicide formation region can be formed without considering the interval between the gate electrodes, the cell size of the transistor can be reduced. *
  • the method for manufacturing the second semiconductor device may further include a step (g) of forming a liner film over the silicide formation region and the non-silicide formation region after the step (f).
  • the second method for manufacturing a semiconductor device may further include a step (h) of removing the protective film in the non-silicide formation region after the step (f).
  • silicon nitride can be used for the first sidewall
  • silicon oxide can be used for the second sidewall and the protective film, respectively.
  • the protective film that separates the silicide formation region and the non-silicide formation region when forming the protective film that separates the silicide formation region and the non-silicide formation region, the first sidewall that separates between the gate electrode and the silicide layer ( For example, the end of the L-shaped spacer is not etched. For this reason, defects such as junction leakage can be prevented. Further, since the protective film for separating the silicide formation region and the non-silicide formation region can be formed without considering the distance between the gate electrodes, the cell size of the transistor can be reduced.
  • FIG. 1 is a cross-sectional view showing the main part of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2A to FIG. 2C are cross-sectional views of each step showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3A to FIG. 3C are cross-sectional views of each step showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4A to FIG. 4C are cross-sectional views of each step showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5A and FIG. 5B are schematic cross-sectional views for explaining effects in the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 6B are schematic cross-sectional views for explaining effects in the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 7 is a schematic cross-sectional view for explaining a problem in the semiconductor device manufacturing method according to the conventional example.
  • FIG. 8 is a schematic cross-sectional view for explaining a problem in a method of manufacturing a semiconductor device according to a conventional example.
  • FIG. 9 is a sectional view showing a main part of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 10A to FIG. 10C are cross-sectional views of the respective steps showing the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 11C are cross-sectional views of the respective steps showing the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 12A and FIG. 12B are cross-sectional views of each step showing the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 13A to FIG. 13C are cross-sectional views of respective steps showing a method of manufacturing a semiconductor device according to a conventional example.
  • 14 (a) to 14 (c) are cross-sectional views of respective steps showing a method of manufacturing a semiconductor device according to a conventional example.
  • FIG. 15A to FIG. 15C are schematic cross-sectional views for explaining the problems in the conventional method for manufacturing a semiconductor device.
  • a semiconductor substrate (semiconductor region) 101 made of, for example, silicon (Si) is converted into a silicide formation region A by an STI (Shallow Trench Isolation) element isolation region 102. And a non-silicide formation region B.
  • STI Shallow Trench Isolation
  • the first transistor formed in the silicide formation region A includes a gate insulating film 103 formed on the semiconductor substrate 101, a gate electrode 104 formed on the gate insulating film 103, gate insulating films 103, and both sides of the gate electrode 104.
  • the offset spacer 117 is formed, and a first sidewall 108 having an L-shaped cross section formed on the outer side surface of the offset spacer 117.
  • the offset spacer 117 is made of silicon nitride (SiN), and the first sidewall 108 is made of silicon oxide (SiO 2 ).
  • An n-type extension region 107 is formed in the lower portion of the first sidewall 108 in the semiconductor substrate 101.
  • An n-type source / drain diffusion layer 111 having a junction depth deeper than that of the extension region 107 is formed on the outside portion of the extension region 107 in the semiconductor substrate 101.
  • a nickel silicide layer 114 is formed on the gate electrode 104 and each source / drain diffusion layer 111.
  • a stress liner film 115 made of silicon nitride and an interlayer insulating film 116 made of silicon oxide are sequentially formed on the semiconductor substrate 101 so as to cover the gate electrode 104.
  • a wiring 126 made of a metal electrically connected to each contact 125, for example, copper (Cu) or the like is formed.
  • a second sidewall 109 made of silicon nitride is formed outside the first sidewall 108 in the gate electrode 104, and the upper portion of the gate electrode 104 and the upper portion of each source / drain diffusion layer 111 are formed.
  • the nickel silicide layer 114 is not formed, and the first protective film 118 made of silicon nitride and the second protective film 119 made of silicon oxide are formed between the semiconductor substrate 101 and the stress liner film 115 from below. It is different that it is formed sequentially.
  • the first sidewall 108 made of silicon oxide in the silicide formation region A is an etching material (for etching the second sidewall 109 made of silicon nitride in the non-silicide formation region B). It has resistance to an etchant or etching gas.
  • nMISFETs are shown as transistors formed in the silicide formation region A and the non-silicide formation region B, but a pMISFET is also formed on the substrate.
  • an STI element isolation region 102 made of silicon oxide having a thickness of 300 nm is selectively formed on a semiconductor substrate 101 made of silicon.
  • a gate insulating film 103 made of silicon oxide having a thickness of 2 nm and a polysilicon film having a thickness of 100 nm are sequentially formed.
  • the gate insulating film 103 can be formed by a thermal oxidation method, a chemical vapor deposition (CVD) method, an atomic layer deposition (ALD) method, or the like, and a polysilicon film is formed by a CVD method. Or the like.
  • a resist mask is patterned by lithography, and etching using the resist mask is performed to form a plurality of gate electrodes 104 from the polysilicon film.
  • a silicon nitride film having a thickness of 10 nm is deposited on the entire surface of the semiconductor substrate 101 by a CVD method or the like.
  • etching is performed by etching back the entire surface until the semiconductor substrate 101 is exposed, and offset spacers 117 made of silicon nitride are formed on both side surfaces of each gate electrode 104, respectively.
  • the arsenic (As + ) ions are applied to the semiconductor substrate 101 with an acceleration voltage of 1.5 keV and a dose of 1 ⁇ 10 15 cm.
  • the extension regions 107 are formed on the semiconductor substrate 101, respectively.
  • a silicon oxide film having a thickness of 15 nm and a silicon nitride film having a thickness of 30 nm are formed by CVD so as to cover the semiconductor substrate 101, the gate electrode 104, and the offset spacer 117. Are sequentially deposited. Subsequently, the entire silicon nitride film and silicon oxide film are etched back until the semiconductor substrate 101 is exposed to form a first cross-sectional L-shaped sidewall 108 from the silicon oxide film, A second sidewall 109 made of silicon nitride is formed on the outside.
  • a PMOS region (not shown) is covered with a resist film, and with the gate electrode 104, the offset spacer 117, the first sidewall 108 and the second sidewall 109 as a mask, As + ions are accelerated at a voltage of 15 keV. Ion implantation is performed under an implantation condition of a dose amount of 7 ⁇ 10 14 cm ⁇ 2 . Thereafter, the resist film is removed through an ashing process and a cleaning process, and then the source / drain diffusion layer 111 in the nMISFET is formed by high-speed heat treatment at a temperature of 1000 ° C. for 10 seconds.
  • the silicidation reaction in the non-silicide formation region B is performed.
  • a first protective film 118 and a second protective film 119 are formed for prevention. Specifically, a silicon nitride film having a thickness of 8 nm and a silicon oxide film having a thickness of 15 nm are sequentially deposited on the semiconductor substrate 101 by the ALD method.
  • a resist film 113 having an opening pattern covering the non-silicide formation region B and opening the silicide formation region A is formed by lithography.
  • the second protective film 119 made of silicon oxide is formed by wet etching the silicon oxide film using the resist film 113 as an etching mask.
  • a first protective film 118 made of silicon nitride having a high selectivity to dilute hydrofluoric acid is provided below the second protective film 119.
  • the first sidewall 108 made of silicon oxide covered with the first protective film 118 is not etched.
  • the first protective film 118 made of silicon nitride and the second sidewall 109 made of silicon nitride exposed from the silicide formation region A are removed by wet etching using the second protective film 119 as a mask.
  • the first protective film 118 made of silicon nitride is formed under the second protective film 119.
  • phosphoric acid H 3 having a chemical temperature of 130 ° C. PO 4
  • hot phosphoric acid phosphoric acid
  • the first sidewall 108 is made of silicon oxide having high etching resistance to hot phosphoric acid, so that it is hardly etched.
  • an etchant etching solution
  • the second sidewall 109 made of silicon nitride is removed because a large distortion is caused in the channel portion below the gate electrode 104 when the stress liner film 115 that follows is deposited.
  • the operation speed of the transistor is improved.
  • a natural oxide film (not shown) formed on the upper surface of the source / drain diffusion layer 111 in the silicide formation region A is removed by, for example, wet etching using dilute hydrofluoric acid. To do. Thereafter, a nickel (Ni) film having a thickness of 5 nm is deposited on the semiconductor substrate 101 by sputtering. Subsequently, a nickel silicide layer 114 is formed on the gate electrode 104 and the source / drain diffusion layer 111 in the silicide formation region A by a rapid heat treatment method.
  • the nickel silicide layer 114 is not formed in the gate electrode 104 and the source / drain diffusion layer 111. . Thereafter, the unreacted Ni film remaining in the non-silicide formation region B is removed by SPM (aqueous hydrogen peroxide solution) cleaning and APM (ammonia hydrogen peroxide aqueous solution) cleaning.
  • SPM aqueous hydrogen peroxide solution
  • APM ammonia hydrogen peroxide aqueous solution
  • the entire surface of the semiconductor substrate 101 is made of silicon nitride having a film thickness of 50 nm and having a predetermined stress, and stress is generated in the first transistor and the second transistor.
  • a stress liner film 115 is deposited.
  • an interlayer insulating film 116 made of silicon oxide is deposited on the entire surface of the semiconductor substrate 101, and the upper surface of the deposited interlayer insulating film 116 is planarized by a chemical mechanical polishing (CMP) method.
  • CMP chemical mechanical polishing
  • a multilayer resist structure in which a lower resist film 120, an intermediate resist film 121, and an upper resist film 122 are sequentially laminated on the planarized interlayer insulating film 116 is formed. . Subsequently, an opening pattern for contact formation is formed in the multilayer resist structure by lithography.
  • etching is performed until the underlying stress liner film 115 is exposed to the interlayer insulating film 116, using the multilayer resist structure in which the opening pattern is formed as a mask. Subsequently, the exposed stress liner film 115 is further etched to form contact holes 116 a in the interlayer insulating film 116 and the stress liner film 115.
  • the intermediate resist film 121 and the lower resist film 120 are dry-etched.
  • RIE etching
  • the upper electrode is set to 600 W
  • the lower electrode is set to 300 W
  • the substrate temperature is set to 20 ° C. as RF power.
  • the pressure is 4 Pa
  • a 2 frequency RIE etching apparatus RF power is set such that the upper electrode is 1000 W, the lower electrode is 1500 W, and the substrate temperature is 20 ° C.
  • CHF 3 / Ar / O 2 20/800/15 [ml / min (standard state)] is used as an etching gas, and the pressure of the etching atmosphere is changed.
  • the upper electrode is set to 1000 W
  • the lower electrode is set to 300 W
  • the substrate temperature is set to 20 ° C. as RF power.
  • each contact hole 116 a formed in the interlayer insulating film 116 is filled with tungsten or the like to form a contact 125.
  • a wiring 126 is selectively formed on the interlayer insulating film 116 so as to be connected to each contact 125 to obtain a semiconductor device. Note that an adhesion layer or a barrier layer may be formed inside each contact hole 116a.
  • the second sidewall 109 is simultaneously formed. It has been removed.
  • the first protective film and the first sidewall 108 have an etching selection ratio. Even if the amount of overetching of the protective film 118 is increased and the first protective film 118 is removed, side etching does not occur at the lower end of the first sidewall 108.
  • the first side wheel 108 made of silicon oxide is resistant to hot phosphoric acid. It is resistant and remains unetched. For this reason, unlike the conventional example shown in FIG. 7, the lower end portion of the first sidewall 18 made of silicon oxide does not recede. Therefore, in the first embodiment, since the nickel silicide layer 114 is formed outside the first side wheel 108 maintaining a predetermined shape, it is formed near the gate channel or above the extension region 107. There is nothing. That is, since the bottom surface of the nickel silicide layer 114 is surrounded by the source / drain diffusion layer 111, leakage current generated between the nickel silicide layer 114 and the substrate region of the semiconductor substrate 101 can be prevented.
  • the first protective film 118 is removed simultaneously with the second sidewall 109 included in the silicide formation region A. For this reason, even if the space between the gate electrodes 104 is narrow, and therefore the space between the second sidewalls 109 is narrowed, and the space between them is filled with the first protective film 118 and the second protective film 119, The first protective film 118 and the second protective film 119 can be removed without etching the first sidewall 108. Therefore, in the first embodiment, the distance between the second sidewalls 109 (gate electrodes 104) can be reduced, and the cell size of the transistor can be reduced, so that the chip area can be reduced. .
  • the second layer made of silicon nitride is provided between the semiconductor substrate 101 and the second protective film 119 made of silicon oxide. This can be dealt with by adding a step of depositing one protective film 118. That is, this embodiment is easy to implement, has high process consistency, and can sufficiently cope with the gap between the gate electrodes 104 being narrowed.
  • the offset spacer 117 is formed between the gate electrode 104 and the first sidewall 108 in FIG. 2B, the offset spacer 117 is not necessarily required. Further, the stress liner film 115 is not always necessary.
  • each of the first protective film 118 and the second protective film 119 has been described as a single-layer film. May be.
  • the first protective film 118 and the second protective film 119 are left in the non-silicide formation region B.
  • the present invention is not limited to this configuration and is necessary.
  • at least one of the protective films 118 and 119 may be removed.
  • the offset spacer 206 formed on both side surfaces of each gate electrode 104 is made of silicon oxide (SiO 2 ) and is formed on the outer side.
  • the L-shaped first sidewall 208 is made of silicon nitride (SiN).
  • the protective film 210 that covers the second sidewall 209 and the gate electrode 104 formed outside the first sidewall 208 is made of silicon oxide.
  • the first sidewall 208 made of silicon nitride in the silicide formation region A is an etching material (for etching the second sidewall 209 made of silicon oxide in the non-silicide formation region B). It has resistance to an etchant or etching gas.
  • FIG. 9 shows only nMISFETs as transistors formed in the silicide formation region A and the non-silicide formation region B, but a pMISFET is also formed on the substrate.
  • FIG. 10A to 10C FIG. 11A to FIG. 11C, FIG. 12A, and FIG. 12B with respect to the manufacturing method of the semiconductor device configured as described above. ) And will be described.
  • an STI element isolation region 102 made of silicon oxide having a film thickness of 300 nm is selectively formed on a semiconductor substrate 101 made of silicon.
  • a gate insulating film 103 made of silicon oxide having a thickness of 2 nm and a polysilicon film having a thickness of 100 nm are sequentially formed.
  • the gate insulating film 103 can be formed by a thermal oxidation method, a CVD method, an ALD method, or the like, and a polysilicon film can be formed by a CVD method or the like.
  • a resist mask is patterned by lithography, and etching using the resist mask is performed to form a plurality of gate electrodes 104 from the polysilicon film.
  • a silicon oxide film having a thickness of 10 nm is deposited on the entire surface of the semiconductor substrate 101.
  • etching is performed by etching back the entire surface until the semiconductor substrate 101 is exposed, and offset spacers 206 made of silicon oxide are formed on both side surfaces of each gate electrode 104, respectively.
  • the arsenic (As + ) ions are accelerated to 1.5 keV and the dose is 1 ⁇ 10 15 cm with respect to the semiconductor substrate 101.
  • the extension regions 107 are formed on the semiconductor substrate 101, respectively.
  • a silicon nitride film having a thickness of 15 nm and a silicon oxide film having a thickness of 30 nm are formed by CVD so as to cover the semiconductor substrate 101, the gate electrode 104, and the offset spacer 206. Are sequentially deposited. Subsequently, the entire silicon oxide film and silicon nitride film are etched back until the semiconductor substrate 101 is exposed to form a first cross-section L-shaped sidewall 208 from the silicon nitride film, A second sidewall 209 made of silicon oxide is formed on the outside.
  • a PMOS region (not shown) is covered with a resist film, and with the gate electrode 104, the offset spacer 206, the first sidewall 208, and the second sidewall 209 as masks, As + ions are accelerated at a voltage of 15 keV. Ion implantation is performed under an implantation condition of a dose amount of 7 ⁇ 10 14 cm ⁇ 2 . Thereafter, the resist film is removed through an ashing process and a cleaning process, and then the source / drain diffusion layer 111 in the nMISFET is formed by high-speed heat treatment at a temperature of 1000 ° C. for 10 seconds.
  • the silicide formation region A before the silicide layer is formed on each of the gate electrode 104 and the source / drain diffusion layer 111, the silicidation reaction in the non-silicide formation region B is performed.
  • a protective film 210 for preventing is formed. Specifically, a silicon oxide film having a thickness of 23 nm is deposited on the semiconductor substrate 101 by ALD.
  • a resist film 113 having an opening pattern covering the non-silicide formation region B and opening the silicide formation region A is formed by lithography.
  • a protective film 210 made of silicon oxide is formed by wet etching the silicon oxide film using the resist film 113 as an etching mask.
  • the second sidewall 209 made of silicon oxide in the silicide formation region A is removed. In this manner, by removing the second sidewall 209, a large strain is applied to the channel portion below the gate electrode 104 when the stress liner film 115 in the post process is deposited, and the operation speed of the transistor is improved. It becomes possible.
  • the thickness of the protective film 210 in the region where the distance between the gate electrodes 104 is narrower than the thickness of the protective film 210 is as follows. The distance between them becomes larger than the film thickness of 23 nm in the region where the film thickness of the protective film 210 is wider. For this reason, in order to completely remove the protective film 210 made of silicon oxide, it is necessary to perform sufficient over-etching.
  • the second side wall 209 made of silicon oxide under the protective film 210 is removed, but the first side wall 208 is made of silicon nitride and thus is almost etched. There is no.
  • the etching solution was used for the etching with respect to the protective film 210 and the 2nd side wall 209, it may replace with this and may be removed by isotropic etching with etching gas.
  • ashing and cleaning are performed, and the resist film 113 formed in the non-silicide formation region B is removed.
  • a natural oxide film (not shown) formed on the upper surface of the source / drain diffusion layer 111 in the silicide formation region A is removed by wet etching using, for example, diluted hydrofluoric acid.
  • a nickel (Ni) film having a thickness of 5 nm is deposited on the semiconductor substrate 101 by sputtering.
  • a nickel silicide layer 114 is formed on the gate electrode 104 and the source / drain diffusion layer 111 in the silicide formation region A by a rapid heat treatment method.
  • the nickel silicide layer 114 is not formed in the gate electrode 104 and the source / drain diffusion layer 111 because the protective film 210 is formed. Thereafter, the unreacted Ni film remaining in the non-silicide formation region B is removed by SPM cleaning.
  • the entire surface of the semiconductor substrate 101 is made of silicon nitride having a thickness of 50 nm and having a predetermined stress, and stress is generated in the first transistor and the second transistor.
  • a stress liner film 115 is deposited.
  • an interlayer insulating film 116 made of silicon oxide is deposited on the entire surface of the semiconductor substrate 101, and the upper surface of the deposited interlayer insulating film 116 is planarized by CMP.
  • a multilayer resist structure in which a lower layer resist film 120, an intermediate layer resist film 121, and an upper layer resist film 122 are sequentially laminated on the planarized interlayer insulating film 116 is formed. . Subsequently, an opening pattern for contact formation is formed in the multilayer resist structure by lithography.
  • etching is performed with respect to the interlayer insulating film 116 until the underlying stress liner film 115 is exposed, using the multilayer resist structure in which the opening pattern is formed as a mask. Subsequently, the exposed stress liner film 115 is further etched to form contact holes 116 a in the interlayer insulating film 116 and the stress liner film 115.
  • etching conditions for forming the opening pattern for the multilayer resist structure and the dry etching conditions for the interlayer insulating film 116 and the stress liner film 115 may be the same as those in the first embodiment.
  • each contact hole 116 a formed in the interlayer insulating film 116 is filled with tungsten or the like to form a contact 125.
  • a wiring 126 is selectively formed on the interlayer insulating film 116 so as to be connected to each contact 125 to obtain a semiconductor device. Note that an adhesion layer or a barrier layer may be formed inside each contact hole 116a.
  • the protective film 210 made of silicon oxide and the second side included in the silicide formation region A in the step shown in FIG. 11A, the protective film 210 made of silicon oxide and the second side included in the silicide formation region A.
  • the first sidewall 208 made of silicon nitride is resistant to dilute hydrofluoric acid and remains without being etched.
  • the lower end portion of the first sidewall 208 does not retreat.
  • the nickel silicide layer 114 is formed outside the first sidewall 208 maintaining a predetermined shape, and thus is not formed near the gate channel or above the extension region 107. That is, since the bottom surface of the nickel silicide layer is surrounded by the source / drain diffusion layer 111, leakage current generated between the nickel silicide layer 114 and the substrate region of the semiconductor substrate 101 can be prevented.
  • the protective film 210 is removed simultaneously with the second sidewall 209 included in the silicide formation region A, the interval between the gate electrodes 104 is narrow, and the second sidewall 209 Even when the interval is narrowed and the gap is filled with the protective film 210, the protective film 210 can be removed without etching the first sidewall 208. Accordingly, since the interval between the second sidewalls 209 (gate electrodes 104) can be reduced, the cell size of the transistor can be reduced, and as a result, the chip area can be reduced.
  • the second embodiment forms the protective film 210 in a single layer as compared with the first embodiment, it is possible to reduce the process cost.
  • an offset spacer 206 is formed between the gate electrode 104 and the first sidewall 208 in FIG. 10B.
  • the offset spacer 206 is not always necessary.
  • the stress liner film 115 is not always necessary.
  • the protective film 210 is left in the non-silicide formation region B.
  • the present invention is not limited to this configuration, and the protective film 210 is removed as necessary. It doesn't matter.
  • the L-shaped spacer is disclosed and described as the first sidewall.
  • the first sidewall is not limited to the L-shaped cross section, and at least the gate. Any sidewall that faces the side surface of the electrode and is in contact with the substrate may be used.
  • the semiconductor device and the manufacturing method thereof according to the present invention do not increase the inter-gate capacitance and prevent the end of the L-shaped spacer from being etched in the silicide formation process of the fine transistor, thereby preventing junction leakage and the like.
  • the occurrence of defects can be suppressed, and is particularly useful for a semiconductor device having a silicide layer in the source / drain region of a transistor.
  • a Silicide formation region B Non-silicide formation region 101
  • Semiconductor substrate (semiconductor region) 102
  • STI element isolation region 103
  • Gate insulating film 104
  • Extension region 108
  • First sidewall (silicon oxide) 109
  • Second sidewall (silicon nitride) 111
  • Source / drain diffusion layer 113
  • Resist film 114
  • Nickel silicide layer 115
  • Stress liner film 116
  • First protective film (silicon nitride) 119
  • Second protective film 120
  • Lower resist film 121
  • Intermediate resist film 122
  • Upper resist film 125
  • Contact 126 Wiring 206
  • Offset spacer (silicon oxide) 208
  • First sidewall (silicon nitride) 209
  • Second sidewall 210
  • Protective film (silicon oxide)

Abstract

　半導体基板（１０１）の上にゲート絶縁膜（１０３）を介して形成されたゲート電極（１０４）及びその側面上に形成された第１のサイドウォール（１０８）及びソースドレイン拡散層（１１１）を有する第１のトランジスタと、半導体基板（１０１）の上にゲート絶縁膜（１０３）を介して形成されたゲート電極（１０４）、その側面上に形成された第１のサイドウォール（１０８）、及びその外側に形成された第２のサイドウォール（１０９）を有する第２のトランジスタとを備えている。シリサイド形成領域（Ａ）におけるゲート電極（１０４）の上部及びソースドレイン拡散層（１１１）の上部にはニッケルシリサイド層（１１４）が形成されており、第１のサイドウォール（１０８）は、第２のサイドウォール（１０９）をエッチングする際のエッチング材に対して耐性を有している。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特にトランジスタのソースドレイン領域にシリサイド層を有する半導体装置及びその製造方法に関する。
　近年、半導体装置の高性能化の要望を受け、１チップ当たりのトランジスタの集積度を増大させるために微細化が進展し、現在では４５ｎｍノードの超微細トランジスタが量産されている。従来のムーアの法則に従ったスケーリングに応じた寸法の縮小により、特にゲート電極とソースドレイン領域とのコンタクトの微細化が進行している。コンタクト面積の縮小に伴ってコンタクトの接触抵抗が増大するため、コンタクト抵抗を下げる手法として、ソースドレイン領域の上部とゲート電極の上部とを自己整合的にシリサイド化するサリサイド工程を採用することが多い。
　一方、半導体基板上にはアナログ部として使用されるトランジスタも形成されており、アナログ部のトランジスタは、ゲート絶縁膜の耐性及びＥＳＤの耐性を確保するために、シリサイド層を形成しない構造を採る。このように、１つの半導体基板上にシリサイドを形成するシリサイド形成領域とシリサイドを形成しない非シリサイド形成領域とを作り分ける必要がある。
　そこで、シリサイドを形成するサリサイドプロセスを用いる場合に、シリサイド形成領域と非シリサイド形成領域とを作り分けるために、トランジスタ上の全面に絶縁膜を堆積し、シリサイド形成領域上の絶縁膜を選択的に除去して、非シリサイド形成領域の絶縁膜を残す絶縁膜除去工程を使用することが多い。
　また、従来のムーアの法則に従ったスケーリングの縮小だけではトランジスタの能力が確保できず、キャリアの移動度の低下及び駆動力の低下により、トランジスタに所望の動作特性を得られないという課題が顕在化している。
　そこで、トランジスタの駆動力を確保する手法として、チャネル部にストレスを加える各種技術が報告されている。
　例えば、チャネル領域へのストレスの印加方法として、トランジスタのサイドウォールを除去し、ゲート電極を覆うようにストレスライナ膜を堆積する技術がある。この技術は一般にディスポーザブルサイドウォール（Disposable Side Wall：ＤＳＷ）技術と呼ばれている。ＤＳＷ技術で用いられるストレスライナ膜は、一般に、プラズマ化学気相堆積（Plasma Chemical Vapor Deposition：ＣＶＤ）法、又は低圧化学気相堆積（Low Pressure Chemical Vapor Deposition：ＬＰ－ＣＶＤ）法を用いて形成された所定の応力を有するシリコン窒化膜を堆積する。
　以下、特許文献１及び特許文献２に示すような、従来のサリサイドプロセスとＤＳＷ技術とを用いた半導体製造プロセスの一例について、図１３（ａ）～図１３（ｃ）及び図１４（ａ）～図１４（ｃ）を参照しながら説明する。ここでは、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴ（n-type Metal Insulator Semiconductor Field Effect Transistor）のみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成される。
　まず、図１３（ａ）に示すように、シリコンからなる半導体基板１１の上部に厚さが３００ｎｍの酸化シリコンからなるＳＴＩ（Shallow Trench Isolation）素子分離領域１２を選択的に形成する。続いて、半導体基板１１の上に、厚さが２ｎｍのゲート絶縁膜１３及び厚さが１００ｎｍのポリシリコン膜を順次形成する。この後、リソグラフィ法によりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１４を形成する。続いて、半導体基板１１上の全面に厚さが１０ｎｍのシリコン酸化膜を堆積し、その後、全面のエッチバックにより半導体基板１１が露出するまでシリコン酸化膜をエッチングして、各ゲート電極１４の側面上にオフセットスペーサ１６をそれぞれ形成する。続いて、ゲート絶縁膜１３、ゲート電極１４及びオフセットスペーサ１６をそれぞれマスクとして、半導体基板１１に対してヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ－２の注入条件でイオン注入を行うことにより、半導体基板１１の上部にＮ型エクステンション領域１７を形成する。
　次に、図１３（ｂ）に示すように、半導体基板１１の上に、ゲート電極１４及びオフセットスペーサ１６を覆うように、厚さが１５ｎｍのシリコン酸化膜及び厚さが３０ｎｍのシリコン窒化膜を順次堆積する。続いて、シリコン窒化膜及びシリコン酸化膜に対して半導体基板１１が露出するまで全面的なエッチバックを行って、シリコン酸化膜から第１のサイドウォール１８を形成し、シリコン窒化膜から第２のサイドウォール１９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１４、オフセットスペーサ１６、第１のサイドウォール１８及び第２のサイドウォール１９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ－２の注入条件でイオン注入する。その後、アッシング及び洗浄によりレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層２０をそれぞれ形成する。
　次に、図１３（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１４及びソースドレイン拡散層２０の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための保護膜２１を形成する。具体的には、半導体基板１１の上に厚さが２３ｎｍのシリコン酸化膜を堆積する。続いて、堆積したシリコン酸化膜の上に、非シリサイド形成領域Ｂを覆うレジスト膜２２をパターニングし、パターニングされたレジスト膜をマスクとして、シリサイド形成領域Ａにおけるシリコン酸化膜をウエットエッチングにより除去して、シリコン酸化膜から保護膜２１を形成する。
　次に、図１４（ａ）に示すように、レジスト膜２２を、アッシング及び洗浄処理により除去する。その後、シリサイド形成領域Ａにおいて、ウエットエッチングにより、窒化シリコンからなる第２のサイドウォール１９を除去する。
　次に、図１４（ｂ）に示すように、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層２０の上面に形成される自然酸化膜を除去する。その後、スパッタ法により、半導体基板１１の上に、厚さが５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１４の上部及び各ソースドレイン拡散層２０の上部にニッケルシリサイド層２３をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、保護膜２１が形成されていることにより、ゲート電極１４及びソースドレイン拡散層２０にはニッケルシリサイド層２３は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ（硫酸過酸化水素水溶液）洗浄及びＡＰＭ（アンモニア過酸化水素水溶液）洗浄によって除去する。
　次に、図１４（ｃ）に示すように、半導体基板１１上の全面に、厚さが５０ｎｍで所定の応力を有する窒化シリコンからなるストレスライナ膜２４を堆積する。続いて、半導体基板１１上の全面に酸化シリコンからなる層間絶縁膜２５を堆積する。その後、堆積した層間絶縁膜２５の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
特開２００７－２０８１６６号公報 特開２００９－０２６７９５号公報 特開２００５－１５０７１３号公報
　しかしながら、前記従来の半導体装置の製造方法には、トランジスタの微細化に伴って保護膜２１の膜厚が無視できなくなってきている。
　具体的には、図１５（ａ）に示すように、ゲート電極１４同士の間隔が狭いパターン領域Ｗ１においては、ゲート電極１４同士の間が保護膜２１で埋まってしまい、その厚さｄ３はゲート電極１４同士の間隔が広いパターン領域Ｗ２に堆積された厚さｄ４よりも厚く堆積される。このため、例えばシリサイド形成領域の保護膜２１をドライエッチングにより除去する場合は、図１５（ｂ）に示すように、ゲート間隔が狭いパターン領域Ｗ１の保護膜２１を除去する間に、ゲート間隔が広いパターン領域Ｗ２のトランジスタの保護膜２１がオーバエッチングされて下地層である半導体基板１１を過剰にエッチングしてしまう。これにより、接合リーク不良が発生する。
　この接合リーク不良を防止するには、図１５（ｃ）に示すように、保護膜２１をウエットエッチングで除去する方法が好適である。しかしながら、ウエットエッチングは、半導体基板１１の過剰エッチングは防止できるものの、ゲート間隔が広いパターン領域Ｗ２に面した、例えば断面がＬ字形状であるスペーサ（以降、Ｌ字状スペーサと称する。）である第１のサイドウォール１８の端部がエッチングされてしまい、ゲートチャネル方向に後退する。この状態でシリサイド層を形成すると、チャネルの近傍にまでシリサイド層が形成されるため、接合リーク不良が発生する。
　そこで、Ｌ字状スペーサの端部のエッチングを防止するため、特許文献３に示すように、エッチング耐性が高い材料として高誘電率材料によってＬ字状スペーサを形成することが提起されている。具体的な材料としては、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及び酸化タンタル（Ｔａ２Ｏ３）等の材料が挙げられており、実際にフッ酸耐性が高いため、エッチングを防止することができる。
　しかし、これらの材料はそのエッチング耐性が高いことから、シリサイド形成領域において、Ｌ字状スペーサを形成する際に選択的に除去することが難しい。特許文献３においては、イオン注入等を実施して除去しやすくするプロセスを提起しているが、ウエットエッチにおけるオーバエッチ量の加え方によっては、Ｌ字状スペーサの端部がエッチングされるおそれがある。
　また、これら誘電率が高い材料を用いた場合は、ゲート間容量が増大するため、微細トランジスタの動作速度が低下する要因となる。
　本発明は、前記の問題に鑑み、微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく、且つＬ字状スペーサの端部がエッチングされずに接合リーク等の不良を防止できるようにすることを目的とする。
　前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、シリサイド形成領域における第１のサイドウォール（例えば、Ｌ字状スペーサ）を非シリサイド形成領域における第２のサイドウォール（例えば、Ｌ字状スペーサ）の側面に形成された第３のサイドウォールをエッチングする際のエッチング材（エッチャント又はエッチングガス）に対して耐性を持たせる構成とする。
　具体的に、本発明に係る半導体装置は、半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極、該第１のゲート電極の側面上に形成された第１のサイドウォール、及び半導体領域の上部における第１のゲート電極の両側方に形成された第１のソースドレイン領域を有する第１のトランジスタと、半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極、該第２のゲート電極の側面上に形成された第２のサイドウォール、該第２のサイドウォールの外側に形成された第３のサイドウォール、及び半導体領域の上部における第２のゲート電極の両側方に形成された第２のソースドレイン領域を有する第２のトランジスタとを備え、第１のトランジスタにおける第１のゲート電極の上部及び第１のソースドレイン領域の上部にはシリサイド層がそれぞれ形成されており、第１のサイドウォールは、第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有している。
　本発明の半導体装置によると、製造時に、シリサイド形成領域に形成される第１のトランジスタの第１のサイドウォールの側面上に、非シリサイド形成領域に形成される第２のトランジスタの第３のサイドウォールを構成する材料からなるサイドウォールが形成されているとすると、第１のサイドウォールは、第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有している。このため、シリサイド形成領域において、第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもなく、微細トランジスタの動作速度が低下することがない。
　本発明の半導体装置において、第１のサイドウォール及び第２のサイドウォールには、それぞれ酸化シリコンを用いることができ、第３のサイドウォールには窒化シリコンを用いることができる。
　また、本発明の半導体装置において、第１のサイドウォール及び第２のサイドウォールには、それぞれ窒化シリコンを用いることができ、第３のサイドウォールには酸化シリコンを用いることができる。
　本発明の半導体装置において、第２のトランジスタの上には、半導体領域側から第１の保護膜及び第２の保護膜が順次形成されており、第１の保護膜は、エッチング材に対して第３のサイドウォールと同等又はそれ以上のエッチングレートを有し、第２の保護膜は、エッチング材に対して耐性を有していてもよい。
　この場合に、第１の保護膜には窒化シリコンを用いることができ、第２の保護膜には、酸化シリコンを用いることができる。
　本発明の半導体装置において、第２のトランジスタの上には第３の保護膜が形成されており、第３の保護膜は、エッチング材に対して第３のサイドウォールと同等のエッチングレートを有していてもよい。
　この場合に、第３の保護膜には、酸化シリコンを用いることができる。
　本発明の半導体装置は、第１のトランジスタ及び第２のトランジスタを覆うように形成されたライナ膜をさらに備えていてもよい。
　本発明に係る第１の半導体装置の製造方法は、半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１のゲート絶縁膜及び第１のゲート電極の側面上並びに第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体領域の上部における第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、半導体領域の上部における第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する工程（ｄ）と、シリサイド形成領域に含まれる第２の保護膜を選択的に除去する工程（ｅ）と、非シリサイド形成領域に残存した第２の保護膜をマスクとして、シリサイド形成領域における第１の保護膜及び第２のサイドウォールを除去する工程（ｆ）と、半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、第１のゲート電極の上部及び第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｇ）とを備えている。
　第１の半導体装置の製造方法によると、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する。その後、シリサイド形成領域に含まれる第２の保護膜を選択的に除去し、非シリサイド形成領域に残存した第２の保護膜をマスクとして、シリサイド形成領域における第１の保護膜及び第２のサイドウォールを除去する。このため、第２のサイドウォールを除去して第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもない。また、ゲート電極同士の間隔を考慮することなく、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。
　第１の半導体装置の製造方法は、工程（ｇ）よりも後に、シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｈ）をさらに備えていてもよい。
　第１の半導体装置の製造方法は、工程（ｇ）よりも後に、非シリサイド形成領域における第２の保護膜及び第１の保護膜を除去する工程（ｉ）をさらに備えていてもよい。
　第１の半導体装置の製造方法において、第１のサイドウォール及び第２の保護膜には、酸化シリコンを用いることができ、第２のサイドウォール及び第１の保護膜には、それぞれ窒化シリコンを用いることができる。
　本発明に係る第２の半導体装置の製造方法は、半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１のゲート絶縁膜及び第１のゲート電極の側面上並びに第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体領域の上部における第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、半導体領域の上部における第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、保護膜を形成する工程（ｄ）と、シリサイド形成領域に含まれる保護膜及び第２のサイドウォールを選択的に除去する工程（ｅ）と、半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、第１のゲート電極の上部及び第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｆ）とを備えている。
　第２の半導体装置の製造方法によると、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って保護膜を形成する。その後、シリサイド形成領域に含まれる保護膜及び第２のサイドウォールを選択的に除去する。このため、第２のサイドウォールを除去して第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもない。また、ゲート電極同士の間隔を考慮することなく、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。　
　第２の半導体装置の製造方法は、工程（ｆ）よりも後に、シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｇ）をさらに備えていてもよい。
　また、第２の半導体装置の製造方法は、工程（ｆ）よりも後に、非シリサイド形成領域における保護膜を除去する工程（ｈ）をさらに備えていてもよい。
　第２の半導体装置の製造方法において、第１のサイドウォールには窒化シリコンを用いることができ、第２のサイドウォール及び保護膜には、それぞれ酸化シリコンを用いることができる。
　本発明に係る半導体装置及びその製造方法によると、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成する際に、ゲート電極とシリサイド層との間を分離する第１のサイドウォール（例えば、Ｌ字状スペーサ）の端部をエッチングすることがない。このため、接合リーク等の不良を防止することができる。また、ゲート電極同士の間隔を考慮することなくシリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。
図１は本発明の第１の実施形態に係る半導体装置の要部を示す断面図である。 図２（ａ）～図２（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。 図３（ａ）～図３（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。 図４（ａ）～図４（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。 図５（ａ）及び図５（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法における効果を説明する模式的な断面図である。 図６（ａ）及び図６（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法における効果を説明する模式的な断面図である。 図７は従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。 図８は従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。 図９は本発明の第２の実施形態に係る半導体装置の要部を示す断面図である。 図１０（ａ）～図１０（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。 図１１（ａ）～図１１（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。 図１２（ａ）及び図１２（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。 図１３（ａ）～図１３（ｃ）は従来例に係る半導体装置の製造方法を示す各工程の断面図である。 図１４（ａ）～図１４（ｃ）は従来例に係る半導体装置の製造方法を示す各工程の断面図である。 図１５（ａ）～図１５（ｃ）は従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。
　（第１の実施形態）
　本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
　図１に示すように、第１の実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板（半導体領域）１０１が、ＳＴＩ（Shallow Trench Isolation）素子分離領域１０２によって、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに区画されている。
　まず、シリサイド形成領域Ａを説明する。
　シリサイド形成領域Ａに形成される第１のトランジスタは、半導体基板１０１上に形成されたゲート絶縁膜１０３、その上に形成されたゲート電極１０４、ゲート絶縁膜１０３及びゲート電極１０４の両側面上に形成されたオフセットスペーサ１１７、該オフセットスペーサ１１７の外側の側面上に形成された断面Ｌ字状の第１のサイドウォール１０８とを有している。ここで、オフセットスペーサ１１７は、窒化シリコン（ＳｉＮ）からなり、第１のサイドウォール１０８は酸化シリコン（ＳｉＯ２）からなる。
　半導体基板１０１における、第１のサイドウォール１０８の下側部分には、ｎ型のエクステンション領域１０７が形成されている。半導体基板１０１におけるエクステンション領域１０７の外側部分には、該エクステンション領域１０７よりも接合深さが深いｎ型のソースドレイン拡散層１１１が形成されている。また、ゲート電極１０４の上部及び各ソースドレイン拡散層１１１の上部には、ニッケルシリサイド層１１４がそれぞれ形成されている。
　半導体基板１０１上には、ゲート電極１０４を覆うように、窒化シリコンからなるストレスライナ膜１１５及び酸化シリコンからなる層間絶縁膜１１６が順次形成されている。上面が平坦化された層間絶縁膜１１６における各ソースドレイン拡散層１１１の上側部分には、それぞれニッケルシリサイド層１１４と接触するタングステン（Ｗ）等からなるコンタクト１２５がそれぞれ形成されている。また、層間絶縁膜１２５の上には、各コンタクト１２５と電気的に接続された金属、例えば銅（Ｃｕ）等からなる配線１２６が形成されている。
　次に、非シリサイド形成領域Ｂを説明する。
　ここでは、トランジスタにおけるシリサイド形成領域Ａと異なる部分のみを説明する。
　ゲート電極１０４における第１のサイドウォール１０８の外側には、窒化シリコンからなる第２のサイドウォール１０９が形成されていること、また、ゲート電極１０４の上部及び各ソースドレイン拡散層１１１の上部には、ニッケルシリサイド層１１４が形成されていないこと、及び半導体基板１０１とストレスライナ膜１１５との間に、下から窒化シリコンからなる第１の保護膜１１８及び酸化シリコンからなる第２の保護膜１１９が順次形成されていることが異なる。
　ここで、第１の実施形態においては、シリサイド形成領域Ａにおける酸化シリコンからなる第１のサイドウォール１０８は、非シリサイド形成領域Ｂにおける窒化シリコンからなる第２のサイドウォール１０９をエッチングするエッチング材（エッチャント又はエッチングガス）に対して耐性を有している。
　なお、図１には、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴのみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成されている。
　以下、前記のように構成された半導体装置の製造方法について、図２（ａ）～図２（ｃ）、図３（ａ）～図３（ｃ）及び図４（ａ）～図４（ｃ）を参照しながら説明する。
　まず、図２（ａ）に示すように、シリコンからなる半導体基板１０１の上部に厚さが３００ｎｍの酸化シリコンからなるＳＴＩ素子分離領域１０２を選択的に形成する。続いて、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜１０３及び膜厚が１００ｎｍのポリシリコン膜を順次形成する。ここで、ゲート絶縁膜１０３は、熱酸化法、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法又は原子層堆積（Atomic Layer Deposition：ＡＬＤ）法等により形成でき、また、ポリシリコン膜はＣＶＤ法等により形成することができる。その後、リソグラフィによりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１０４を形成する。続いて、ＣＶＤ法等により、半導体基板１０１上の全面に膜厚が１０ｎｍのシリコン窒化膜を堆積する。その後、全面のエッチバックにより半導体基板１０１が露出するまでエッチングを行って、各ゲート電極１０４の両側面上に、窒化シリコンからなるオフセットスペーサ１１７をそれぞれ形成する。続いて、ゲート絶縁膜１０３、ゲート電極１０４及びオフセットスペーサ１１７をそれぞれマスクとして、半導体基板１０１に対して、ヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ－２の注入条件でイオン注入を行うことにより、半導体基板１０１の上部にエクステンション領域１０７をそれぞれ形成する。
　次に、図２（ｂ）に示すように、半導体基板１０１、ゲート電極１０４及びオフセットスペーサ１１７を覆うように、ＣＶＤ法により、膜厚が１５ｎｍのシリコン酸化膜及び膜厚が３０ｎｍのシリコン窒化膜を順次堆積する。続いて、堆積したシリコン窒化膜及びシリコン酸化膜に対して半導体基板１０１が露出するまで全面的なエッチバックを行って、シリコン酸化膜から第１の断面Ｌ字状のサイドウォール１０８を形成し、その外側に窒化シリコンからなる第２のサイドウォール１０９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１０４、オフセットスペーサ１１７、第１のサイドウォール１０８及び第２のサイドウォール１０９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ－２の注入条件でイオン注入する。その後、アッシング工程及び洗浄工程を経てレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層１１１をそれぞれ形成する。
　次に、図２（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１０４及びソースドレイン拡散層１１１の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための第１の保護膜１１８及び第２の保護膜１１９を形成する。具体的には、ＡＬＤ法により、半導体基板１０１の上に、膜厚が８ｎｍのシリコン窒化膜と膜厚が１５ｎｍのシリコン酸化膜とを順次堆積する。
　次に、図３（ａ）に示すように、リソグラフィ法により、非シリサイド形成領域Ｂを覆い、且つシリサイド形成領域Ａを開口する開口パターンを有するレジスト膜１１３を形成する。続いて、レジスト膜１１３をエッチングマスクとして、シリコン酸化膜をウエットエッチングすることにより、酸化シリコンからなる第２の保護膜１１９を形成する。
　シリサイド反応防止用の第２の保護膜１１９をエッチングにより形成する際の、酸化シリコンに対するウエットエッチングのエッチャントの一例としては、ＨＦ（フッ化水素）：水（Ｈ２０）＝１：４０の割合の希フッ酸を用いればよい。このとき、図５（ａ）に示すように、ゲート電極１０４同士の間隔が第１の保護膜１１８及び第２の保護膜１１９を併せた膜厚よりも狭くなる領域Ｗ１において、第２の保護膜１１９の膜厚ｄ１は、ゲート電極１０４同士の間隔が第１の保護膜１１８及び第２の保護膜１１９を併せた膜厚よりも広くなる領域Ｗ２における第２の保護膜１１８の膜厚ｄ２（＝１５ｎｍ）よりも厚くなる。このため、酸化シリコンからなる第２の保護膜１１９を完全に除去するには、十分なオーバエッチングを加える必要がある。
　ここで、第１の実施形態においては、図５（ｂ）に示すように、第２の保護膜１１９の下には希フッ酸に対する選択比が高い窒化シリコンからなる第１の保護膜１１８が形成されているため、該第１の保護膜１１８により覆われた酸化シリコンからなる第１のサイドウォール１０８はエッチングされることがない。
　次に、図３（ｂ）に示すように、アッシング及び洗浄処理を行って、非シリサイド形成領域Ｂに形成されたレジスト膜１１３を除去する。その後、第２の保護膜１１９をマスクとしたウエットエッチングにより、シリサイド形成領域Ａから露出する窒化シリコンからなる第１の保護膜１１８及び窒化シリコンからなる第２のサイドウォール１０９を除去する。これにより、非シリサイド形成領域Ｂにおいては、第２の保護膜１１９の下に窒化シリコンからなる第１の保護膜１１８が形成される。
　ここで、シリサイド反応防止用の第１の保護膜１１８を形成し、且つ第２のサイドウォール１０９を除去する際の窒化シリコンに対するエッチャントの一例としては、薬液の温度が１３０℃の燐酸（Ｈ３ＰＯ４）（いわゆる熱燐酸）を用いればよい。このとき、図６（ａ）に示すように、ゲート電極１０４同士の間隔が第１の保護膜１１８の膜厚よりも狭くなる領域Ｗ１において、第１の保護膜１１８の膜厚ｄ３は、ゲート電極１０４同士の間隔が第１の保護膜１１８の膜厚よりも広くなる領域Ｗ２における第１の保護膜の膜厚ｄ４（＝８ｎｍ）よりも厚くなる。このため、この窒化シリコンからなる第１の保護膜１１８を完全に除去するには、十分なオーバエッチングを加える必要がある。
　第１の実施形態においては、図６（ｂ）に示すように、第１のサイドウォール１０８は、熱燐酸に対するエッチング耐性が高い酸化シリコンからなるため、ほとんどエッチングされることがない。なお、上記のエッチングには、エッチャント（エッチング溶液）を用いたが、エッチャントに代えてエッチングガスによる等方性エッチングで除去することも可能である。
　また、第１の実施形態において、窒化シリコンからなる第２のサイドウォール１０９を除去するのは、この後に続くストレスライナ膜１１５を堆積する際に、ゲート電極１０４の下方のチャネル部により大きな歪みを加え、トランジスタの動作速度を向上させるためである。
　次に、図３（ｃ）に示すように、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層１１１の上面に形成される自然酸化膜（図示せず）を除去する。その後、スパッタ法により、半導体基板１０１の上に、膜厚が５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１０４の上部及びソースドレイン拡散層１１１の上部にニッケルシリサイド層１１４をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、第１の保護膜１１８及び第２の保護膜１１９が形成されていることにより、ゲート電極１０４及びソースドレイン拡散層１１１にはニッケルシリサイド層１１４は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ（硫酸過酸化水素水溶液）洗浄及びＡＰＭ（アンモニア過酸化水素水溶液）洗浄によって除去する。
　次に、図４（ａ）に示すように、半導体基板１０１上の全面に、膜厚が５０ｎｍで所定の応力を有する窒化シリコンからなり、第１のトランジスタ及び第２のトランジスタに応力を生じさせるストレスライナ膜１１５を堆積する。続いて、半導体基板１０１上の全面に酸化シリコンからなる層間絶縁膜１１６を堆積し、堆積した層間絶縁膜１１６の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
　次に、図４（ｂ）に示すように、平坦化された層間絶縁膜１１６の上に、下層レジスト膜１２０、中間層レジスト膜１２１及び上層レジスト膜１２２を順次積層した多層レジスト構造を形成する。続いて、リソグラフィ法により、多層レジスト構造にコンタクト形成用の開口パターンを形成する。
　次に、図４（ｃ）に示すように、開口パターンが形成された多層レジスト構造をマスクとして、層間絶縁膜１１６に対して下地のストレスライナ膜１１５が露出するまでエッチングを行う。続いて、露出したストレスライナ膜１１５をさらにエッチングして、層間絶縁膜１１６及びストレスライナ膜１１５にコンタクトホール１１６ａを形成する。
　ここで、多層レジスト構造に対するパターニングは、上層レジスト膜１２２を現像した後、中間層レジスト膜１２１及び下層レジスト膜１２０をドライエッチングする。ドライエッチングの一例として、中間層レジスト膜１２１は、エッチングガスにＣＦ４／ＣＨＦ３＝２００／４０［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を１３Ｐａとし、２周波反応性イオンエッチング（ＲＩＥ）方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を６００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
　続く下層レジスト膜１２０のドライエッチングは、上層レジスト膜１２２とドライエッチングによって形成された中間層レジスト膜１２１とをマスクとして、エッチングガスにＣＯ／Ｏ２／Ａｒ＝１００／５０／５００［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を２Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１５００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
　また、酸化シリコンからなる層間絶縁膜１１６に対するドライエッチングの一例としては、エッチングガスにＣ４Ｆ６／Ａｒ／Ｏ２＝２０／１５００／１８［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を４Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１０００Ｗとし、下部電極を１５００Ｗとし、基板温度を２０℃に設定している。
　また、窒化シリコンからなるストレスライナ膜に対するドライエッチングの一例としては、エッチングガスにＣＨＦ３／Ａｒ／Ｏ２＝２０／８００／１５［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を３Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１０００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
　次に、図１に示すように、層間絶縁膜１１６に形成された各コンタクトホール１１６ａに、タングステン等を充填してコンタクト１２５を形成する。続いて、層間絶縁膜１１６の上に、各コンタクト１２５と接続されるように配線１２６を選択的に形成して、半導体装置を得る。なお、各コンタクトホール１１６ａの内側には、密着層又はバリア層を形成してもよい。
　第１の実施形態に係る製造方法によると、図３（ｂ）に示すように、シリサイド形成領域Ａに含まれる第１の保護膜１１８を除去する際には、第２のサイドウォール１０９を同時に除去している。これにより、ゲート電極１０４の配置の粗密によって第１の保護膜１１８の膜厚に差が生じても、第１の保護膜と第１のサイドウォール１０８とはエッチング選択比があるため、第１の保護膜１１８に対するオーバエッチ量を多くして、該第１の保護膜１１８を除去しても第１のサイドウォール１０８の下端部にサイドエッチが生じることがない。
　具体的には、図３（ｂ）に示す工程において、シリサイド形成領域Ａに含まれる第１の保護膜１１８を除去する際に、酸化シリコンからなる第１のサイドウィール１０８は熱燐酸に対して耐性があり、エッチングされずに残る。このため、図７に示す従来例のような、酸化シリコンからなる第１のサイドウォール１８の下端部に後退が生じない。従って、第１の実施形態においては、ニッケルシリサイド層１１４は、所定の形状を維持した第１のサイドウィール１０８の外側に形成されるため、ゲートチャネルの近傍又はエクステンション領域１０７の上部に形成されることがない。すなわち、ニッケルシリサイド層１１４の底面はソースドレイン拡散層１１１に囲まれるため、ニッケルシリサイド層１１４と半導体基板１０１の基板領域との間に生じるリーク電流を防止することができる。
　このように、第１の実施形態においては、シリサイド形成領域Ａに含まれる第２のサイドウォール１０９と同時に第１の保護膜１１８を除去する。このため、ゲート電極１０４同士の間隔が狭く、従って第２のサイドウォール１０９同士の間隔が狭くなって、その間が第１の保護膜１１８及び第２の保護膜１１９によって埋まることになっても、第１のサイドウォール１０８をエッチングすることなく、第１の保護膜１１８及び第２の保護膜１１９を除去することが可能となる。従って、第１の実施形態においては、第２のサイドウォール１０９同士（ゲート電極１０４同士）の間隔を狭くすることができ、トランジスタのセルサイズを小さくできるので、チップの面積を縮小することができる。
　この効果は、ゲート電極同士の間隔が狭い微細トランジスタほど大きくなる。すなわち、図８において、従来例のように、保護膜２１の膜厚をｄとし、該保護膜２１の第２のサイドウォール１９に対するカバレッジを１００％と仮定したとき、間隔Ｓ２に示すように、該間隔Ｓ２が保護膜２１の膜厚ｄよりも十分に大きい場合（Ｓ２＞＞ｄ）は、保護膜２１におけるゲート電極１４同士の間の膜厚ｄ２はｄと等しくなる（ｄ２＝ｄ）。一方、間隔Ｓ１に示すように、該間隔Ｓ１が保護膜２１の膜厚の２倍よりも小さい場合（Ｓ１＜２ｄ）は、保護膜２１におけるゲート電極１４同士の間の膜厚ｄ１はｄよりも大きくなる（ｄ１＞ｄ）。その結果、ゲート電極１４同士の間隔が狭いトランジスタでは、ゲート電極１４同士の間が保護膜２１で埋まってしまう。従って、前述したように、ゲート電極１４同士の間隔Ｓ１が狭い領域の保護膜２１を除去しようとすると、該ゲート電極１４同士の間隔が広い領域では過剰エッチングとなって、第１のサイドウォール１８をエッチングしてしまうことになる。
　しかしながら、第１の実施形態に係る半導体装置及びその製造方法によると、従来の製造方法に対して、半導体基板１０１と酸化シリコンからなる第２の保護膜１１９との間に、窒化シリコンからなる第１の保護膜１１８を堆積する工程を加えるだけで対応することができる。すなわち、本実施形態は、実施が容易で且つプロセス整合性も高く、ゲート電極１０４同士の間隔が狭くなっても十分に対応が可能である。
　なお、第１の実施形態においては、図２（ｂ）において、ゲート電極１０４と第１のサイドウォール１０８との間にオフセットスペーサ１１７を形成しているが、オフセットスペーサ１１７は必ずしも必要ではない。また、ストレスライナ膜１１５も必ずしも必要ではない。
　また、第１の実施形態においては、第１の保護膜１１８及び第２の保護膜１１９はいずれも単層膜として説明したが、これに限定されず、それぞれ２層以上の積層膜として形成してもよい。
　また、第１の実施形態では、図１に示すように、非シリサイド形成領域Ｂにおいて、第１の保護膜１１８及び第２の保護膜１１９を残存させているが、この構成に限られず、必要に応じて各保護膜１１８、１１９の少なくとも一方を除去しても構わない。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置について図９を参照しながら説明する。
　ここでは、第１の実施形態との相違点のみを説明し、従って、図１に示す構成部材と同一の構成部材には、同一の符号を付すことにより説明を省略する。
　図９に示すように、第２の実施形態に係る半導体装置は、各ゲート電極１０４の両側面上に形成されたオフセットスペーサ２０６が酸化シリコン（ＳｉＯ２）からなり、その外側に形成された断面Ｌ字状の第１のサイドウォール２０８が窒化シリコン（ＳｉＮ）からなる。また、非シリサイド形成領域Ｂにおいて、第１のサイドウォール２０８の外側に形成される第２のサイドウォール２０９及びゲート電極１０４を覆う保護膜２１０は、共に酸化シリコンからなる。
　ここで、第２の実施形態においては、シリサイド形成領域Ａにおける窒化シリコンからなる第１のサイドウォール２０８は、非シリサイド形成領域Ｂにおける酸化シリコンからなる第２のサイドウォール２０９をエッチングするエッチング材（エッチャント又はエッチングガス）に対して耐性を有している。
　なお、図９には、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴのみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成されている。
　以下、前記のように構成された半導体装置の製造方法について、図１０（ａ）～図１０（ｃ）、図１１（ａ）～図１１（ｃ）及び図１２（ａ）、図１２（ｂ）を参照しながら説明する。
　まず、図１０（ａ）に示すように、シリコンからなる半導体基板１０１の上部に膜厚が３００ｎｍの酸化シリコンからなるＳＴＩ素子分離領域１０２を選択的に形成する。続いて、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜１０３及び膜厚が１００ｎｍのポリシリコン膜を順次形成する。ここで、ゲート絶縁膜１０３は、熱酸化法、ＣＶＤ法又はＡＬＤ法等により形成でき、また、ポリシリコン膜はＣＶＤ法等により形成することができる。その後、リソグラフィによりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１０４を形成する。続いて、半導体基板１０１上の全面に膜厚が１０ｎｍのシリコン酸化膜を堆積する。その後、全面のエッチバックにより半導体基板１０１が露出するまでエッチングを行って、各ゲート電極１０４の両側面上に、酸化シリコンからなるオフセットスペーサ２０６をそれぞれ形成する。続いて、ゲート絶縁膜１０３、ゲート電極１０４及びオフセットスペーサ２０６をそれぞれマスクとして、半導体基板１０１に対して、ヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ－２の注入条件でイオン注入を行うことにより、半導体基板１０１の上部にエクステンション領域１０７をそれぞれ形成する。
　次に、図１０（ｂ）に示すように、半導体基板１０１、ゲート電極１０４及びオフセットスペーサ２０６を覆うように、ＣＶＤ法により、膜厚が１５ｎｍのシリコン窒化膜及び膜厚が３０ｎｍのシリコン酸化膜を順次堆積する。続いて、堆積したシリコン酸化膜及びシリコン窒化膜に対して半導体基板１０１が露出するまで全面的なエッチバックを行って、シリコン窒化膜から第１の断面Ｌ字状のサイドウォール２０８を形成し、その外側に酸化シリコンからなる第２のサイドウォール２０９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１０４、オフセットスペーサ２０６、第１のサイドウォール２０８及び第２のサイドウォール２０９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ－２の注入条件でイオン注入する。その後、アッシング工程及び洗浄工程を経てレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層１１１をそれぞれ形成する。
　次に、図１０（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１０４及びソースドレイン拡散層１１１の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための保護膜２１０を形成する。具体的には、ＡＬＤ法により、半導体基板１０１の上に膜厚が２３ｎｍのシリコン酸化膜を堆積する。
　次に、図１１（ａ）に示すように、リソグラフィ法により、非シリサイド形成領域Ｂを覆い、且つシリサイド形成領域Ａを開口する開口パターンを有するレジスト膜１１３を形成する。続いて、レジスト膜１１３をエッチングマスクとして、シリコン酸化膜をウエットエッチングすることにより、酸化シリコンからなる保護膜２１０を形成する。このとき、同時に、シリサイド形成領域Ａにおける酸化シリコンからなる第２のサイドウォール２０９を除去する。このように、第２のサイドウォール２０９を除去することにより、後工程のストレスライナ膜１１５を堆積する際に、ゲート電極１０４の下方のチャネル部により大きな歪みを加え、トランジスタの動作速度を向上させることが可能となる。
　シリサイド反応防止用の保護膜２１０をエッチングにより形成する際の、酸化シリコンに対するウエットエッチングのエッチャントの一例としては、ＨＦ：Ｈ２０＝１：２０の割合の希フッ酸を用いればよい。このとき、第１の実施形態における図５（ａ）の説明と同様に、ゲート電極１０４同士の間隔が保護膜２１０の膜厚よりも狭くなる領域の保護膜２１０の膜厚は、ゲート電極１０４同士の間隔が保護膜２１０の膜厚よりも広くなる領域の膜厚の２３ｎｍよりも厚くなる。このため、酸化シリコンからなる保護膜２１０を完全に除去するには、十分なオーバエッチングを加える必要がある。
　このとき、シリサイドウォール形成領域Ａにおいて、保護膜２１０の下の酸化シリコンからなる第２のサイドウォール２０９は除去されるものの、第１のサイドウォール２０８は窒化シリコンからなるため、ほとんどエッチングされることがない。
　なお、保護膜２１０及び第２のサイドウォール２０９に対するエッチングにはエッチング溶液を用いたが、これに代えてエッチングガスによる等方性エッチングによって除去してもよい。
　次に、図１１（ｂ）に示すように、アッシング及び洗浄処理を行って、非シリサイド形成領域Ｂに形成されたレジスト膜１１３を除去する。その後、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層１１１の上面に形成される自然酸化膜（図示せず）を除去する。その後、スパッタ法により、半導体基板１０１の上に、膜厚が５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１０４の上部及びソースドレイン拡散層１１１の上部にニッケルシリサイド層１１４をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、保護膜２１０が形成されていることにより、ゲート電極１０４及びソースドレイン拡散層１１１にはニッケルシリサイド層１１４は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ洗浄によって除去する。
　次に、図１１（ｃ）に示すように、半導体基板１０１上の全面に、膜厚が５０ｎｍで所定の応力を有する窒化シリコンからなり、第１のトランジスタ及び第２のトランジスタに応力を生じさせるストレスライナ膜１１５を堆積する。続いて、半導体基板１０１上の全面に酸化シリコンからなる層間絶縁膜１１６を堆積し、堆積した層間絶縁膜１１６の上面をＣＭＰ法により平坦化する。
　次に、図１２（ａ）に示すように、平坦化された層間絶縁膜１１６の上に、下層レジスト膜１２０、中間層レジスト膜１２１及び上層レジスト膜１２２を順次積層した多層レジスト構造を形成する。続いて、リソグラフィ法により、多層レジスト構造にコンタクト形成用の開口パターンを形成する。
　次に、図１２（ｂ）に示すように、開口パターンが形成された多層レジスト構造をマスクとして、層間絶縁膜１１６に対して下地のストレスライナ膜１１５が露出するまでエッチングを行う。続いて、露出したストレスライナ膜１１５をさらにエッチングして、層間絶縁膜１１６及びストレスライナ膜１１５にコンタクトホール１１６ａを形成する。
　なお、多層レジスト構造に対する開口パターン形成のエッチング条件、並びに層間絶縁膜１１６及びストレスライナ膜１１５に対するドライエッチング条件は、第１の実施形態と同様でよい。
　次に、図１に示すように、層間絶縁膜１１６に形成された各コンタクトホール１１６ａに、タングステン等を充填してコンタクト１２５を形成する。続いて、層間絶縁膜１１６の上に、各コンタクト１２５と接続されるように配線１２６を選択的に形成して、半導体装置を得る。なお、各コンタクトホール１１６ａの内側には、密着層又はバリア層を形成してもよい。
　第２の実施形態に係る製造方法によると、第１の実施形態と同様に、図１１（ａ）に示す工程において、シリサイド形成領域Ａに含まれる酸化シリコンからなる保護膜２１０及び第２のサイドウォール２０９を除去する際に、窒化シリコンからなる第１のサイドウォール２０８が希フッ酸に対して耐性があり、エッチングされずに残る。このため、図７及び図１５（ｃ）のように、第１のサイドウォール２０８の下端部に後退が生じない。これにより、ニッケルシリサイド層１１４は、所定の形状を維持した第１のサイドウォール２０８の外側に形成されるため、ゲートチャネルの近傍又はエクステンション領域１０７の上部に形成されることがない。すなわち、ニッケルシリサイド層の底面はソースドレイン拡散層１１１に囲まれるため、ニッケルシリサイド層１１４と半導体基板１０１の基板領域との間に生じるリーク電流を防止することができる。
　また、第２の実施形態においては、シリサイド形成領域Ａに含まれる第２のサイドウォール２０９と同時に保護膜２１０を除去するため、ゲート電極１０４同士の間隔が狭く、第２のサイドウォール２０９同士の間隔が狭くなってその間が保護膜２１０で埋まることになっても、第１のサイドウォール２０８をエッチングすることなく、保護膜２１０を除去することが可能となる。従って、第２のサイドウォール２０９同士（ゲート電極１０４同士）の間隔を狭くすることができるため、トランジスタのセルサイズを小さくでき、その結果、チップの面積を縮小することができる。
　また、第２の実施形態は、第１の実施形態と比べて保護膜２１０を一層で形成するため、プロセスコストを低減することが可能となる。
　なお、第２の実施形態の製造方法においても、第１の実施形態と同様に、図１０（ｂ）において、ゲート電極１０４と第１のサイドウォール２０８との間にオフセットスペーサ２０６を形成しているが、オフセットスペーサ２０６は必ずしも必要ではない。また、ストレスライナ膜１１５も必ずしも必要ではない。
　また、第２の実施形態においては、図９に示すように、非シリサイド形成領域Ｂにおいて、保護膜２１０を残存させているが、この構成に限られず、必要に応じて保護膜２１０を除去しても構わない。
　なお、第１及び第２の各実施形態において、第１のサイドウォールとしてＬ字状スペーサを開示し説明したが、第１のサイドウォールは断面Ｌ字状に限定されるものではなく、少なくともゲート電極の側面と対向すると共に基板と接しているサイドウォールであれば構わない。
　本発明に係る半導体装置及びその製造方法は、微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく、且つＬ字状スペーサの端部がエッチングされることを防止して、接合リーク等の不良の発生を抑制でき、特にトランジスタのソースドレイン領域にシリサイド層を有する半導体装置等に有用である。
Ａ　　　　シリサイド形成領域
Ｂ　　　　非シリサイド形成領域
１０１　　半導体基板（半導体領域）
１０２　　ＳＴＩ素子分離領域
１０３　　ゲート絶縁膜
１０４　　ゲート電極
１０７　　エクステンション領域
１０８　　第１のサイドウォール（酸化シリコン）
１０９　　第２のサイドウォール（窒化シリコン）
１１１　　ソースドレイン拡散層
１１３　　レジスト膜
１１４　　ニッケルシリサイド層
１１５　　ストレスライナ膜
１１６　　層間絶縁膜
１１６ａ　コンタクトホール
１１７　　オフセットスペーサ（窒化シリコン）
１１８　　第１の保護膜（窒化シリコン）
１１９　　第２の保護膜（酸化シリコン）
１２０　　下層レジスト膜
１２１　　中間層レジスト膜
１２２　　上層レジスト膜
１２５　　コンタクト
１２６　　配線
２０６　　オフセットスペーサ（酸化シリコン）
２０８　　第１のサイドウォール（窒化シリコン）
２０９　　第２のサイドウォール（酸化シリコン）
２１０　　保護膜（酸化シリコン）

Claims (16)

  1. 　半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極、該第１のゲート電極の側面上に形成された第１のサイドウォール、及び前記半導体領域の上部における前記第１のゲート電極の両側方に形成された第１のソースドレイン領域を有する第１のトランジスタと、
    　前記半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極、該第２のゲート電極の側面上に形成された第２のサイドウォール、該第２のサイドウォールの外側に形成された第３のサイドウォール、及び前記半導体領域の上部における前記第２のゲート電極の両側方に形成された第２のソースドレイン領域を有する第２のトランジスタとを備え、
    　前記第１のトランジスタにおける前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部にはシリサイド層がそれぞれ形成されており、
    　前記第１のサイドウォールは、前記第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有している半導体装置。
  2. 　請求項１において、
    　前記第１のサイドウォール及び第２のサイドウォールは、それぞれ酸化シリコンからなり、
    　前記第３のサイドウォールは、窒化シリコンからなる半導体装置。
  3. 　請求項１において、
    　前記第１のサイドウォール及び第２のサイドウォールは、それぞれ窒化シリコンからなり、
    　前記第３のサイドウォールは、酸化シリコンからなる半導体装置。
  4. 　請求項１又は２において、
    　前記第２のトランジスタの上には、前記半導体領域側から第１の保護膜及び第２の保護膜が順次形成されており、
    　前記第１の保護膜は、前記エッチング材に対して前記第３のサイドウォールと同等又はそれ以上のエッチングレートを有し、
    　前記第２の保護膜は、前記エッチング材に対して耐性を有している半導体装置。
  5. 　請求項４において、
    　前記第１の保護膜は、窒化シリコンからなり、
    　前記第２の保護膜は、酸化シリコンからなる半導体装置。
  6. 　請求項１又は３において、
    　前記第２のトランジスタの上には、第３の保護膜が形成されており、
    　前記第３の保護膜は、前記エッチング材に対して前記第３のサイドウォールと同等のエッチングレートを有している半導体装置。
  7. 　請求項６において、
    　前記第３の保護膜は、酸化シリコンからなる半導体装置。
  8. 　請求項１～７のうちのいずれか１項において、
    　前記第１のトランジスタ及び第２のトランジスタを覆うように形成されたライナ膜をさらに備えている半導体装置。
  9. 　半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、前記半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
    　前記第１のゲート絶縁膜及び第１のゲート電極の側面上並びに前記第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、
    　前記工程（ｂ）よりも後に、前記半導体領域の上部における前記第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、前記半導体領域の上部における前記第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、
    　前記工程（ｃ）よりも後に、前記半導体領域の上における前記シリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する工程（ｄ）と、
    　前記シリサイド形成領域に含まれる前記第２の保護膜を選択的に除去する工程（ｅ）と、
    　前記非シリサイド形成領域に残存した前記第２の保護膜をマスクとして、前記シリサイド形成領域における前記第１の保護膜及び第２のサイドウォールを除去する工程（ｆ）と、
    　前記半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｇ）とを備えている半導体装置の製造方法。
  10. 　請求項９において、
    　前記工程（ｇ）よりも後に、前記シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｈ）をさらに備えている半導体装置の製造方法。
  11. 　請求項９において、
    　前記工程（ｇ）よりも後に、前記非シリサイド形成領域における前記第２の保護膜及び第１の保護膜を除去する工程（ｉ）をさらに備えている半導体装置の製造方法。
  12. 　請求項９～１１のうちのいずれか１項において、
    　前記第１のサイドウォール及び第２の保護膜は、酸化シリコンからなり、
    　前記第２のサイドウォール及び第１の保護膜は、それぞれ窒化シリコンからなる半導体装置の製造方法。
  13. 　半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、前記半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
    　前記第１のゲート絶縁膜及び第１のゲート電極の側面上並びに前記第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、
    　前記工程（ｂ）よりも後に、前記半導体領域の上部における前記第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、前記半導体領域の上部における前記第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、
    　前記工程（ｃ）よりも後に、前記半導体領域の上における前記シリサイド形成領域及び非シリサイド形成領域に亘って、保護膜を形成する工程（ｄ）と、
    　前記シリサイド形成領域に含まれる前記保護膜及び第２のサイドウォールを選択的に除去する工程（ｅ）と、
    　前記半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｆ）とを備えている半導体装置の製造方法。
  14. 　請求項１３において、
    　前記工程（ｆ）よりも後に、前記シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｇ）をさらに備えている半導体装置の製造方法。
  15. 　請求項１３において、
    　前記工程（ｆ）よりも後に、前記非シリサイド形成領域における前記保護膜を除去する工程（ｈ）をさらに備えている半導体装置の製造方法。
  16. 　請求項１３～１５のうちのいずれか１項において、
    　前記第１のサイドウォールは、窒化シリコンからなり、
    　前記第２のサイドウォール及び保護膜は、それぞれ酸化シリコンからなる半導体装置の製造方法。
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