JP2009026955A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ソース・ドレイン領域上にシリサイド膜を有するトランジスタにおいて、接合リークの発生を防止する。
【解決手段】第１のＭＩＳトランジスタは、第１の活性領域における第１の側壁スペーサの外側方下に形成された第１のソース・ドレイン領域１０８ａと、第１のソース・ドレイン領域上に形成された第１のシリサイド膜１１２ａと、半導体基板上に形成され第１の活性領域におけるゲート長方向に応力を生じさせる応力絶縁膜１１４とを備え、第２のＭＩＳトランジスタは、第２の活性領域における第２の側壁スペーサの外側方下に形成された第２のソース・ドレイン領域１０８ｂと、第２のゲート電極、第２の側壁スペーサ及び第２のソース・ドレイン領域の一部上に形成され第１の保護絶縁膜１０９ｂと第２の保護絶縁膜１１０ｂとからなる第１の保護膜１１１ｂと、第２のソース・ドレイン領域上に形成された第２のシリサイド膜１１２ｂと、応力絶縁膜とを備える。
【選択図】図５

Description

本発明は、半導体装置及びその製造方法に関し、特に、ソース・ドレイン領域上にシリサイド膜を有するトランジスタを備えた半導体装置及びその製造方法に関する。
近年の半導体集積回路には、高速化と低消費電力化との両立が要求され、これらの両立を実現するため、トランジスタには駆動力向上とリーク電流低減との両立が求められている。
ここで、トランジスタの駆動力向上のためには、ゲート電極及びソース・ドレイン領域の上へのシリサイド膜形成による寄生抵抗低減、並びにトランジスタへの応力印加によるチャネル中でのキャリア移動度向上が実施されている。トランジスタへの応力印加の方法としては、側壁スペーサの除去後、ゲート電極を覆うように応力絶縁膜を形成する方法が提案されている（例えば特許文献１参照）。ここで、Ｎ型トランジスタを構成するゲート電極の場合には、Ｎ型トランジスタのチャネルにおけるゲート長方向に引っ張り応力を生じさせる応力絶縁膜を形成する。一方、Ｐ型トランジスタを構成するゲート電極の場合には、Ｐ型トランジスタのチャネルにおけるゲート長方向に圧縮応力を生じさせる応力絶縁膜を形成する。
一方、半導体集積回路には、駆動力向上が要求されるトランジスタの他に、例えばＥＳＤ保護素子等で使用されるトランジスタ、及びこれらのトランジスタのゲート電極材料と同一の材料からなる抵抗体を有する抵抗素子を搭載することが必要である。
以下に、駆動力向上が要求されるトランジスタ（以下、第１のＭＩＳトランジスタと称す）、例えばＥＳＤ保護素子等で使用されるトランジスタ（以下、第２のＭＩＳトランジスタと称す）、及び第１，第２のＭＩＳトランジスタのゲート電極材料と同一の材料からなる抵抗体を有する抵抗素子を備えた半導体装置の製造方法について、図９(a) 〜(c) 、図１０(a) 及び(b) 、図１１(a) 及び(b) 、並びに図１２(a) 及び(b) を参照しながら説明する。図９(a) 〜(c) 、図１０(a) 及び(b) 、図１１(a) 及び(b) 、並びに図１２(a) 及び(b) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図中において、左側に第１のＭＩＳトランジスタ形成領域Ａを示し、中央に第２のＭＩＳトランジスタ形成領域Ｂを示し、右側に抵抗素子形成領域Ｃを示す。
まず、図９(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、シリコンからなる半導体基板４００の上部に、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域４０１を選択的に形成する。これにより、第１のＭＩＳトランジスタ形成領域には、素子分離領域４０１によって囲まれた半導体基板４００からなる第１の活性領域４００ａが形成され、第２のＭＩＳトランジスタ形成領域には、素子分離領域４０１によって囲まれた半導体基板４００からなる第２の活性領域４００ｂが形成される。
次に、第１，第２の活性領域４００ａ，４００ｂ上に、シリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜形成膜を形成した後、半導体基板４００上に、シリコン膜からなるゲート電極形成膜を形成する。その後、第１，第２の活性領域４００ａ，４００ｂ上のゲート電極形成膜及びゲート絶縁膜形成膜をパターニングして、ゲート絶縁膜形成膜からなる第１，第２のゲート絶縁膜４０２ａ，４０２ｂ、及びゲート電極形成膜からなる第１，第２のゲート電極４０３ａ，４０３ｂを形成すると共に、抵抗素子形成領域の素子分離領域４０１上のゲート電極形成膜をパターニングして、ゲート電極形成膜からなる抵抗体４０３ｃを形成する。
このようにして、図９(a) に示すように、第１，第２の活性領域４００ａ，４００ｂ上に、シリコン酸化膜（又はシリコン酸窒化膜）からなる第１，第２のゲート絶縁膜４０２ａ，４０２ｂを介して、シリコン膜からなる第１，第２のゲート電極４０３ａ，４０３ｂを形成すると共に、抵抗素子形成領域の素子分離領域４０１上に、第１，第２のゲート電極４０３ａ，４０３ｂと同一の材料からなる抵抗体４０３ｃを形成する。
次に、図９(b) に示すように、第１，第２の活性領域４００ａ，４００ｂに、第１，第２のゲート電極４０３ａ，４０３ｂをマスクにして、ヒ素（Ａｓ）を２ｋｅＶで注入することにより、第１，第２の活性領域４００ａ，４００ｂにおける第１，第２のゲート電極４０３ａ，４０３ｂの外側方下に、第１，第２のエクステンション領域４０４ａ，４０４ｂを自己整合的に形成する。
次に、図９(c) に示すように、半導体基板４００上の全面に、第１，第２のゲート電極４０３ａ，４０３ｂ及び抵抗体４０３ｃを覆うように、膜厚が１０ｎｍのシリコン酸化膜からなる第１の絶縁膜と、膜厚が４０ｎｍのシリコン窒化膜からなる第２の絶縁膜とを堆積した後、第１の絶縁膜及び第２の絶縁膜に対して異方性ドライエッチングを行う。これにより、第１，第２のゲート電極４０３ａ，４０３ｂの側面上に、断面形状がＬ字状の第１の絶縁膜４０５ａ，４０５ｂと、第２の絶縁膜４０６ａ，４０６ｂとからなる第１，第２の側壁スペーサ４０７ａ，４０７ｂを形成すると共に、抵抗体４０３ｃの側面上に、断面形状がＬ字状の第１の絶縁膜４０５ｃと、第２の絶縁膜４０６ｃとからなる第３の側壁スペーサ４０７ｃを形成する。
次に、図１０(a) に示すように、第１，第２の活性領域４００ａ，４００ｂに、第１，第２のゲート電極４０３ａ，４０３ｂ及び第１，第２の側壁スペーサ４０７ａ，４０７ｂをマスクにして、ヒ素（Ａｓ）を１５ｋｅＶで注入することにより、第１，第２の活性領域４００ａ，４００ｂにおける第１，第２の側壁スペーサ４０７ａ，４０７ｂの外側方下に、第１，第２のソース・ドレイン領域４０８ａ，４０８ｂを自己整合的に形成する。その後、１０５０℃の熱処理により、第１，第２のソース・ドレイン領域４０８ａ，４０８ｂに含まれる不純物の活性化を行う。
次に、図１０(b) に示すように、ＣＶＤ法により、半導体基板４００上の全面に、膜厚が３０ｎｍのシリコン酸化膜からなる保護膜４０９を堆積する。
次に、図１１(a) に示すように、保護膜４０９のうち第２のゲート電極４０３ｂ、第２の側壁スペーサ４０７ｂ及び第２のソース・ドレイン領域４０８ｂの一部の上に形成された部分上に、レジスト膜ｒ３を形成すると共に、保護膜４０９のうち抵抗体４０３ｃ及び第３の側壁スペーサ４０７ｃの上に形成された部分上に、レジスト膜ｒ４を形成する。その後、レジスト膜ｒ３，ｒ４をマスクにして、フッ化水素によるウェットエッチングにより、保護膜４０９のうちレジスト膜ｒ３，ｒ４下に形成された部分以外の部分を除去して、第２のゲート電極４０３ｂ、第２の側壁スペーサ４０７ｂ及び第２のソース・ドレイン領域４０８ｂの一部の上に、保護膜からなる第１の保護膜４０９ｂを形成すると共に、抵抗体４０３ｃ及び第３の側壁スペーサ４０７ｃの上に、保護膜からなる第２の保護膜４０９ｃを形成する。このとき、ウェットエッチングの条件は、保護膜４０９の膜厚ばらつき、及びウェットエッチングのエッチングレートばらつきを考慮して、オーバーエッチングの条件に設定される。具体的には例えば、シリコン酸化膜からなる保護膜４０９の膜厚が３０ｎｍの場合、３６ｎｍのシリコン酸化膜が除去されるように、ウェットエッチングの条件が設定される。
次に、図１１(b) に示すように、レジスト膜ｒ３，ｒ４を除去した後、スパッタ法により、半導体基板４００上の全面に、１０ｎｍのＮｉ膜からなる金属膜（図示せず）を堆積した後、熱処理により、第１，第２のソース・ドレイン領域４０８ａ，４０８ｂ及び第１のゲート電極４０３ａに含まれるＳｉと金属膜に含まれるＮｉとを反応させる。このようにして、第１のソース・ドレイン領域４０８ａの上部と金属膜とを反応させて、第１のソース・ドレイン領域４０８ａ上における第１の絶縁膜４０５ａの外側方下に、膜厚が２０ｎｍのＮｉＳｉ膜からなる第１のシリサイド膜４１２ａを形成すると共に、第１のゲート電極４０３ａの上部と金属膜とを反応させて、第１のゲート電極４０３ａ上に、膜厚が２０ｎｍのＮｉＳｉ膜からなるゲート上シリサイド膜４１３ａを形成する。一方、第２のソース・ドレイン領域４０８ｂの上部と金属膜とを反応させて、第２のソース・ドレイン領域４０８ｂ上における第１の保護膜４０９ｂの外側方下に、膜厚が２０ｎｍのＮｉＳｉ膜からなる第２のシリサイド膜４１２ｂを形成する。その後、エッチングにより、半導体基板４００上に残存する未反応の金属膜を除去する。
次に、図１２(a) に示すように、第１，第２の保護膜４０９ｂ，４０９ｃ及び素子分離領域４０１、並びに第１，第２のシリサイド膜４１２ａ，４１２ｂ及びゲート上シリサイド膜４１３ａをマスクに利用して、異方性ドライエッチング、又は熱燐酸によるウェットエッチングにより、第１の側壁スペーサ４０７ａのうち第２の絶縁膜４０６ａを除去する。
次に、図１２(b) に示すように、半導体基板４００上の全面に、第１の活性領域４００ａにおけるゲート長方向に引っ張り応力を生じさせる応力絶縁膜４１４を形成する。
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、ＣＶＤ法により、応力絶縁膜４１４上に、層間絶縁膜４１５を堆積した後、応力絶縁膜４１４及び層間絶縁膜４１５に、第１，第２のシリサイド膜４１２ａ，４１２ｂと接続する第１，第２のコンタクトプラグ４１６ａ，４１６ｂを形成する。その後、層間絶縁膜４１５上に、配線間絶縁膜４１７を形成した後、配線間絶縁膜４１７に、第１，第２のコンタクトプラグ４１６ａ，４１６ｂと接続する第１，第２の配線４１８ａ，４１８ｂを形成する。
以上のようにして、従来の半導体装置を製造する。
特開２００７−４９１６６号公報
しかしながら、従来の半導体装置の製造方法では、以下に示す問題がある。この問題について、図１３(a) 及び(b) を参照しながら説明する。図１３(a) 及び(b) は、従来の半導体装置の問題について示す要部工程断面図であって、具体的には、図１３(a) 及び(b) のそれぞれは、前述の図１１(a) 及び図１１(b) のそれぞれと対応している。
従来の半導体装置の製造方法では、保護膜（シリコン酸化膜）４０９に対してフッ化水素によるウェットエッチングを行う際に、第１の絶縁膜（シリコン酸化膜）４０５ａ、及び素子分離領域（シリコン酸化膜）４０１に対してもウェットエッチングが施されるため、図１３(a) に示すように、表面に露出する第１の絶縁膜４０５ａが除去されて、第１の絶縁膜４０５ａの端部が第２の絶縁膜４０６ａの側面よりも内側に入り込んで溝Ｄｅが形成されると共に、素子分離領域４０１が除去されて、素子分離領域４０１の上面が第１，第２のソース・ドレイン領域４０８ａ，４０８ｂの上面よりも下がって溝Ｄｓが形成され、第１，第２のソース・ドレイン領域４０８ａ，４０８ｂの角部が露出する。
そのため、次工程のシリサイド化工程の際に、第１のＭＩＳトランジスタにおいて、シリサイド化用金属膜が溝Ｄｅ内に入り込んだ状態で熱処理が行われるため、図１３(b) に示すように、第１のシリサイド膜４１２ａの一端が第２の絶縁膜４０６ａの下方に入り込んで形成される（Ｓｅ参照）。このため、第１のエクステンション領域４０４ａの底面と第１のシリサイド膜４１２ａとの距離が短くなるので、第１のエクステンション領域４０４ａにおいて接合リークが発生する。加えて、シリサイド化用金属膜が第１のソース・ドレイン領域４０８ａの角部と接触した状態で熱処理が行われるため、図１３(b) に示すように、第１のシリサイド膜４１２ａの他端が下方に伸びて形成される（Ｓｓａ参照）。このため、第１のソース・ドレイン領域４０８ａの底面と第１のシリサイド膜４１２ａとの距離が短くなるので、第１のソース・ドレイン領域４０８ａにおいて接合リークが発生する。
また、第２のＭＩＳトランジスタにおいて、シリサイド化用金属膜が第２のソース・ドレイン領域４０８ｂの角部と接触した状態で熱処理が行われるため、図１３(b) に示すように、第２のシリサイド膜４１２ｂの素子分離領域４０１側の端部が下方に伸びて形成される（Ｓｓｂ参照）。このため、第２のソース・ドレイン領域４０８ｂの底面と第２のシリサイド膜４１２ｂとの距離が短くなるので、第２のソース・ドレイン領域４０８ｂにおいて接合リークが発生する。
前記に鑑み、本発明の目的は、ソース・ドレイン領域上にシリサイド膜を有するトランジスタを備えた半導体装置において、接合リークの発生を防止することである。
前記の目的を達成するために、本発明に係る第１の半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１の側壁スペーサと、第１の活性領域における第１の側壁スペーサの外側方下に形成された第１のソース・ドレイン領域と、第１のソース・ドレイン領域上に形成された第１のシリサイド膜と、第１のゲート電極、第１の側壁スペーサ及び第１のシリサイド膜の上に形成され、第１の活性領域におけるゲート長方向に応力を生じさせる応力絶縁膜とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２の側壁スペーサと、第２の活性領域における第２の側壁スペーサの外側方下に形成された第２のソース・ドレイン領域と、第２のゲート電極、第２の側壁スペーサ及び第２のソース・ドレイン領域の一部の上に跨って形成され、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第１の保護膜と、第２のソース・ドレイン領域上における第１の保護膜の外側方下に形成された第２のシリサイド膜と、第１の保護膜及び第２のシリサイド膜の上に形成された応力絶縁膜とを備えることを特徴とする。
本発明に係る第１の半導体装置によると、第１の保護膜の構成として第１の保護絶縁膜及び第２の保護絶縁膜が積層された構成を採用することにより、第１のシリサイド膜が第１のソース・ドレイン領域の底面から離れて形成されるため、第１のソース・ドレイン領域での接合リークの発生を防止することができる。加えて、第２のシリサイド膜が第２のソース・ドレイン領域の底面から離れて形成されるため、第２のソース・ドレイン領域での接合リークの発生を防止することができる。従って、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタが搭載された半導体集積回路の消費電力を低減することができる。
本発明に係る第１の半導体装置において、半導体装置は、抵抗素子をさらに備え、抵抗素子は、半導体基板に設けられた素子分離領域上に形成された抵抗体と、抵抗体の側面上に形成された第３の側壁スペーサと、抵抗体及び第３の側壁スペーサの上に形成され、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第２の保護膜と、第２の保護膜上に形成された応力絶縁膜とを備えることが好ましい。
このようにすると、第１，第２のＭＩＳトランジスタ及び抵抗素子が搭載された半導体集積回路の消費電力を低減することができる。
本発明に係る第１の半導体装置において、第１の側壁スペーサは、断面形状がＬ字状の第１の絶縁膜からなり、第２の側壁スペーサは、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなることが好ましく、第３の側壁スペーサは、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなることが好ましい。
本発明に係る第１の半導体装置において、第１の絶縁膜は、シリコン酸化膜であり、第２の絶縁膜は、シリコン窒化膜であることが好ましい。
本発明に係る第１の半導体装置において、第１のシリサイド膜は、第１の側壁スペーサから離間して形成されていることが好ましい。
本発明に係る第１の半導体装置において、第１の活性領域と第２の活性領域とを区画する素子分離領域と、第１の活性領域と素子分離領域との境界領域上及び第２の活性領域と素子分離領域との境界領域上のうち少なくとも一方の境界領域上に形成され、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第３の保護膜とを備えることが好ましい。
このようにすると、素子分離領域のうち第１の活性領域及び／又は第２の活性領域との境界領域上に、第３の保護膜を設けることにより、シリサイド化用金属膜の堆積前に施す例えば洗浄等の処理に起因して、第１のソース・ドレイン領域及び／又は第２のソース・ドレイン領域において接合リークが発生することを防止することができる。
本発明に係る第１の半導体装置において、第２の活性領域と該第２の活性領域を区画する素子分離領域との境界領域上に形成され、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第３の保護膜を備え、第３の保護膜は、第２の保護膜と一体形成されていることが好ましい。
本発明に係る第１の半導体装置において、第２のソース・ドレイン領域上における第２の側壁スペーサと第２のシリサイド膜との間に位置する領域には、第１の保護膜が形成されていることが好ましい。
本発明に係る第１の半導体装置において、第１のゲート電極上には、ゲート上シリサイド膜が形成されており、第２のゲート電極上には、ゲート上シリサイド膜が形成されていないことが好ましい。
本発明に係る第１の半導体装置において、半導体基板における第２のソース・ドレイン領域と第１の保護絶縁膜との間に下地絶縁膜が形成されていることが好ましい。
このようにすると、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域と第１の保護絶縁膜との界面に界面準位が発生することを抑制することができる。
本発明に係る第１の半導体装置において、下地絶縁膜は、シリコン酸化膜であることが好ましい。
本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとは、同一導電型のＭＩＳトランジスタであることが好ましい。
前記の目的を達成するために、本発明に係る第２の半導体装置は、ＭＩＳトランジスタと抵抗素子とを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板における活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側面上に形成された第１の側壁スペーサと、活性領域における第１の側壁スペーサの外側方下に形成されたソース・ドレイン領域と、ソース・ドレイン領域上に形成されたシリサイド膜と、ゲート電極、第１の側壁スペーサ及びシリサイド膜の上に形成され、活性領域におけるゲート長方向に応力を生じさせる応力絶縁膜とを備え、抵抗素子は、半導体基板に設けられた素子分離領域上に形成された抵抗体と、抵抗体の側面上に形成された第２の側壁スペーサと、抵抗体及び第２の側壁スペーサの上に形成され、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第１の保護膜と、第１の保護膜上に形成された応力絶縁膜とを備えることを特徴とする。
本発明に係る第２の半導体装置によると、第１の保護膜の構成として第１の保護絶縁膜及び第２の保護絶縁膜が積層された構成を採用することにより、シリサイド膜がソース・ドレイン領域の底面から離れて形成されるため、ソース・ドレイン領域での接合リークの発生を防止することができる。従って、ＭＩＳトランジスタ及び抵抗素子が搭載された半導体集積回路の消費電力を低減することができる。
本発明に係る第２の半導体装置において、第１の側壁スペーサは、断面形状がＬ字状の第１の絶縁膜からなり、第２の側壁スペーサは、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなることが好ましい。
本発明に係る第２の半導体装置において、第１の絶縁膜は、シリコン酸化膜であり、第２の絶縁膜は、シリコン窒化膜であることが好ましい。
本発明に係る第２の半導体装置において、シリサイド膜は、第１の側壁スペーサから離間して形成されていることが好ましい。
本発明に係る第２の半導体装置において、活性領域と該活性領域を区画する素子分離領域との境界領域上に形成され、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第２の保護膜を備えることが好ましい。
このようにすると、素子分離領域のうち活性領域との境界領域上に、第２の保護膜を設けることにより、シリサイド化用金属膜の堆積前に施す例えば洗浄等の処理に起因して、ソース・ドレイン領域において接合リークが発生することを防止することができる。
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域に設けられた第１のＭＩＳトランジスタと半導体基板における第２の活性領域に設けられた第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板に、第１の活性領域と第２の活性領域とを区画する素子分離領域を形成する工程（ａ）と、第１の活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成する共に、第２の活性領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面上に第１の側壁スペーサを形成すると共に、第２のゲート電極の側面上に第２の側壁スペーサを形成する工程（ｃ）と、第１の活性領域における第１の側壁スペーサの外側方下に第１のソース・ドレイン領域を形成すると共に、第２の活性領域における第２の側壁スペーサの外側方下に第２のソース・ドレイン領域を形成する工程（ｄ）と、工程（ｄ）の後に、第２のゲート電極、第２の側壁スペーサ及び第２のソース・ドレイン領域の一部の上に、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第１の保護膜を形成する工程（ｅ）と、工程（ｅ）の後に、第１のソース・ドレイン領域上における第１の側壁スペーサの側方下に第１のシリサイド膜を形成すると共に、第２のソース・ドレイン領域上における第１の保護膜の側方下に第２のシリサイド膜を形成する工程（ｆ）と、工程（ｆ）の後に、半導体基板上に応力絶縁膜を形成する工程（ｇ）とを備えることを特徴とする。
本発明に係る半導体装置の製造方法によると、第１の保護絶縁膜及び第２の保護絶縁膜が積層された第１の保護膜を形成することにより、第１の保護膜の形成の際に、従来のように素子分離領域等が除去されることはないため、第１，第２のシリサイド膜の形成の際に、第１，第２のシリサイド膜を、第１，第２のソース・ドレイン領域の底面から離して形成することができる。このため、第１のソース・ドレイン領域での接合リークの発生を防止すると共に、第２のソース・ドレイン領域での接合リークの発生を防止することができる。従って、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタが搭載された半導体集積回路の消費電力を低減することができる。
本発明に係る半導体装置の製造方法において、工程（ｅ）は、半導体基板上に第１の保護絶縁膜を形成する工程（ｅ１）と、工程（ｅ１）の後に、第１の保護絶縁膜上に第２の保護絶縁膜を形成する工程（ｅ２）と、工程（ｅ２）の後に、第２の保護絶縁膜のうち第２のゲート電極、第２の側壁スペーサ及び第２のソース・ドレイン領域の一部の上に形成された部分以外の部分を除去して、第１の保護絶縁膜上に第２の保護絶縁膜を残存させる工程（ｅ３）と、工程（ｅ３）の後に、第１の保護絶縁膜のうち第２の保護絶縁膜下に形成された部分以外の部分を除去して、第２のゲート電極、第２の側壁スペーサ及び第２のソース・ドレイン領域の一部の上に第１の保護絶縁膜を残存させる工程（ｅ４）とを含むことが好ましい。
このようにすると、第２の保護絶縁膜のうち所定の部分（なお、所定の部分とは、第２のゲート電極、第２の側壁スペーサ及び第２のソース・ドレイン領域の一部上に形成された部分以外の部分をいう）を除去する際に、第２の保護絶縁膜下には、第２の保護絶縁膜に対して選択性を示す第１の保護絶縁膜が形成されているため、第２の保護絶縁膜を選択的に除去する一方、第１の保護絶縁膜が除去されることはなく、第１の保護絶縁膜によって、第１の保護絶縁膜下の素子分離領域等が除去されることを防止することができる。そのため、第１，第２のシリサイド膜の形成の際に、第１，第２のシリサイド膜を、第１，第２のソース・ドレイン領域の底面から離して形成することができる。
本発明に係る半導体装置の製造方法において、工程（ｂ）は、素子分離領域上に抵抗体を形成する工程を含み、工程（ｃ）は、抵抗体の側面上に第３の側壁スペーサを形成する工程を含み、工程（ｅ）は、抵抗体及び第３の側壁スペーサの上に、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第２の保護膜を形成する工程を含むことが好ましい。
このようにすると、第１，第２のＭＩＳトランジスタ及び抵抗素子が搭載された半導体集積回路の消費電力を低減することができる。
本発明に係る半導体装置の製造方法において、工程（ｃ）は、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなる第１の側壁スペーサ及び第２の側壁スペーサを形成する工程を含み、工程（ｅ）は、第１の側壁スペーサの側面上に第１の保護絶縁膜からなる保護サイドウォールを形成する工程を含み、工程（ｆ）は、第１のソース・ドレイン領域上における保護サイドウォールの側方下に第１のシリサイド膜を形成する工程を含み、工程（ｆ）の後であって且つ工程（ｇ）の前に、第１の側壁スペーサのうち第２の絶縁膜を除去すると共に、保護サイドウォールを除去する工程（ｈ）をさらに備えることが好ましい。
このようにすると、第１のシリサイド膜の形成の前に、保護サイドウォールを、第１の側壁スペーサの側面上に形成する、すなわち、第１のソース・ドレイン領域上に第１の側壁スペーサと隣接して形成することによって、第１のシリサイド膜の形成の際に、第１のソース・ドレイン領域上のうち保護サイドウォールが覆う領域がシリサイド化されることを防止することができるので、第１のシリサイド膜を、第１のソース・ドレイン領域上における保護サイドウォールの側方下に形成する、すなわち、第１の側壁スペーサから離間して形成することができる。
さらに、このようにすると、第２の絶縁膜の除去の際に、第１の保護絶縁膜からなる保護サイドウォールをも除去することができるので、製造コストの増大を抑制することができる。
本発明に係る半導体装置の製造方法において、工程（ｃ）は、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなる第１の側壁スペーサ及び第２の側壁スペーサを形成する工程を含み、工程（ｅ）の後であって且つ工程（ｆ）の前に、第１の側壁スペーサのうち第２の絶縁膜を除去する工程（ｉ）をさらに備えることが好ましい。
このようにすると、第２の絶縁膜の除去後に、第１，第２のシリサイド膜を形成することができるため、第２の絶縁膜の除去の際に、第１，第２のシリサイド膜の表面が除去されてダメージを受けることがないため、第１，第２のシリサイド膜を精度良く形成することができる。
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第１の活性領域と素子分離領域との境界領域上及び第２の活性領域と素子分離領域との境界領域上のうち少なくとも一方の境界領域上に、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第３の保護膜を形成する工程を含むことが好ましい。
このようにすると、第１，第２のシリサイド膜の形成の際に、シリサイド化用金属膜の堆積前に施す例えば洗浄等の処理により、素子分離領域のうち第１の活性領域及び／又は第２の活性領域との境界領域が除去されることを防止することができるので、洗浄等の処理に起因して、第１，第２のソース・ドレイン領域において接合リークが発生することを防止することができる。
本発明に係る半導体装置の製造方法において、工程（ｆ）は、第１のゲート電極上にゲート上シリサイド膜を形成する工程を含むことが好ましい。
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第２のソース・ドレイン領域と第１の保護絶縁膜との間に下地絶縁膜を形成する工程を含むことが好ましい。
このようにすると、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域と第１の保護絶縁膜との界面に界面準位が発生することを抑制することができる。
本発明に係る半導体装置の製造方法において、工程（ｅ１）の後であって且つ工程（ｅ２）の前に、第１のソース・ドレイン領域及び第２のソース・ドレイン領域に含まれる不純物を活性化するための熱処理を行う工程（ｊ）をさらに備えることが好ましい。
このようにすると、熱処理により、第１の保護絶縁膜（例えばシリコン窒化膜）における例えばシリコン酸化膜（第２の保護絶縁膜）に対する選択比を大きくすることができるので、第２の保護絶縁膜のうち所定の部分を除去する際に、第１の保護絶縁膜を除去することなく、第２の保護絶縁膜のみを精度良く除去することができる。加えて、第１，第２のソース・ドレイン領域に含まれる不純物を活性化するための熱処理を利用して、第１の保護絶縁膜における第２の保護絶縁膜に対する選択比を大きくすることができる。
本発明に係る半導体装置の製造方法において、工程（ｅ２）の後であって且つ工程（ｅ３）の前に、第１のソース・ドレイン領域及び第２のソース・ドレイン領域に含まれる不純物を活性化するための熱処理を行う工程（ｊ）をさらに備えることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ｃ）は、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなる第１の側壁スペーサ、第２の側壁スペーサ及び第３の側壁スペーサを形成する工程を含み、工程（ｅ）は、第１の側壁スペーサの側面上に第１の保護絶縁膜からなる保護サイドウォールを形成する工程を含み、工程（ｆ）は、第１のソース・ドレイン領域上における保護サイドウォールの側方下に第１のシリサイド膜を形成する工程を含み、工程（ｆ）の後であって且つ工程（ｇ）の前に、第１の側壁スペーサのうち第２の絶縁膜を除去すると共に、保護サイドウォールを除去する工程（ｈ）をさらに備えることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ｃ）は、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなる第１の側壁スペーサ、第２の側壁スペーサ及び第３の側壁スペーサを形成する工程を含み、工程（ｅ）の後であって且つ工程（ｆ）の前に、第１の側壁スペーサのうち第２の絶縁膜を除去する工程（ｉ）をさらに備えることが好ましい。
本発明に係る半導体装置及びその製造方法によると、第１の保護膜の構成として第１の保護絶縁膜及び第２の保護絶縁膜が積層された構成を採用することにより、第１のシリサイド膜が第１のソース・ドレイン領域の底面から離れて形成されるため、第１のソース・ドレイン領域での接合リークの発生を防止することができる。加えて、第２のシリサイド膜が第２のソース・ドレイン領域の底面から離れて形成されるため、第２のソース・ドレイン領域での接合リークの発生を防止することができる。
以下に、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 、図３(a) 及び(b) 、並びに図４(a) 及び(b) を参照しながら説明する。図１(a) 〜(c) 、図２(a) 〜(c) 、図３(a) 及び(b) 、並びに図４(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図中において、左側に第１のＭＩＳトランジスタ形成領域Ａを示し、中央に第２のＭＩＳトランジスタ形成領域Ｂを示し、右側に抵抗素子形成領域Ｃを示す。ここで、第１のＭＩＳトランジスタとは、駆動力向上が要求されるトランジスタであり、第２のＭＩＳトランジスタとは、例えばＥＳＤ保護素子等で使用されるトランジスタであり、抵抗素子とは、第１，第２のＭＩＳトランジスタのゲート電極材料と同一の材料からなる抵抗体を有する抵抗素子である。
まず、図１(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、シリコンからなる半導体基板１００の上部に、トレンチ内に例えばシリコン酸化膜からなる絶縁膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、第１のＭＩＳトランジスタ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる第１の活性領域１００ａが形成されると共に、第２のＭＩＳトランジスタ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる第２の活性領域１００ｂが形成される。
次に、第１，第２の活性領域１００ａ，１００ｂ上に、例えばシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜形成膜を形成した後、半導体基板１００上に、例えばシリコン膜からなるゲート電極形成膜を形成する。その後、第１，第２の活性領域１００ａ，１００ｂ上のゲート電極形成膜及びゲート絶縁膜形成膜をパターニングして、ゲート絶縁膜形成膜からなる第１，第２のゲート絶縁膜１０２ａ，１０２ｂ、及びゲート電極形成膜からなる第１，第２のゲート電極１０３ａ，１０３ｂを形成すると共に、抵抗素子形成領域の素子分離領域１０１上のゲート電極形成膜をパターニングして、ゲート電極形成膜からなる抵抗体１０３ｃを形成する。
このようにして、図１(a) に示すように、第１，第２の活性領域１００ａ，１００ｂ上に、シリコン酸化膜（又はシリコン酸窒化膜）からなる第１，第２のゲート絶縁膜１０２ａ，１０２ｂを介して、シリコン膜からなる第１，第２のゲート電極１０３ａ，１０３ｂを形成すると共に、抵抗素子形成領域の素子分離領域１０１上に、第１，第２のゲート電極１０３ａ，１０３ｂと同一の材料からなる抵抗体１０３ｃを形成する。
次に、図１(b) に示すように、第１，第２の活性領域１００ａ，１００ｂに、第１，第２のゲート電極１０３ａ，１０３ｂをマスクにして、例えばＡｓ等のＮ型不純物を２ｋｅＶで注入することにより、第１，第２の活性領域１００ａ，１００ｂにおける第１，第２のゲート電極１０３ａ，１０３ｂの外側方下に、第１，第２のエクステンション領域１０４ａ，１０４ｂを自己整合的に形成する。
次に、図１(c) に示すように、半導体基板１００上の全面に、第１，第２のゲート電極１０３ａ，１０３ｂを覆うように、例えば膜厚が１０ｎｍのシリコン酸化膜からなる第１の絶縁膜、例えば膜厚が４０ｎｍのシリコン窒化膜からなる第２の絶縁膜を順次堆積した後、第１の絶縁膜及び第２の絶縁膜に対して異方性ドライエッチングを行う。これにより、第１，第２のゲート電極１０３ａ，１０３ｂの側面上に、断面形状がＬ字状のシリコン酸化膜からなる第１の絶縁膜１０５ａ，１０５ｂと、シリコン窒化膜からなる第２の絶縁膜１０６ａ，１０６ｂとで構成された第１，第２の側壁スペーサ１０７ａ，１０７ｂを形成すると共に、抵抗体１０３ｃの側面上に、断面形状がＬ字状のシリコン酸化膜からなる第１の絶縁膜１０５ｃと、シリコン窒化膜からなる第２の絶縁膜１０６ｃとで構成された第３の側壁スペーサ１０７ｃを形成する。
次に、図２(a) に示すように、第１，第２の活性領域１００ａ，１００ｂに、第１，第２のゲート電極１０３ａ，１０３ｂ及び第１，第２の側壁スペーサ１０７ａ，１０７ｂをマスクにして、例えばＡｓ等のＮ型不純物を１５ｋｅＶで注入することにより、第１，第２の活性領域１００ａ，１００ｂにおける第１，第２の側壁スペーサ１０７ａ，１０７ｂの外側方下に、第１，第２のエクステンション領域１０４ａ，１０４ｂの接合深さよりも深い接合深さを有する第１，第２のソース・ドレイン領域１０８ａ，１０８ｂを自己整合的に形成する。その後、例えば１０５０℃の熱処理により、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂに含まれる不純物の活性化を行う。
次に、図２(b) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が５ｎｍのシリコン窒化膜からなる第１の保護絶縁膜１０９、及び例えば膜厚が３０ｎｍのシリコン酸化膜からなる第２の保護絶縁膜１１０を順次堆積する。
次に、図２(c) に示すように、リソグラフィー法により、第２の保護絶縁膜１１０のうち第２のゲート電極１０３ｂ、第２の側壁スペーサ１０７ｂ及び第２のソース・ドレイン領域１０８ｂの一部の上に形成された部分上に、レジスト膜ｒ１を形成すると共に、第２の保護絶縁膜１１０のうち抵抗体１０３ｃ及び第３の側壁スペーサ１０７ｃの上に形成された部分上に、レジスト膜ｒ２を形成する。
次に、レジスト膜ｒ１，ｒ２をマスクにして、フッ化水素によるウェットエッチングにより、第２の保護絶縁膜１１０のうちレジスト膜ｒ１，ｒ２下に形成された部分以外の部分を除去して、第１の保護絶縁膜１０９上に第２の保護絶縁膜１１０ｂ，１１０ｃを残存させる。このとき、ウェットエッチングの条件は、第２の保護絶縁膜１１０の膜厚ばらつき、及びウェットエッチングのエッチングレートばらつきを考慮して、オーバーエッチングの条件に設定される。具体的には例えば、第２の保護絶縁膜（シリコン酸化膜）１１０の膜厚が３０ｎｍの場合、３６ｎｍのシリコン酸化膜が除去されるように、ウェットエッチングの条件が設定される。
次に、図３(a) に示すように、レジスト膜ｒ１，ｒ２を除去した後、第２の保護絶縁膜１１０ｂ，１１０ｃをマスクにして、第１の保護絶縁膜１０９に対して異方性ドライエッチングを行う。これにより、第２の保護絶縁膜１１０ｂ，１１０ｃ下に、第１の保護絶縁膜１０９ｂ，１０９ｃを残存させると共に、第１の側壁スペーサ１０７ａの側面上に、第１の保護絶縁膜１０９ａを残存させる。
このようにして、第２のゲート電極１０３ｂ、第２の側壁スペーサ１０７ｂ及び第２のソース・ドレイン領域１０８ｂの一部の上に、膜厚が５ｎｍのシリコン窒化膜からなる第１の保護絶縁膜１０９ｂと、第１の保護絶縁膜１０９ｂ上に形成され膜厚が３０ｎｍのシリコン酸化膜からなる第２の保護絶縁膜１１０ｂとで構成された第１の保護膜１１１ｂを形成すると共に、抵抗体１０３ｃ及び第３の側壁スペーサ１０７ｃの上に、膜厚が５ｎｍのシリコン窒化膜からなる第１の保護絶縁膜１０９ｃと、第１の保護絶縁膜１０９ｃ上に形成され膜厚が３０ｎｍのシリコン酸化膜からなる第２の保護絶縁膜１１０ｃとで構成された第２の保護膜１１１ｃを形成する。それと共に、第１の側壁スペーサ１０７ａの側面上に、シリコン窒化膜からなる第１の保護絶縁膜１０９ａで構成された保護サイドウォールＰを形成する。
このように、第２のソース・ドレイン領域１０８ｂの一部上に第１の保護膜１１１ｂを形成することにより、次工程のシリサイド化工程において、第２のソース・ドレイン領域１０８ｂ上のうち所定の領域（すなわち、第１の保護膜１１１ｂの形成領域以外の領域）のみに、第２のシリサイド膜（後述の図３(b)：１１２ｂ参照）を形成することができる。ここで、所定の領域は、第２のソース・ドレイン領域１０８ｂ上のうち少なくとも第２のコンタクトプラグ（後述の図４(b)：１１６ｂ参照）下の領域を含む。
次に、図３(b) に示すように、スパッタ法により、例えば膜厚が１０ｎｍのＮｉ膜からなる金属膜（図示せず）を堆積した後、熱処理により、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂ及び第１のゲート電極１０３ａに含まれるＳｉと、金属膜に含まれるＮｉとを反応させる。このようにして、第１のソース・ドレイン領域１０８ａの上部と金属膜とを反応させて、第１のソース・ドレイン領域１０８ａ上における保護サイドウォールＰの外側方下に、例えば膜厚が２０ｎｍのＮｉＳｉ膜からなる第１のシリサイド膜１１２ａを形成すると共に、第１のゲート電極１０３ａの上部と金属膜とを反応させて、第１のゲート電極１０３ａ上に、例えば膜厚が２０ｎｍのＮｉＳｉ膜からなるゲート上シリサイド膜１１３ａを形成する。一方、第２のソース・ドレイン領域１０８ｂの上部と金属膜とを反応させて、第２のソース・ドレイン領域１０８ｂ上における第１の保護膜１１１ｂの外側方下に、例えば膜厚が２０ｎｍのＮｉＳｉ膜からなる第２のシリサイド膜１１２ｂを形成する。その後、ウェットエッチングにより、半導体基板１００上に残存する未反応の金属膜を除去する。
次に、図４(a) に示すように、ドライエッチング、又は熱燐酸によるウェットエッチングにより、第１の側壁スペーサ１０７ａのうちシリコン窒化膜からなる第２の絶縁膜１０６ａと、シリコン窒化膜からなる保護サイドウォールＰとを、表面が露出したシリコン酸化膜（第１，第２の保護絶縁膜１１０ｂ，１１０ｃ及び素子分離領域１０１）及びＮｉＳｉ膜（第１，第２のシリサイド膜１１２ａ，１１２ｂ及びゲート上シリサイド膜１１３ａ）に対して選択的に除去する。
次に、図４(b) に示すように、半導体基板１００上の全面に、例えばＳｉＮ膜からなる応力絶縁膜１１４を形成する。ここで、応力絶縁膜１１４は、第１の活性領域１００ａにおけるゲート長方向に引っ張り応力を生じさせる絶縁膜である。
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、ＣＶＤ法により、応力絶縁膜１１４上に、層間絶縁膜１１５を堆積した後、応力絶縁膜１１４及び層間絶縁膜１１５に、第１，第２のシリサイド膜１１２ａ，１１２ｂと接続する第１，第２のコンタクトプラグ１１６ａ，１１６ｂを形成する。その後、層間絶縁膜１１５上に、配線間絶縁膜１１７を形成した後、配線間絶縁膜１１７に、第１，第２のコンタクトプラグ１１６ａ，１１６ｂと接続する第１，第２の配線１１８ａ，１１８ｂを形成する。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図５を参照しながら説明する。図５は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。なお、図中において、左側に第１のＭＩＳトランジスタ形成領域Ａを示し、中央に第２のＭＩＳトランジスタ形成領域Ｂを示し、右側に抵抗素子形成領域Ｃを示す。
図５に示すように、半導体基板１００上の上部には、第１の活性領域１００ａと第２の活性領域１００ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が形成されている。そして、半導体装置は、第１の活性領域１００ａに設けられた第１のＭＩＳトランジスタＴｒ１と、第２の活性領域１００ｂに設けられた第２のＭＩＳトランジスタＴｒ２と、抵抗素子Ｒｅとを備えている。
ここで、第１のＭＩＳトランジスタＴｒ１は、図５に示すように、第１の活性領域１００ａ上に形成された第１のゲート絶縁膜１０２ａと、第１のゲート絶縁膜１０２ａ上に形成された第１のゲート電極１０３ａと、第１のゲート電極１０３ａの側面上に形成され、断面形状がＬ字状の第１の絶縁膜からなる第１の側壁スペーサ（言い換えれば、第２の絶縁膜１０６ａが除去された第１の側壁スペーサ）１０７ａと、第１の活性領域１００ａにおける第１のゲート電極１０３ａの外側方下に形成された第１のエクステンション領域１０４ａと、第１の活性領域１００ａにおける第１の側壁スペーサ１０７ａの外側方下に形成された第１のソース・ドレイン領域１０８ａと、第１のソース・ドレイン領域１０８ａ上に第１の側壁スペーサ１０７ａと離間して形成された第１のシリサイド膜１１２ａと、第１のゲート電極１０３ａ上に形成されたゲート上シリサイド膜１１３ａと、第１のゲート電極１０３ａ、第１の側壁スペーサ１０７ａ及び第１のシリサイド膜１１２ａの上に形成され、第１の活性領域１００ａにおけるゲート長方向に応力を生じさせる応力絶縁膜１１４とを備えている。
一方、第２のＭＩＳトランジスタＴｒ２は、図５に示すように、第２の活性領域１００ｂ上に形成された第２のゲート絶縁膜１０２ｂと、第２のゲート絶縁膜１０２ｂ上に形成された第２のゲート電極１０３ｂと、第２のゲート電極１０３ｂの側面上に形成され、断面形状がＬ字状の第１の絶縁膜１０５ｂと該第１の絶縁膜１０５ｂ上に形成された第２の絶縁膜１０６ｂとからなる第２の側壁スペーサ１０７ｂと、第２の活性領域１００ｂにおける第２のゲート電極１０３ｂの外側方下に形成された第２のエクステンション領域１０４ｂと、第２の活性領域１００ｂにおける第２の側壁スペーサ１０７ｂの外側方下に形成された第２のソース・ドレイン領域１０８ｂと、第２のゲート電極１０３ｂ、第２の側壁スペーサ１０７ｂ及び第２のソース・ドレイン領域１０８ｂの一部の上に跨って形成され、第１の保護絶縁膜１０９ｂと第１の保護絶縁膜１０９ｂ上に形成された第２の保護絶縁膜１１０ｂとからなる第１の保護膜１１１ｂと、第２のソース・ドレイン領域１０８ｂ上における第１の保護膜１１１ｂの外側方下に形成された第２のシリサイド膜１１２ｂと、第１の保護膜１１１ｂ及び第２のシリサイド膜１１２ｂの上に形成された応力絶縁膜１１４とを備えている。
また、抵抗素子Ｒｅは、図５に示すように、素子分離領域１０１上に形成された抵抗体１０３ｃと、抵抗体１０３ｃの側面上に形成され、断面形状がＬ字状の第１の絶縁膜１０５ｃと該第１の絶縁膜１０５ｃ上に形成された第２の絶縁膜１０６ｃとからなる第３の側壁スペーサ１０７ｃと、抵抗体１０３ｃ及び第３の側壁スペーサ１０７ｃの上に形成され、第１の保護絶縁膜１０９ｃと第１の保護絶縁膜１０９ｃ上に形成された第２の保護絶縁膜１１０ｃとからなる第２の保護膜１１１ｃと、第２の保護膜１１１ｃ上に形成された応力絶縁膜１１４とを備えている。
応力絶縁膜１１４上には、層間絶縁膜１１５が形成されており、応力絶縁膜１１４及び層間絶縁膜１１５中には、第１，第２のシリサイド膜１１２ａ，１１２ｂを介して、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂと電気的に接続する第１，第２のコンタクトプラグ１１６ａ，１１６ｂが形成されている。層間絶縁膜１１５上には、配線間絶縁膜１１７が形成されており、配線間絶縁膜１１７中には、第１，第２のコンタクトプラグ１１６ａ，１１６ｂと電気的に接続する第１，第２の配線１１８ａ，１１８ｂが形成されている。
第１の実施形態によると、第２の保護絶縁膜１１０のうち所定の部分（すなわち、レジスト膜ｒ１，ｒ２下に形成された部分以外の部分）を除去する（図２(c) 参照）際に、第２の保護絶縁膜（シリコン酸化膜）１１０下には、シリコン酸化膜に対して選択比が大きいシリコン窒化膜（第１の保護絶縁膜）１０９が形成されているため、第２の保護絶縁膜１１０のみを選択的に除去する一方、第１の保護絶縁膜１０９が除去されることはなく、第１の保護絶縁膜１０９によって、第１の保護絶縁膜１０９下の第１の絶縁膜１０５ａ及び素子分離領域１０１等が除去されることを防止することができる。
すなわち、従来のように、保護膜４０９のうち所定の部分（すなわち、レジスト膜ｒ３，ｒ４下に形成された部分以外の部分）を除去する（前述の図１１(a) 参照）際に、第１の絶縁膜（シリコン酸化膜）４０５ａ及び素子分離領域（シリコン酸化膜）４０１が除去されて、溝（前述の図１３(a)：Ｄｅ，Ｄｓ参照）が形成されることはない。
このため、従来のように、シリサイド化工程（前述の図１１(b) 参照）の際に、第１のシリサイド膜４１２ａの一端が第２の絶縁膜４０６ａの下方に入り込んで形成される（前述の図１３(b)：Ｓｅ参照）と共に、その他端が下方に伸びて形成される（前述の図１３(b)：Ｓｓａ参照）ことがない。加えて、第２のシリサイド膜４１２ｂの素子分離領域４０１側の端部が下方に伸びて形成される（前述の図１３(b)：Ｓｓｂ参照）ことがない。
従って、第１のシリサイド膜１１２ａを、第１のエクステンション領域１０４ａの底面、及び第１のソース・ドレイン領域１０８ａの底面から離して形成することができるので、第１のエクステンション領域１０４ａ及び第１のソース・ドレイン領域１０８ａでの接合リークの発生を防止することができる。加えて、第２のシリサイド膜１１２ｂを、第２のソース・ドレイン領域１０８ｂの底面から離して形成することができるので、第２のソース・ドレイン領域１０８ｂでの接合リークの発生を防止することができる。従って、第１のＭＩＳトランジスタ、第２のＭＩＳトランジスタ、及び抵抗素子が搭載された半導体集積回路の消費電力を低減することができる。
また、第１の実施形態によると、第１の保護絶縁膜１０９としてシリコン窒化膜を採用すると共に第２の保護絶縁膜１１０としてシリコン酸化膜を採用することにより、一般に、ウェットエッチングでのシリコン窒化膜とシリコン酸化膜との選択性が高いため、膜厚が３０ｎｍの第２の保護絶縁膜１１０下に膜厚が５ｎｍの第１の保護絶縁膜１０９を設けるだけで、ウェットエッチングにより、第２の保護絶縁膜１１０のうち所定の部分を除去する際（図２(c) 参照）に、第１の保護絶縁膜１０９を除去せずに残存させることができるので、第１の保護絶縁膜１０９の膜厚を薄く設定することができる。
加えて、第１の実施形態によると、図３(b) に示すシリサイド化工程の前に、図３(a) に示すように、第１のソース・ドレイン領域１０８ａ上に、第１の側壁スペーサ１０７ａと隣接する保護サイドウォールＰを設けることによって、シリサイド化工程の際に、第１のソース・ドレイン領域１０８ａ上のうち保護サイドウォールＰが覆う領域がシリサイド化されることを防止することができるので、第１のシリサイド膜１１２ａは、図３(b) に示すように、第１のソース・ドレイン領域１０８ａ上における保護サイドウォールＰの外側方下に形成され、保護サイドウォールＰ下には形成されない。そのため、第１のシリサイド膜１１２ａを、第１のエクステンション領域１０４ａの底面からより一層離して形成することができるので、第１のエクステンション領域１０４ａでの接合リークの発生をより一層防止することができる。
さらに、第１の実施形態によると、第１の保護絶縁膜１０９の材料として第２の絶縁膜１０６ａの材料と同一の材料（例えばシリコン窒化膜）を採用することにより、図４(a) に示す第２の絶縁膜１０６ａの除去の際に、第１の保護絶縁膜１０９ａからなる保護サイドウォールＰをも除去することができるので、製造コストの増大を抑制することができる。
また、第１の実施形態によると、図４(b) に示す応力絶縁膜１１４の形成の前に、図４(a) に示すように、第２の絶縁膜１０６ａ及び保護サイドウォールＰを除去することにより、図４(b) に示すように、応力絶縁膜１１４を、第１のゲート電極１０３ａ、第１の側壁スペーサ（詳細には、第２の絶縁膜１０６ａが除去された第１の側壁スペーサ）１０７ａ、及び第１のシリサイド膜１１２ａの上に形成することができ、第２の絶縁膜１０６ａ及び保護サイドウォールＰの除去分だけ、応力絶縁膜１１４を厚く形成すると共に応力絶縁膜１１４と第１のＭＩＳトランジスタのチャネルとの距離を短くすることができる。そのため、応力絶縁膜１１４によって、第１のＭＩＳトランジスタのチャネルにおけるゲート長方向に引っ張り応力を効果的に印加させて、チャネル中でのキャリア移動度を効果的に向上させて、第１のＭＩＳトランジスタの駆動力を効果的に向上させることができる。
なお、第１の実施形態では、応力絶縁膜１１４による駆動力向上の効果を効果的に得ることを目的に、シリサイド化工程（図３(b) 参照）と、応力絶縁膜１１４の形成工程（図４(b) 参照）との間に、図４(a) に示すように、第２の絶縁膜１０６ａ、及び保護サイドウォールＰを除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば第１，第２のシリサイド膜１１２ａ，１１２ｂ及びゲート上シリサイド膜１１３ａを形成した後、第２の絶縁膜１０６ａ及び保護サイドウォールＰを除去せずに、応力絶縁膜を形成してもよい。この場合、応力絶縁膜が、第１のゲート電極１０３ａ、第１の絶縁膜１０５ａと第２の絶縁膜１０６ａとからなる第１の側壁スペーサ１０７ａ、保護サイドウォールＰ、及び第１のシリサイド膜１１２ａの上に形成される。すなわち、応力絶縁膜が、第１のゲート電極１０３ａ、第１の絶縁膜１０５ａ、及び第１のシリサイド膜１１２ａの上に、第２の絶縁膜１０６ａ及び保護サイドウォールＰを介して形成される。そのため、応力絶縁膜による駆動力向上の効果は第１の実施形態よりも比較的低いものの、その効果を充分に得ることができ、第１のＭＩＳトランジスタの駆動力を向上させることができる。
なお、第１の実施形態では、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの形成（図２(a) 参照）後、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂに含まれる不純物を活性化させるための熱処理を行った後、第１の保護絶縁膜１０９の形成、及び第２の保護絶縁膜１１０の形成を順次行う（図２(b) 参照）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば第１，第２のソース・ドレイン領域の形成後、第１の保護絶縁膜の形成を行い、その後、第１，第２のソース・ドレイン領域に含まれる不純物を活性化させるための熱処理を行った後、第２の保護絶縁膜の形成を行ってもよい。この場合、熱処理により、第１の保護絶縁膜（シリコン窒化膜）におけるシリコン酸化膜に対する選択比を大きくすることができるので、ウェットエッチングにより第２の保護絶縁膜のうちの所定の部分を除去する（図２(c) 参照）際に、第１の保護絶縁膜を除去することなく、シリコン酸化膜（第２の保護絶縁膜）のみを精度良く除去することができる。
また例えば第１，第２のソース・ドレイン領域の形成後、第１の保護絶縁膜の形成、及び第２の保護絶縁膜の形成を順次行った後、第１，第２のソース・ドレイン領域に含まれる不純物を活性化させるための熱処理を行ってもよい。この場合、熱処理により、第２の保護絶縁膜（シリコン酸化膜）におけるシリコン窒化膜に対する選択比を大きくすることができるので、異方性ドライエッチングではなくウェットエッチングを採用して、第２の絶縁膜及び保護サイドウォールを除去する（図４(a) 参照）際に、第２の保護絶縁膜を除去することなく、シリコン窒化膜（第２の絶縁膜及び保護サイドウォール）のみを精度良く除去することができる。
なお、第１の実施形態では、製造コストの増大を抑制することを目的に、第１の保護絶縁膜１０９の材料として第２の絶縁膜１０６ａの材料と同一の材料を採用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、図４(a) に示す第２の絶縁膜１０６ａの除去の際に、第１の保護絶縁膜１０９ａも除去されるように、第１の保護絶縁膜１０９の材料を採用する、すなわち、第１の保護絶縁膜１０９の材料として第２の絶縁膜１０６ａの材料と同一のエッチング特性を示す材料を採用すればよい。
また、第１の実施形態では、図４(a) に示すように、第２の絶縁膜１０６ａ、及び保護サイドウォールＰを完全に除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
＜第１の変形例＞
以下に、本発明の第１の変形例に係る半導体装置の製造方法について、図６(a) を参照しながら説明する。図６(a) は、本発明の第１の変形例に係る半導体装置の製造方法について示す要部工程断面図である。なお、図６(a) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本変形例では、第１の実施形態と同様の説明は繰り返し行わない。
本変形例では、前述の図１(a) 〜(c) 並びに図２(a) 及び(b) に示す工程と同様の工程を順次経た後、第２の保護絶縁膜１１０のうち所定の領域を除去して、第１の実施形態と同様に、第２の保護絶縁膜１１０ｂ，１１０ｃを残存させる（前述の図２(c) 参照）のに加えて、第１の活性領域１００ａと素子分離領域１０１との境界領域上、及び第２の活性領域１００ｂと素子分離領域１０１との境界領域上に、第２の保護絶縁膜（後述の図６(a)：２１０ｄ参照）を残存させる。
次に、図６(a) に示すように、第１の保護絶縁膜１０９のうち所定の領域を除去して、第１の実施形態と同様に、第１の保護絶縁膜１０９ａ，１０９ｂ，１０９ｃを残存させる（前述の図３(a) 参照）のに加えて、第２の保護絶縁膜２１０ｄ下に、第１の保護絶縁膜２０９ｄを残存させる。
このようにして、図６(a) に示すように、第１の実施形態と同様に、第１の保護絶縁膜１０９ａからなる保護サイドウォールＰ、第１の保護絶縁膜１０９ｂと第２の保護絶縁膜１１０ｂとからなる第１の保護膜１１１ｂ、及び第１の保護絶縁膜１０９ｃと第２の保護絶縁膜１１０ｃとからなる第２の保護膜１１１ｃを形成する（前述の図３(a) 参照）のに加えて、第１の活性領域１００ａと素子分離領域１０１との境界領域上、及び第２の活性領域１００ｂと素子分離領域１０１との境界領域上に、第１の保護絶縁膜２０９ｄと第２の保護絶縁膜２１０ｄとからなる第３の保護膜２１１ｄを形成する。
次に、前述の図３(b) 並びに図４(a) 及び(b) に示す工程と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
このように、本変形例に係る半導体装置は、第１の実施形態と同様の構成に加えて、第１の活性領域１００ａと素子分離領域１０１との境界領域上、及び第２の活性領域１００ｂと素子分離領域１０１との境界領域上に形成され、第１の保護絶縁膜２０９ｄと、第１の保護絶縁膜２０９ｄ上に形成された第２の保護絶縁膜２１０ｄとからなる第３の保護膜２１１ｄ（図６(a) 参照）をさらに備えている。
ここで、第１の実施形態では、シリサイド化工程（前述の図３(b) 参照）の際に、シリサイド化用金属膜の堆積前に施す例えば洗浄等の処理により、素子分離領域１０１が除去されて、素子分離領域１０１の上面が第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの上面よりも下がって、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの角部が露出されるおそれがある。
このように、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの角部が露出された場合、シリサイド化用金属膜が第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの角部と接触した状態で熱処理が行われるため、第１，第２のシリサイド膜１１２ａ，１１２ｂの素子分離領域１０１側の端部が下方に伸びて形成され、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂにおいて接合リークが発生する。
そこで、本変形例では、図６(a) に示すように、素子分離領域１０１のうち第１，第２の活性領域１００ａ，１００ｂとの境界領域上に、第３の保護膜２１１ｄを設ける。これにより、次工程のシリサイド化工程の際に、シリサイド化用金属膜の堆積前に施す例えば洗浄等の処理により、素子分離領域１０１のうち第１，第２の活性領域１００ａ，１００ｂとの境界領域が除去されることを防止することができる。そのため、この境界領域の上面が第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの上面よりも下がって、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの角部が露出されることがないため、シリサイド化用金属膜の堆積前に施す例えば洗浄等の処理に起因して、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂにおいて接合リークが発生することを防止することができる。
加えて、本変形例では、第１の実施形態と同様の効果を得ることができる。
なお、本変形例では、第２の活性領域１００ｂと素子分離領域１０１との境界領域上に形成される第３の保護膜が、図６(a) に示すように、第２の保護膜１１１ｃと分離して形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、図６(b) に示すように、第２の保護膜１１１ｃと一体形成されていてもよい。この場合においても、本変形例と同様の効果を得ることができる。
また、本変形例では、第１の活性領域１００ａと素子分離領域１０１との境界領域、及び第２の活性領域１００ｂと素子分離領域１０１との境界領域の双方に、第３の保護膜２１１ｄを設ける場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば第１の活性領域１００ａと素子分離領域１０１との境界領域上にのみ、第３の保護膜を設けた場合、この第３の保護膜によって、第１のソース・ドレイン領域１０８ａでの接合リークの発生を防止することができる。一方、第２の活性領域１００ｂと素子分離領域１０１との境界領域上にのみ、第３の保護膜を設けた場合、この第３の保護膜によって、第２のソース・ドレイン領域１０８ｂでの接合リークの発生を防止することができる。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図７(a) 及び(b) 、並びに図８(a) 及び(b) を参照しながら説明する。図７(a) 及び(b) 、並びに図８(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図７(a) 及び(b) 並びに図８(a) 及び(b) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
まず、前述の図１(a) 〜(c) 並びに図２(a) 及び(b) に示す工程と同様の工程を順次行う。
次に、図７(a) に示すように、前述の図２(c) に示す工程と同様に、リソグラフィー法により、第２の保護絶縁膜のうち第２のゲート電極１０３ｂ、第２の側壁スペーサ１０７ｂ及び第２のソース・ドレイン領域１０８ｂの一部の上に形成された部分上に、レジスト膜ｒ１を形成すると共に、第２の保護絶縁膜のうち抵抗体１０３ｃ及び第３の側壁スペーサ１０７ｃの上に形成された部分上に、レジスト膜ｒ２を形成する。
次に、レジスト膜ｒ１，ｒ２をマスクにして、フッ化水素によるウェットエッチングにより、第２の保護絶縁膜のうちレジスト膜ｒ１，ｒ２下に形成された部分以外の部分を除去して、第１の保護絶縁膜１０９上に、第２の保護絶縁膜１１０ｂ，１１０ｃを残存させる。このとき、ウェットエッチングの条件は、第２の保護絶縁膜の膜厚ばらつき、及びウェットエッチングのエッチングレートばらつきを考慮して、オーバーエッチングの条件に設定される。
次に、図７(b) に示すように、第２の保護絶縁膜１１０ｂ，１１０ｃをマスクにして、異方性ドライエッチング、又は熱燐酸によるウェットエッチングにより、第１の保護絶縁膜１０９のうち第２の保護絶縁膜１１０ｂ，１１０ｃ下に形成された部分以外の部分を除去して、第２の保護絶縁膜１１０ｂ，１１０ｃ下に、第１の保護絶縁膜１０９ｂ，１０９ｃを残存させる。
引き続き、ドライエッチング、又は熱燐酸によるウェットエッチングにより、第１の側壁スペーサ１０７ａのうち第２の絶縁膜１０６ａを除去する。
このようにして、第２のゲート電極１０３ｂ、第２の側壁スペーサ１０７ｂ及び第２のソース・ドレイン領域１０８ｂの一部の上に、膜厚が５ｎｍのシリコン窒化膜からなる第１の保護絶縁膜１０９ｂと、第１の保護絶縁膜１０９ｂ上に形成され膜厚が３０ｎｍのシリコン酸化膜からなる第２の保護絶縁膜１１０ｂとで構成された第１の保護膜１１１ｂを形成すると共に、抵抗体１０３ｃ及び第３の側壁スペーサ１０７ｃの上に、膜厚が５ｎｍのシリコン窒化膜からなる第１の保護絶縁膜１０９ｃと、第１の保護絶縁膜１０９ｃ上に形成され膜厚が３０ｎｍのシリコン酸化膜からなる第２の保護絶縁膜１１０ｃとで構成された第２の保護膜１１１ｃを形成する。
次に、図８(a) に示すように、スパッタ法により、例えば膜厚が１０ｎｍのＮｉ膜からなる金属膜（図示せず）を堆積した後、熱処理により、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂ及び第１のゲート電極１０３ａに含まれるＳｉと、金属膜に含まれるＮｉとを反応させる。このようにして、第１のソース・ドレイン領域１０８ａの上部と金属膜とを反応させて、第１のソース・ドレイン領域１０８ａ上における第１の側壁スペーサ（詳細には、第２の絶縁膜１０６ａが除去された第１の側壁スペーサ）１０７ａの外側方下に、例えば膜厚が２０ｎｍのＮｉＳｉ膜からなる第１のシリサイド膜３１２ａを形成すると共に、第１のゲート電極１０３ａの上部と金属膜とを反応させて、第１のゲート電極１０３ａ上に、例えば膜厚が２０ｎｍのＮｉＳｉ膜からなるゲート上シリサイド膜３１３ａを形成する。一方、第２のソース・ドレイン領域１０８ｂの上部と金属膜とを反応させて、第２のソース・ドレイン領域１０８ｂ上における第１の保護膜１１１ｂの外側方下に、例えば膜厚が２０ｎｍのＮｉＳｉ膜からなる第２のシリサイド膜３１２ｂを形成する。その後、ウェットエッチングにより、半導体基板１００上に残存する未反応の金属膜を除去する。
次に、図８(b) に示すように、前述の図４(b) に示す工程と同様に、半導体基板１００上の全面に、例えばＳｉＮ膜からなる応力絶縁膜１１４を形成する。ここで、応力絶縁膜１１４は、第１の活性領域１００ａにおけるゲート長方向に引っ張り応力を生じさせる絶縁膜である。
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、ＣＶＤ法により、応力絶縁膜１１４上に、層間絶縁膜１１５を堆積した後、応力絶縁膜１１４及び層間絶縁膜１１５に、第１，第２のシリサイド膜３１２ａ，３１２ｂと接続する第１，第２のコンタクトプラグ１１６ａ，１１６ｂを形成する。その後、層間絶縁膜１１５上に、配線間絶縁膜１１７を形成した後、配線間絶縁膜１１７に、第１，第２のコンタクトプラグ１１６ａ，１１６ｂと接続する第１，第２の配線１１８ａ，１１８ｂを形成する。
以上のようにして、第２の実施形態に係る半導体装置を製造することができる。
ここで、第１の実施形態と第２の実施形態との製造方法上の相違点は、以下に示す点である。
第１の実施形態では、第２の保護絶縁膜１１０ｂ，１１０ｃを残存させた（前述の図２(c) 参照）後、第１の保護絶縁膜１０９に対して異方性ドライエッチングを行うことにより、第２の保護絶縁膜１１０ｂ，１１０ｃ下に第１の保護絶縁膜１０９ｂ，１０９ｃを残存させると共に、第１の側壁スペーサ１０７ａの側面上に第１の保護絶縁膜１０９ａからなる保護サイドウォールＰを残存させる（前述の図３(a) 参照）。その後、シリサイド化工程（前述の図３(b) 参照）を行い、ドライエッチング又はウェットエッチングにより、第２の絶縁膜１０６ａ及び保護サイドウォールＰを除去する（前述の図４(a) 参照）。
これに対し、第２の実施形態では、第１の実施形態と同様に第２の保護絶縁膜１１０ｂ，１１０ｃを残存させた（図７(a) 参照）後、異方性ドライエッチング又はウェットエッチングにより、第１の保護絶縁膜１０９のうち第２の保護絶縁膜１１０ｂ，１１０ｃ下に形成された部分以外の部分を除去して第１の保護絶縁膜１０９ｂ，１０９ｃを残存させ、引き続き、ドライエッチング又はウェットエッチングにより、第２の絶縁膜１０６ａを除去する（図７(b) 参照）。その後、シリサイド化工程（図８(a) 参照）を行う。
このように、第１の実施形態では、シリサイド化工程後に第２の絶縁膜１０６ａの除去を行うのに対し、第２の実施形態では、第２の絶縁膜１０６ａの除去後にシリサイド化工程を行う。
以下に、本発明の第２の実施形態に係る半導体装置の構造について、図８(b) を参照しながら説明する。なお、以下の説明では、第１の実施形態との相違点についてのみ説明し、第１の実施形態と同様の説明は繰り返し行わない。
ここで、第１の実施形態と第２の実施形態との構造上の相違点は、以下に示す点である。
第１の実施形態では、第１のシリサイド膜１１２ａは、第１のソース・ドレイン領域１０８ａ上に第１の側壁スペーサ１０７ａと離間して形成されている点に対し、第２の実施形態では、第１のシリサイド膜３１２ａは、第１のソース・ドレイン領域１０８ａ上における第１の側壁スペーサ１０７ａの外側方下に形成され、第１のソース・ドレイン領域１０８ａ上に第１の側壁スペーサ１０７ａと隣接して形成されている。
第２の実施形態によると、第１の実施形態と同様に、第２の保護絶縁膜のうち所定の部分を除去する（図７(a) 参照）の際に、第２の保護絶縁膜（シリコン酸化膜）下には、シリコン酸化膜に対して選択比の大きいシリコン窒化膜からなる第１の保護絶縁膜１０９が形成されているため、第１の実施形態と同様に、第１のエクステンション領域１０４ａ及び第１のソース・ドレイン領域１０８ａでの接合リークの発生を防止すると共に、第２のソース・ドレイン領域１０８ｂでの接合リークの発生を防止することができる。
加えて、第２の実施形態によると、第１の保護絶縁膜１０９の材料として第２の絶縁膜１０６ａの材料と同一の材料（例えばシリコン窒化膜）を採用することにより、図７(b) に示すように、第１の保護絶縁膜１０９のうち第２の保護絶縁膜１１０ｂ，１１０ｃ下に形成された部分以外の部分の除去と、第２の絶縁膜１０６ａの除去とを同一の工程で行うことができるため、製造コストの低減を図ることができる。
さらに、第２の実施形態によると、第２の絶縁膜１０６ａの除去（図７(b) 参照）後に、第１，第２のシリサイド膜３１２ａ，３１２ｂ及びゲート上シリサイド膜３１３ａを形成することができる（図８(a) 参照）ため、第１の実施形態のように第２の絶縁膜１０６ａ（及び保護サイドウォールＰ）の除去（前述の図４(a) 参照）の際に、第１，第２のシリサイド膜１１２ａ，１１２ｂ及びゲート上シリサイド膜１１３ａの表面が除去されてダメージを受けることを防止することができる。このため、第１の実施形態と比較して、第１，第２のシリサイド膜３１２ａ，３１２ｂ及びゲート上シリサイド膜３１３ａを精度良く形成することができる。
また、第２の実施形態によると、図８(b) に示す応力絶縁膜１１４の形成工程の前に、図７(b) に示すように、第２の絶縁膜１０６ａを除去することにより、図８(b) に示すように、第２の絶縁膜１０６ａの除去分だけ、応力絶縁膜１１４を厚く形成すると共に応力絶縁膜１１４と第１のＭＩＳトランジスタのチャネルとの距離を短くすることができる。そのため、第１の実施形態と同様に、第１のＭＩＳトランジスタの駆動力を効果的に向上させることができる。
なお、第２の実施形態では、応力絶縁膜１１４による駆動力向上の効果を効果的に得ることを目的に、図７(b) に示すように、第１の保護絶縁膜１０９のうち第２の保護絶縁膜１１０ｂ，１１０ｃ下に形成された部分以外の部分を除去した後、引き続き、第２の絶縁膜１０６ａを除去し、その後、シリサイド化工程（図８(a) 参照）と、応力絶縁膜１１４の形成工程（図８(b) 参照）とを順次行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば第１の保護絶縁膜１０９のうち第２の保護絶縁膜１１０ｂ，１１０ｃ下に形成された部分以外の部分を除去した後、第２の絶縁膜１０６ａを除去せずに、シリサイド化工程と、応力絶縁膜の形成工程とを順次行ってもよい。この場合、応力絶縁膜が、第１のゲート電極１０３ａ、第１の絶縁膜１０５ａ、及び第１のシリサイド膜３１２ａの上に、第２の絶縁膜１０６ａを介して形成される。そのため、応力絶縁膜による駆動力向上の効果は第２の実施形態よりも比較的低いものの、その効果を充分に得ることができ、第１のＭＩＳトランジスタの駆動力を向上させることができる。
なお、第２の実施形態では、図８(b) に示す構成を備えた半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば前述の第１の変形例と同様に、第１の活性領域１００ａと素子分離領域１０１との境界領域上、及び第２の活性領域１００ｂと素子分離領域１０１との境界領域上に形成され、第１の保護絶縁膜（前述の図６(a)：２０９ｄ参照）と第２の保護絶縁膜（前述の図６(a)：２１０ｄ参照）とからなる第３の保護膜（前述の図６(a)：２１１ｄ参照）をさらに備えていてもよい。この場合においても、第１の変形例と同様に、シリサイド化用金属膜の堆積前に施す例えば洗浄等の処理に起因して、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂにおいて接合リークが発生することを防止することができる。
また、第２の活性領域１００ｂと素子分離領域１０１との境界領域上に形成された第３の保護膜は、前述の図６(b) に示すように、第２の保護膜１１１ｃと一体形成されていてもよい。
なお、第２の実施形態では、第１，第２のソース・ドレイン領域の形成（図２(a) 参照）後、第１，第２のソース・ドレイン領域に含まれる不純物を活性化させるための熱処理を行った後、第１の保護絶縁膜の形成、及び第２の保護絶縁膜の形成を順次行う（図２(b) 参照）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば第１，第２のソース・ドレイン領域の形成後、第１の保護絶縁膜の形成を行い、その後、第１，第２のソース・ドレイン領域に含まれる不純物を活性化させるための熱処理を行った後、第２の保護絶縁膜の形成を行ってもよい。この場合、熱処理により、第１の保護絶縁膜（シリコン窒化膜）におけるシリコン酸化膜に対する選択比を大きくすることができるので、ウェットエッチングにより、第２の保護絶縁膜のうち所定の部分を除去する（図７(a) 参照）際に、第１の保護絶縁膜を除去することなく、シリコン酸化膜（第２の保護絶縁膜）のみを精度良く除去することができる。
また例えば第１，第２のソース・ドレイン領域の形成後、第１の保護絶縁膜の形成、及び第２の保護絶縁膜の形成を順次行った後、第１，第２のソース・ドレイン領域に含まれる不純物を活性化させるための熱処理を行ってもよい。この場合、熱処理により、第２の保護絶縁膜（シリコン酸化膜）におけるシリコン窒化膜に対する選択比を大きくすることができるので、異方性ドライエッチングではなくウェットエッチングを採用して、第１の保護絶縁膜のうち第２の保護絶縁膜１１０ｂ，１１０ｃ下に形成された部分以外の部分、及び第２の絶縁膜を除去する（図７(b) 参照）際に、第２の保護絶縁膜を除去することなく、シリコン窒化膜（第１の保護絶縁膜のうち所定の部分及び第２の絶縁膜）のみを精度良く除去することができる。
なお、第２の実施形態では、製造コストの低減を図ることを目的に、第１の保護絶縁膜１０９の材料として第２の絶縁膜１０６ａの材料と同一の材料を採用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、図７(b) に示すように、第１の保護絶縁膜のうち所定の部分（詳細には、第１の保護絶縁膜１０９のうち第２の保護絶縁膜１１０ｂ，１１０ｃ下に形成された部分以外の部分）の除去と、第２の絶縁膜１０６ａの除去とが同一の工程で行われるように、第１の保護絶縁膜１０９の材料を採用する、すなわち、第１の保護絶縁膜１０９の材料として第２の絶縁膜１０６ａの材料と同一のエッチング特性を示す材料を採用すればよい。
また、第２の実施形態では、図７(b) に示すように、第２の絶縁膜１０６ａを完全に除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
また、第１及び第２の実施形態では、第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの形成（図２(a) 参照）後、図２(b) に示すように、半導体基板１００上の全面に、第１の保護絶縁膜１０９及び第２の保護絶縁膜１１０を順次形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば第１，第２のソース・ドレイン領域１０８ａ，１０８ｂの形成後、例えばアッシング、プラズマ酸化、又は熱酸化により、半導体基板１００の表面に、例えば膜厚が１ｎｍのシリコン酸化膜からなる下地絶縁膜を形成した後、図２(b) に示す工程と同様に、半導体基板１００上の全面に、第１の保護絶縁膜１０９及び第２の保護絶縁膜１１０を順次形成してもよい。この場合、第２のソース・ドレイン領域１０８ｂと第１の保護絶縁膜（シリコン窒化膜）１０９ｂとの間に下地絶縁膜（シリコン酸化膜）を介在させることができるので、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域１０８ｂと第１の保護絶縁膜１０９ｂとの界面に界面準位が発生することを抑制することができる。
このように、第１及び第２の実施形態では、第１，第２の保護膜１１１ｂ，１１１ｃの構成として、第１の保護絶縁膜１０９ｂ，１０９ｃ及び第２の保護絶縁膜１１０ｂ，１１０ｃの２層が積層された構成を用いたが、本発明はこれに限定されるものではなく、第１，第２の保護膜の構成として、３層以上の層が積層された構成を用いてもよい。
なお、第１及び第２の実施形態では、第１，第２のＭＩＳトランジスタとして、Ｎ型ＭＩＳトランジスタを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、Ｐ型ＭＩＳトランジスタを用いた場合においても、本実施形態と同様の効果を得ることができる。但し、この場合、第１の活性領域１００ａにおけるゲート長方向に引っ張り応力を生じさせる応力絶縁膜１１４の代わりに、第１の活性領域１００ａにおけるゲート長方向に圧縮応力を生じさせる応力絶縁膜を用いる必要がある。
また、第１及び第２の実施形態では、第１，第２のゲート電極１０３ａ，１０３ｂがシリコン膜からなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば第１，第２のゲート電極が、金属膜と該金属膜上に形成されたシリコン膜とからなる場合においても、第１，第２の実施形態と同様の効果を得ることができる。
また、第１及び第２の実施形態では、第１，第２のゲート絶縁膜１０２ａ，１０２ｂとしてシリコン酸化膜（又はシリコン酸窒化膜）を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、高誘電体膜を用いた場合においても、第１，第２の実施形態と同様の効果を得ることができる。但し、この場合、第１，第２の実施形態におけるシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜形成膜を、第１，第２の活性領域１００ａ，１００ｂ上に形成する代わりに、高誘電体膜からなるゲート絶縁膜形成膜を、例えばＣＶＤ法により半導体基板上の全面に形成した後、第１，第２の実施形態と同様に、半導体基板上の全面に、ゲート電極形成膜を形成し、その後、ゲート絶縁膜形成膜及びゲート電極形成膜をパターニングするため、抵抗素子形成領域の素子分離領域と抵抗体との間に、高誘電体膜からなるゲート絶縁膜が形成される。
また、第１及び第２の実施形態では、第１の保護絶縁膜１０９ｂ，１０９ｃ上の全面に、第２の保護絶縁膜１１０ｂ，１１０ｃが形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。特に、第１，第２の実施形態のように第２の保護絶縁膜１１０ｂ，１１０ｃがシリコン酸化膜からなる場合、シリコン酸化膜（第２の保護絶縁膜）１１０ｂ，１１０ｃは、シリサイド化工程（図３(b) ，図８(a) 参照）の際に、シリサイド化用金属膜の堆積前に施される例えば洗浄等の処理により、その角部又は端部が除去されて、第１の保護絶縁膜１０９ｂ，１０９ｃ上の全面に、第２の保護絶縁膜１１０ｂ，１１０ｃが残存していない可能性がある。
以上説明したように、本発明は、ソース・ドレイン領域での接合リークの発生を防止することができるので、ソース・ドレイン領域上にシリサイド膜を有するトランジスタを備えた半導体装置及びその製造方法に有用である。
(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。 (a) 及び(b) は、本発明の第１の変形例に係る半導体装置の製造方法を示す要部工程断面図である。 (a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 及び(b) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 及び(b) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 及び(b) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。 (a) 及び(b) は、従来の半導体装置の問題について示す要部工程断面図である。
符号の説明
１００ 半導体基板
１０１ 素子分離領域
１０２ａ 第１のゲート絶縁膜
１０２ｂ 第２のゲート絶縁膜
１０３ａ 第１のゲート電極
１０３ｂ 第２のゲート電極
１０３ｃ 抵抗体
１０４ａ 第１のエクステンション領域
１０４ｂ 第２のエクステンション領域
１０５ａ，１０５ｂ，１０５ｃ 第１の絶縁膜
１０６ａ，１０６ｂ，１０６ｃ 第２の絶縁膜
１０７ａ 第１の側壁スペーサ
１０７ｂ 第２の側壁スペーサ
１０７ｃ 第３の側壁スペーサ
１０８ａ 第１のソース・ドレイン領域
１０８ｂ 第２のソース・ドレイン領域
１０９，１０９ｂ，１０９ｃ 第１の保護絶縁膜
１１０，１１０ｂ，１１０ｃ 第２の保護絶縁膜
１１１ｂ 第１の保護膜
１１１ｃ 第２の保護膜
１１２ａ 第１のシリサイド膜
１１２ｂ 第２のシリサイド膜
１１３ａ ゲート上シリサイド膜
１１４ 応力絶縁膜
１１５ 層間絶縁膜
１１６ａ 第１のコンタクトプラグ
１１６ｂ 第２のコンタクトプラグ
１１７ 配線間絶縁膜
１１８ａ 第１の配線
１１８ｂ 第２の配線
２０９ｄ 第１の保護絶縁膜
２１０ｄ 第２の保護絶縁膜
２１１ｄ 第３の保護膜
３１２ａ 第１のシリサイド膜
３１２ｂ 第２のシリサイド膜
３１３ａ ゲート上シリサイド膜

Claims (30)

  1. 第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、
    前記第１のＭＩＳトランジスタは、
    半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のゲート電極の側面上に形成された第１の側壁スペーサと、
    前記第１の活性領域における前記第１の側壁スペーサの外側方下に形成された第１のソース・ドレイン領域と、
    前記第１のソース・ドレイン領域上に形成された第１のシリサイド膜と、
    前記第１のゲート電極、前記第１の側壁スペーサ及び前記第１のシリサイド膜の上に形成され、前記第１の活性領域におけるゲート長方向に応力を生じさせる応力絶縁膜とを備え、
    前記第２のＭＩＳトランジスタは、
    前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記第２のゲート電極の側面上に形成された第２の側壁スペーサと、
    前記第２の活性領域における前記第２の側壁スペーサの外側方下に形成された第２のソース・ドレイン領域と、
    前記第２のゲート電極、前記第２の側壁スペーサ及び前記第２のソース・ドレイン領域の一部の上に跨って形成され、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第１の保護膜と、
    前記第２のソース・ドレイン領域上における前記第１の保護膜の外側方下に形成された第２のシリサイド膜と、
    前記第１の保護膜及び前記第２のシリサイド膜の上に形成された前記応力絶縁膜とを備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体装置は、抵抗素子をさらに備え、
    前記抵抗素子は、
    前記半導体基板に設けられた素子分離領域上に形成された抵抗体と、
    前記抵抗体の側面上に形成された第３の側壁スペーサと、
    前記抵抗体及び前記第３の側壁スペーサの上に形成され、前記第１の保護絶縁膜と該第１の保護絶縁膜上に形成された前記第２の保護絶縁膜とからなる第２の保護膜と、
    前記第２の保護膜上に形成された前記応力絶縁膜とを備えることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１の側壁スペーサは、断面形状がＬ字状の第１の絶縁膜からなり、
    前記第２の側壁スペーサは、断面形状がＬ字状の前記第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなることを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記第１の側壁スペーサは、断面形状がＬ字状の第１の絶縁膜からなり、
    前記第２の側壁スペーサ及び前記第３の側壁スペーサは、断面形状がＬ字状の前記第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなることを特徴とする半導体装置。
  5. 請求項３又は４に記載の半導体装置において、
    前記第１の絶縁膜は、シリコン酸化膜であり、
    前記第２の絶縁膜は、シリコン窒化膜であることを特徴とする半導体装置。
  6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
    前記第１のシリサイド膜は、前記第１の側壁スペーサから離間して形成されていることを特徴とする半導体装置。
  7. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
    前記第１の活性領域と前記第２の活性領域とを区画する素子分離領域と、
    前記第１の活性領域と前記素子分離領域との境界領域上及び前記第２の活性領域と前記素子分離領域との境界領域上のうち少なくとも一方の境界領域上に形成され、前記第１の保護絶縁膜と該第１の保護絶縁膜上に形成された前記第２の保護絶縁膜とからなる第３の保護膜とを備えることを特徴とする半導体装置。
  8. 請求項２又は４に記載の半導体装置において、
    前記第２の活性領域と該第２の活性領域を区画する素子分離領域との境界領域上に形成され、前記第１の保護絶縁膜と該第１の保護絶縁膜上に形成された前記第２の保護絶縁膜とからなる第３の保護膜を備え、
    前記第３の保護膜は、前記第２の保護膜と一体形成されていることを特徴とする半導体装置。
  9. 請求項１〜８のうちいずれか１項に記載の半導体装置において、
    前記第２のソース・ドレイン領域上における前記第２の側壁スペーサと前記第２のシリサイド膜との間に位置する領域には、前記第１の保護膜が形成されていることを特徴とする半導体装置。
  10. 請求項１〜９のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート電極上には、ゲート上シリサイド膜が形成されており、
    前記第２のゲート電極上には、前記ゲート上シリサイド膜が形成されていないことを特徴とする半導体装置。
  11. 請求項１〜１０のうちいずれか１項に記載の半導体装置において、
    前記半導体基板における前記第２のソース・ドレイン領域と前記第１の保護絶縁膜との間に下地絶縁膜が形成されていることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記下地絶縁膜は、シリコン酸化膜であることを特徴とする半導体装置。
  13. 請求項１〜１２のうちいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは、同一導電型のＭＩＳトランジスタであることを特徴とする半導体装置。
  14. ＭＩＳトランジスタと抵抗素子とを備えた半導体装置であって、
    前記ＭＩＳトランジスタは、
    半導体基板における活性領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の側面上に形成された第１の側壁スペーサと、
    前記活性領域における前記第１の側壁スペーサの外側方下に形成されたソース・ドレイン領域と、
    前記ソース・ドレイン領域上に形成されたシリサイド膜と、
    前記ゲート電極、前記第１の側壁スペーサ及び前記シリサイド膜の上に形成され、前記活性領域におけるゲート長方向に応力を生じさせる応力絶縁膜とを備え、
    前記抵抗素子は、
    前記半導体基板に設けられた素子分離領域上に形成された抵抗体と、
    前記抵抗体の側面上に形成された第２の側壁スペーサと、
    前記抵抗体及び前記第２の側壁スペーサの上に形成され、前記第１の保護絶縁膜と該第１の保護絶縁膜上に形成された前記第２の保護絶縁膜とからなる第１の保護膜と、
    前記第１の保護膜上に形成された前記応力絶縁膜とを備えることを特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記第１の側壁スペーサは、断面形状がＬ字状の第１の絶縁膜からなり、
    前記第２の側壁スペーサは、断面形状がＬ字状の前記第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなることを特徴とする半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記第１の絶縁膜は、シリコン酸化膜であり、
    前記第２の絶縁膜は、シリコン窒化膜であることを特徴とする半導体装置。
  17. 請求項１４〜１６のうちいずれか１項に記載の半導体装置において、
    前記シリサイド膜は、前記第１の側壁スペーサから離間して形成されていることを特徴とする半導体装置。
  18. 請求項１４〜１７のうちいずれか１項に記載の半導体装置において、
    前記活性領域と該活性領域を区画する前記素子分離領域との境界領域上に形成され、前記第１の保護絶縁膜と該第１の保護絶縁膜上に形成された前記第２の保護絶縁膜とからなる第２の保護膜を備えることを特徴とする半導体装置。
  19. 半導体基板における第１の活性領域に設けられた第１のＭＩＳトランジスタと前記半導体基板における第２の活性領域に設けられた第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
    前記半導体基板に、前記第１の活性領域と前記第２の活性領域とを区画する素子分離領域を形成する工程（ａ）と、
    前記第１の活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成する共に、前記第２の活性領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｂ）と、
    前記第１のゲート電極の側面上に第１の側壁スペーサを形成すると共に、前記第２のゲート電極の側面上に第２の側壁スペーサを形成する工程（ｃ）と、
    前記第１の活性領域における前記第１の側壁スペーサの外側方下に第１のソース・ドレイン領域を形成すると共に、前記第２の活性領域における前記第２の側壁スペーサの外側方下に第２のソース・ドレイン領域を形成する工程（ｄ）と、
    前記工程（ｄ）の後に、前記第２のゲート電極、前記第２の側壁スペーサ及び前記第２のソース・ドレイン領域の一部の上に、第１の保護絶縁膜と該第１の保護絶縁膜上に形成された第２の保護絶縁膜とからなる第１の保護膜を形成する工程（ｅ）と、
    前記工程（ｅ）の後に、前記第１のソース・ドレイン領域上における前記第１の側壁スペーサの側方下に第１のシリサイド膜を形成すると共に、前記第２のソース・ドレイン領域上における前記第１の保護膜の側方下に第２のシリサイド膜を形成する工程（ｆ）と、
    前記工程（ｆ）の後に、前記半導体基板上に応力絶縁膜を形成する工程（ｇ）とを備えることを特徴とする半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、前記半導体基板上に前記第１の保護絶縁膜を形成する工程（ｅ１）と、
    前記工程（ｅ１）の後に、前記第１の保護絶縁膜上に前記第２の保護絶縁膜を形成する工程（ｅ２）と、
    前記工程（ｅ２）の後に、前記第２の保護絶縁膜のうち前記第２のゲート電極、前記第２の側壁スペーサ及び前記第２のソース・ドレイン領域の一部の上に形成された部分以外の部分を除去して、前記第１の保護絶縁膜上に前記第２の保護絶縁膜を残存させる工程（ｅ３）と、
    前記工程（ｅ３）の後に、前記第１の保護絶縁膜のうち前記第２の保護絶縁膜下に形成された部分以外の部分を除去して、前記第２のゲート電極、前記第２の側壁スペーサ及び前記第２のソース・ドレイン領域の一部の上に前記第１の保護絶縁膜を残存させる工程（ｅ４）とを含むことを特徴とする半導体装置の製造方法。
  21. 請求項１９又は２０に記載の半導体装置の製造方法において、
    前記工程（ｂ）は、前記素子分離領域上に抵抗体を形成する工程を含み、
    前記工程（ｃ）は、前記抵抗体の側面上に第３の側壁スペーサを形成する工程を含み、
    前記工程（ｅ）は、前記抵抗体及び前記第３の側壁スペーサの上に、前記第１の保護絶縁膜と該第１の保護絶縁膜上に形成された前記第２の保護絶縁膜とからなる第２の保護膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  22. 請求項１９〜２１のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなる前記第１の側壁スペーサ及び前記第２の側壁スペーサを形成する工程を含み、
    前記工程（ｅ）は、前記第１の側壁スペーサの側面上に前記第１の保護絶縁膜からなる保護サイドウォールを形成する工程を含み、
    前記工程（ｆ）は、前記第１のソース・ドレイン領域上における前記保護サイドウォールの側方下に前記第１のシリサイド膜を形成する工程を含み、
    前記工程（ｆ）の後であって且つ前記工程（ｇ）の前に、前記第１の側壁スペーサのうち前記第２の絶縁膜を除去すると共に、前記保護サイドウォールを除去する工程（ｈ）をさらに備えることを特徴とする半導体装置の製造方法。
  23. 請求項１９〜２１のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなる前記第１の側壁スペーサ及び前記第２の側壁スペーサを形成する工程を含み、
    前記工程（ｅ）の後であって且つ前記工程（ｆ）の前に、前記第１の側壁スペーサのうち前記第２の絶縁膜を除去する工程（ｉ）をさらに備えることを特徴とする半導体装置の製造方法。
  24. 請求項１９〜２３のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、前記第１の活性領域と前記素子分離領域との境界領域上及び前記第２の活性領域と前記素子分離領域との境界領域上のうち少なくとも一方の境界領域上に、前記第１の保護絶縁膜と該第１の保護絶縁膜上に形成された前記第２の保護絶縁膜とからなる第３の保護膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  25. 請求項１９〜２４のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、前記第１のゲート電極上にゲート上シリサイド膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  26. 請求項１９〜２５のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、前記第２のソース・ドレイン領域と前記第１の保護絶縁膜との間に下地絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  27. 請求項２０に記載の半導体装置の製造方法において、
    前記工程（ｅ１）の後であって且つ前記工程（ｅ２）の前に、前記第１のソース・ドレイン領域及び前記第２のソース・ドレイン領域に含まれる不純物を活性化するための熱処理を行う工程（ｊ）をさらに備えることを特徴とする半導体装置の製造方法。
  28. 請求項２０に記載の半導体装置の製造方法において、
    前記工程（ｅ２）の後であって且つ前記工程（ｅ３）の前に、前記第１のソース・ドレイン領域及び前記第２のソース・ドレイン領域に含まれる不純物を活性化するための熱処理を行う工程（ｊ）をさらに備えることを特徴とする半導体装置の製造方法。
  29. 請求項２１に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなる前記第１の側壁スペーサ、前記第２の側壁スペーサ及び前記第３の側壁スペーサを形成する工程を含み、
    前記工程（ｅ）は、前記第１の側壁スペーサの側面上に前記第１の保護絶縁膜からなる保護サイドウォールを形成する工程を含み、
    前記工程（ｆ）は、前記第１のソース・ドレイン領域上における前記保護サイドウォールの側方下に前記第１のシリサイド膜を形成する工程を含み、
    前記工程（ｆ）の後であって且つ前記工程（ｇ）の前に、前記第１の側壁スペーサのうち前記第２の絶縁膜を除去すると共に、前記保護サイドウォールを除去する工程（ｈ）をさらに備えることを特徴とする半導体装置の製造方法。
  30. 請求項２１に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、断面形状がＬ字状の第１の絶縁膜と該第１の絶縁膜上に形成された第２の絶縁膜とからなる前記第１の側壁スペーサ、前記第２の側壁スペーサ及び前記第３の側壁スペーサを形成する工程を含み、
    前記工程（ｅ）の後であって且つ前記工程（ｆ）の前に、前記第１の側壁スペーサのうち前記第２の絶縁膜を除去する工程（ｉ）をさらに備えることを特徴とする半導体装置の製造方法。
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