JP2009170523A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体層2の表層部には、素子分離部6が形成されている。PMOSFET形成領域5における半導体層2の表面上には、ゲート絶縁膜10、ゲート電極11およびこれらの周囲を取り囲むサイドウォール12が形成され、NMOSFET形成領域4における半導体層2の表面上には、ゲート絶縁膜18、ゲート電極19およびこれらの周囲を取り囲むサイドウォール20が形成されている。サイドウォール12は、半導体層2の表面に接する基部13と、基部13上に形成され、基部13の周縁よりも側方に張り出した本体部14とを含んでいる。
【選択図】図1
Description
NMOSFET(NチャネルMOSFET)とPMOSFET(PチャネルMOSFET)とでは、オン電流の増大のためにチャネル領域に加えるべき応力の種類が異なる。すなわち、NMOSFETでは、チャネル領域に引張り応力を加え、チャネル領域における電子の移動度を向上させることにより、オン電流の増大を図ることができる。一方、PMOSFETでは、チャネル領域に圧縮応力を加え、チャネル領域における正孔の移動度を向上させることにより、オン電流の増大を図ることができる。
この構成によれば、第1導電型は、P型であり、第2導電型は、N型である。半導体層の表層部における第2ゲート絶縁膜と対向するチャネル領域には、引張り応力が加えられている。すなわち、NMOSFETのチャネル領域に、引張り応力が加えられている。これにより、NMOSFETのオン電流を増加させることができる。
請求項4に記載の発明は、前記第1導電型は、N型であり、前記第2導電型は、P型であり、前記半導体層の表層部における前記第2ゲート絶縁膜と対向するチャネル領域には、圧縮応力が加えられている、請求項1に記載の半導体装置である。
また、請求項5に記載のように、請求項4に記載の半導体装置において、前記半導体層の表層部における前記第1ゲート絶縁膜と対向するチャネル領域に、引張り応力が加えられていてもよい。すなわち、PMOSFETのチャネル領域に圧縮応力が加えられるとともに、NMOSFETのチャネル領域に引張り応力が加えられていてもよい。この場合、PMOSFETのオン電流を増加させることができながら、NMOSFETのオン電流を増加させることができる。
請求項7に記載の発明は、PMOSFETとNMOSFETとを備える半導体装置の製造方法において、前記PMOSFETを形成すべき第1素子形成領域において、半導体層の表面上に、第1ゲート絶縁膜および当該第1ゲート絶縁膜に積層される第1ゲート電極を形成する工程と、前記NMOSFETを形成すべき第2素子形成領域において、前記半導体層の表面上に、第2ゲート絶縁膜および当該第2ゲート絶縁膜上に積層される第2ゲート電極を形成する工程と、前記半導体層、前記第1ゲート電極および前記第2ゲート電極上に、酸化膜を形成する工程と、前記酸化膜上に窒化膜を形成する工程と、前記酸化膜および前記窒化膜をエッチバックすることにより、前記第1ゲート絶縁膜および前記第1ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第1サイドウォールを形成するとともに、前記第2ゲート絶縁膜および前記第2ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第2サイドウォールを形成する工程と、前記第1サイドウォールの前記基部をエッチングすることにより、前記第1サイドウォールを前記本体部の周縁が前記第1サイドウォールの前記基部の周縁よりも側方に張り出した形状に形成する工程と、前記半導体層、前記第1ゲート電極および前記第2ゲート電極上に、前記半導体層の表層部における前記第2ゲート絶縁膜と対向するチャネル領域に引張り応力を加えるための引張り応力膜を形成する工程とを含む、半導体装置の製造方法である。
引張り応力膜を形成する工程の後、熱処理を行うことにより、半導体層の表層部における第2ゲート絶縁膜と対向するチャネル領域に、引張り応力を記憶(メモライズ)させることができる。NMOSFETのチャネル領域に引張り応力を記憶させることにより、その後に引張り応力膜を除去しても、NMOSFETのチャネル領域に引張り応力が加わったままの状態を維持することができる。
図1は、本発明の第1の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置1は、プレーナ型のNMOSFET30およびPMOSFET31からなるCMOSを有している。
半導体層2の表層部には、素子分離部6が形成されている。素子分離部6は、NMOSFET30が形成されるNMOSFET形成領域4およびPMOSFET31が形成されるPMOSFET形成領域5を矩形状に取り囲んでいる。そして、素子分離部6は、半導体層2の表面から比較的浅く掘り下がった溝(たとえば、深さ0.2〜0.5μmのシャロートレンチ)に、SiO2(酸化シリコン)などの絶縁体を埋設した構造を有している。この素子分離部6によって、NMOSFET形成領域4とPMOSFET形成領域5とは、絶縁分離されている。
チャネル領域7上には、SiO2からなる第1ゲート絶縁膜としてのゲート絶縁膜10が形成されている。ゲート絶縁膜10上には、ポリシリコンからなる第1ゲート電極としてのゲート電極11が形成されている。ゲート電極11の周囲には、第1サイドウォールとしてのサイドウォール12が形成されており、このサイドウォール12によって、ゲート絶縁膜10およびゲート電極11の側面が取り囲まれている。サイドウォール12は、SiO2からなる基部13と、SiN(窒化シリコン)からなる本体部14とを備えている。基部13は、たとえば、5〜10nmの膜厚を有し、半導体層2、ゲート絶縁膜10およびゲート電極11に接する断面L字状に形成されている。本体部14は、基部13上に形成され、断面略三角形状を有し、ゲート電極11の側面全域に対向している。本体部14の周縁は、基部13の周縁よりも側方に張り出して形成されている。
チャネル領域15上には、SiO2からなる第2ゲート絶縁膜としてのゲート絶縁膜18が形成されている。ゲート絶縁膜18上には、ポリシリコンからなる第2ゲート電極としてのゲート電極19が形成されている。ゲート電極19の周囲には、第2サイドウォールとしてのサイドウォール20が形成されており、このサイドウォール20によって、ゲート絶縁膜18およびゲート電極19の側面が取り囲まれている。サイドウォール20は、SiO2からなる基部21と、SiNからなる本体部22とを備えている。基部21は、たとえば、5〜10nmの膜厚を有し、半導体層2、ゲート絶縁膜18およびゲート電極19に接する断面L字状に形成されている。本体部22は、基部21上に形成され、断面略三角形状を有し、ゲート電極19の側面全域に対向している。本体部22の周縁と基部21の周縁とは、ほぼ面一をなしている。
半導体層2、ゲート電極11およびゲート電極19上には、SiNからなり、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜24が形成されている。NMOSFET形成領域4では、引張り応力膜24は、半導体層2、ゲート電極19およびサイドウォール20上を連続的に被覆している。また、PMOSFET形成領域では、引張り応力膜24は、半導体層2、ゲート電極11およびサイドウォール12上を被覆している。しかし、サイドウォール12における本体部14の周縁が、基部13よりも側方に張り出して形成されていることにより、引張り応力膜24は、サイドウォール12における基部13と対向する部分で分断されるか、または、当該部分で薄くなっている。
このように、PMOSFET31のサイドウォール12における基部13は、引張り応力膜24により被覆されないか、被覆される場合であっても十分には被覆されない。したがって、引張り応力膜24により、PMOSFET31のチャネル領域7に、PMOSFET31のオン電流を低減させる方向の大きな引張り応力を加えることなく、NMOSFET30のチャネル領域15に、NMOSFET30のオン電流を増加させる方向の十分な引張り応力を加えることができる。そのため、PMOSFET形成領域5から引張り応力膜24を選択的に除去したり、この除去後のPMOSFET形成領域5に低ストレス窒化膜を選択的に形成したりすることなく、NMOSFET30のチャネル領域15のみに適した引張り応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、NMOSFET30のチャネル領域15のみに適した引張り応力を加えることができる。
まず、反応性イオンエッチングにより、半導体層2の表層部に、素子分離部6に対応する溝が形成される。その後、減圧CVD(Chemical Vapor Deposition:化学的気相成長)法により、半導体層2上に、SiO2膜が各溝を埋め尽くす厚さに堆積される。そして、SiO2膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみSiO2膜が残されることにより、素子分離部6が形成される。SiO2膜の選択的な除去は、CMP(Chemical Mechanical Polishing:化学的機械的研磨)法により達成することができる。
その後、図2Cに示すように、減圧CVD法により、酸化膜26上に、SiNからなる窒化膜27が形成される。
次いで、図2Dに示すように、酸化膜26および窒化膜27が、ゲート電極11およびゲート電極19の上面が露出するまでエッチバックされることにより、ゲート絶縁膜10およびゲート電極11の周囲にサイドウォール12が形成されるとともに、ゲート絶縁膜18およびゲート電極19の周囲にサイドウォール20が形成される。この時点では、サイドウォール12の本体部14の周縁は、基部13の周縁とほぼ面一をなしている。また、サイドウォール20の本体部22の周縁は、基部21の周縁とほぼ面一をなしている。
次いで、図2Fに示すように、半導体層2上に、PMOSFET形成領域5に対向する開口を有するレジストパターン29が形成される。このレジストパターン29の開口を介して、半導体層2の表層部にP型の不純物が注入される。
その後、図2Iに示すように、PVD(Physical Vapor Deposition:物理的気相成長)法により、ソース領域8,16、ドレイン領域9,17、ゲート電極11およびゲート電極19上にCo(コバルト)膜(図示せず)が形成される。その後、アニール処理が行われることにより、ソース領域8,16、ドレイン領域9,17、ゲート電極11およびゲート電極19の表層部に、電気接続(コンタクト)のためのCoシリサイド23がそれぞれ形成される。
サイドウォール12の基部13がエッチングされることにより、サイドウォール12の本体部14の周縁が基部13よりも側方に張り出した形状にされた後、半導体層2、ゲート電極11およびゲート電極19上に、半導体層2の表層部におけるゲート絶縁膜18と対向するチャネル領域15に引張り応力を加えるための引張り応力膜24が形成される。これにより、引張り応力膜24は、サイドウォール12における基部13と対向する部分で分断されるか、または、当該部分で薄膜となる。よって、PMOSFET31のチャネル領域7に、PMOSFET31のオン電流を低減させる方向の大きな引張り応力を加えることなく、NMOSFET30のチャネル領域15に、NMOSFET30のオン電流を増加させる方向の十分な引張り応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、NMOSFET30のチャネル領域15のみに引張り応力を加えることができる。
半導体装置51は、プレーナ型のNMOSFET81およびPMOSFET82からなるCMOSを有している。
半導体装置51において、図示しない半導体基板上には、P-型の半導体層52が積層されている。
チャネル領域57上には、SiO2からなる第1ゲート絶縁膜としてのゲート絶縁膜60が形成されている。ゲート絶縁膜60上には、ポリシリコンからなる第1ゲート電極としてのゲート電極61が形成されている。ゲート電極61の周囲には、第1サイドウォールとしてのサイドウォール62が形成されており、このサイドウォール62によって、ゲート絶縁膜60およびゲート電極61の側面が取り囲まれている。サイドウォール62は、SiO2からなる基部63と、SiNからなる本体部64とを備えている。基部63は、たとえば、5〜10nmの膜厚を有し、半導体層52、ゲート絶縁膜60およびゲート電極61に接する断面L字状に形成されている。本体部64は、基部63上に形成され、断面略三角形状を有し、ゲート電極61の側面全域に対向している。本体部64の周縁は、基部63の周縁よりも側方に張り出して形成されている。
チャネル領域65上には、SiO2からなる第2ゲート絶縁膜としてのゲート絶縁膜68が形成されている。ゲート絶縁膜68上には、ポリシリコンからなる第2ゲート電極としてのゲート電極69が形成されている。ゲート電極69の周囲には、第2サイドウォールとしてのサイドウォール70が形成されており、このサイドウォール70によって、ゲート絶縁膜68およびゲート電極69の側面が取り囲まれている。サイドウォール70は、SiO2からなる基部71と、SiNからなる本体部72とを備えている。基部71は、たとえば、5〜10nmの膜厚を有し、半導体層52、ゲート絶縁膜68およびゲート電極69に接する断面L字状に形成されている。本体部72は、基部71上に形成され、断面略三角形状を有し、ゲート電極69の側面全域に対向している。本体部72の周縁と基部71の周縁とは、ほぼ面一をなしている。
ソース領域58,66、ドレイン領域59,67、ゲート電極61およびゲート電極69の表層部には、それぞれ電気接続(コンタクト)のためのCoシリサイド73が形成されている。
このように、NMOSFET81のチャネル領域65には、NMOSFET81のオン電流を増加させる方向の引張り応力が記憶されている。これにより、NMOSFET81のオン電流を増加させることができる。
まず、反応性イオンエッチングにより、半導体層52の表層部に、素子分離部56に対応する溝が形成される。その後、減圧CVD法により、半導体層52上に、SiO2膜が各溝を埋め尽くす厚さに堆積される。そして、SiO2膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみSiO2膜が残されることにより、素子分離部56が形成される。SiO2膜の選択的な除去は、CMP法により達成することができる。
その後、図4Cに示すように、減圧CVD法により、酸化膜76上に、SiNからなる窒化膜77が形成される。
次いで、図4Dに示すように、酸化膜76および窒化膜77が、ゲート電極61およびゲート電極69の上面が露出するまでエッチバックされることにより、ゲート絶縁膜60およびゲート電極61の周囲にサイドウォール62が形成されるとともに、ゲート絶縁膜68およびゲート電極69の周囲にサイドウォール70が形成される。この時点では、サイドウォール62の本体部64の周縁は、基部63の周縁とほぼ面一をなしている。また、サイドウォール70の本体部72の周縁は、基部71の周縁とほぼ面一をなしている。
次いで、図4Fに示すように、半導体層52上に、PMOSFET形成領域55に対向する開口を有するレジストパターン79が形成される。このレジストパターン79の開口を介して、半導体層52の表層部にP型の不純物が注入される。
その後、図4Kに示すように、PVD法により、ソース領域58,66、ドレイン領域59,67、ゲート電極61およびゲート電極69上にCo膜(図示せず)が形成される。その後、アニール処理が行われることにより、ソース領域58,66、ドレイン領域59,67、ゲート電極61およびゲート電極69の表層部に、電気接続(コンタクト)のためのCoシリサイド73がそれぞれ形成される。
このように、サイドウォール62の基部63がエッチングされることにより、サイドウォール62の本体部64の周縁が基部63よりも側方に張り出した形状にされた後、半導体層52、ゲート電極61およびゲート電極69上に、半導体層52の表層部におけるゲート絶縁膜68と対向するチャネル領域65に引張り応力を加えるための引張り応力膜80が形成される。これにより、引張り応力膜80は、サイドウォール62における基部63と対向する部分で分断されるか、または、当該部分で薄膜となる。そのため、アニール処理が行われたときに、PMOSFET82のチャネル領域60に、PMOSFET82のオン電流を低減させる方向の大きな引張り応力を与えることなく、NMOSFET81のチャネル領域65に、NMOSFET81のオン電流を増加させる方向の十分な引張り応力を記憶させることができる。
半導体装置101は、プレーナ型のNMOSFET132およびPMOSFET133からなるCMOSを有している。
半導体装置101において、図示しない半導体基板上には、P-型の半導体層102が積層されている。
チャネル領域107上には、SiO2からなる第1ゲート絶縁膜としてのゲート絶縁膜110が形成されている。ゲート絶縁膜110上には、ポリシリコンからなる第1ゲート電極としてのゲート電極111が形成されている。ゲート電極111の周囲には、第1サイドウォールとしてのサイドウォール112が形成されており、このサイドウォール112によって、ゲート絶縁膜110およびゲート電極111の側面が取り囲まれている。サイドウォール112は、SiO2からなる基部113と、SiNからなる本体部114とを備えている。基部113は、たとえば、5〜10nmの膜厚を有し、半導体層102、ゲート絶縁膜110およびゲート電極111に接する断面L字状に形成されている。本体部114は、基部113上に形成され、断面略三角形状を有し、ゲート電極111の側面全域に対向している。本体部114の周縁は、基部113の周縁よりも側方に張り出して形成されている。また、本体部114の周縁と半導体層102との間には、SiO2からなる酸化膜131が介在されている。酸化膜131の側面は、本体部114の側面とほぼ面一をなしている。
チャネル領域115上には、SiO2からなる第2ゲート絶縁膜としてのゲート絶縁膜118が形成されている。ゲート絶縁膜118上には、ポリシリコンからなる第2ゲート電極としてのゲート電極119が形成されている。ゲート電極119の周囲には、第2サイドウォールとしてのサイドウォール120が形成されており、このサイドウォール120によって、ゲート絶縁膜118およびゲート電極119の側面が取り囲まれている。サイドウォール120は、SiO2からなる基部121と、SiNからなる本体部122とを備えている。基部121は、たとえば、5〜10nmの膜厚を有し、半導体層102、ゲート絶縁膜118およびゲート電極119に接する断面L字状に形成されている。本体部122は、基部121上に形成され、断面略三角形状を有し、ゲート電極119の側面全域に対向している。本体部122の周縁と基部121の周縁とは、ほぼ面一をなしている。本体部122の周縁は、基部121の周縁に対して側方に張り出して形成されている。
ソース領域108,116、ドレイン領域109,117、ゲート電極111およびゲート電極119の表層部には、それぞれ電気接続のためのCoシリサイド123が形成されている。
このように、NMOSFET132のチャネル領域115には、NMOSFET132のオン電流を増加させる方向の引張り応力が記憶されている。また、NMOSFET132のサイドウォール120の本体部122は、基部121よりも側方に張り出して形成されている。これにより、サイドウォール120における基部121は、圧縮応力膜124により被覆されないか、被覆される場合であっても十分には被覆されていない。したがって、圧縮応力膜124により、NMOSFET132のチャネル領域115に、NMOSFET132のオン電流を低減させる方向の大きな圧縮応力を加えることなく、PMOSFET133チャネル領域107に、PMOSFET133のオン電流を増加させる方向の十分な圧縮応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、NMOSFET132およびPMOSFET133のチャネル領域107,115にそれぞれ適した応力を加えることができる。
まず、反応性イオンエッチングにより、半導体層102の表層部に、素子分離部106に対応する溝が形成される。その後、減圧CVD法により、半導体層102上に、SiO2膜が各溝を埋め尽くす厚さに堆積される。そして、SiO2膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみSiO2膜が残されることにより、素子分離部106が形成される。SiO2膜の選択的な除去は、CMP法により達成することができる。
その後、図6Cに示すように、減圧CVD法により、酸化膜126上に、SiNからなる窒化膜127が形成される。
次いで、図6Dに示すように、酸化膜126および窒化膜127が、ゲート電極111およびゲート電極119の上面が露出するまでエッチバックされることにより、ゲート絶縁膜110およびゲート電極111の周囲にサイドウォール112が形成されるとともに、ゲート絶縁膜118およびゲート電極119の周囲にサイドウォール120が形成される。この時点では、サイドウォール112の本体部114の周縁は、基部113の周縁とほぼ面一をなしている。また、サイドウォール120の本体部122の周縁は、基部121の周縁とほぼ面一をなしている。
次いで、図6Fに示すように、半導体層102上に、PMOSFET形成領域105に対向する開口を有するレジストパターン129が形成される。このレジストパターン129の開口を介して、半導体層102の表層部にP型の不純物が注入される。
次いで、図6Kに示すように、熱酸化法により、半導体層102上に、素子分離部106上を除いて、酸化膜131が形成される。この酸化膜131は、少なくとも基部113の厚さ以上の膜厚に形成される。
その後、エッチングにより、酸化膜131における本体部114,122からはみ出た部分が除去される。その結果、サイドウォール112の本体部114の周縁と半導体層102との間に、本体部114の側面とほぼ面一をなす側面を有する酸化膜131が残留する。
図7は、本発明の第4の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置151は、プレーナ型のNMOSFET180およびPMOSFET181からなるCMOSを有している。
半導体層152の表層部には、素子分離部156が形成されている。素子分離部156は、NMOSFET180が形成されるNMOSFET形成領域154およびPMOSFET181が形成されるPMOSFET形成領域155を矩形状に取り囲んでいる。そして、素子分離部156は、半導体層152の表面から比較的浅く掘り下がった溝(たとえば、深さ0.2〜0.5μmのシャロートレンチ)に、SiO2などの絶縁体を埋設した構造を有している。この素子分離部156によって、NMOSFET形成領域154とPMOSFET形成領域155とは、絶縁分離されている。
チャネル領域157上には、SiO2からなる第1ゲート絶縁膜としてのゲート絶縁膜160が形成されている。ゲート絶縁膜160上には、ポリシリコンからなる第1ゲート電極としてのゲート電極161が形成されている。ゲート電極161の周囲には、第1サイドウォールとしてのサイドウォール162が形成されており、このサイドウォール162によって、ゲート絶縁膜160およびゲート電極161の側面が取り囲まれている。サイドウォール162は、SiO2からなる基部163と、SiNからなる本体部164とを備えている。基部163は、たとえば、5〜10nmの膜厚を有し、半導体層152、ゲート絶縁膜160およびゲート電極161に接する断面L字状に形成されている。本体部164は、基部163上に形成され、断面略三角形状を有し、ゲート電極161の側面全域に対向している。本体部164の周縁と基部163の周縁とは、ほぼ面一をなしている。
チャネル領域165上には、SiO2からなる第2ゲート絶縁膜としてのゲート絶縁膜168が形成されている。ゲート絶縁膜168上には、ポリシリコンからなる第2ゲート電極としてのゲート電極169が形成されている。ゲート電極169の周囲には、第2サイドウォールとしてのサイドウォール170が形成されており、このサイドウォール170によって、ゲート絶縁膜168およびゲート電極169の側面が取り囲まれている。サイドウォール170は、SiO2からなる基部171とSiNからなる本体部172とを備えている。基部171は、たとえば、5〜10nmの膜厚を有し、半導体層152、ゲート絶縁膜168およびゲート電極169に接する断面L字状に形成されている。本体部172は、基部171上に形成され、断面略三角形状を有し、ゲート電極169の側面全域に対向している。本体部172の周縁は、基部171の周縁よりも側方に張り出して形成されている。
半導体層152、ゲート電極161およびゲート電極169上には、SiNからなり、その内側から外側へ向かう方向の圧縮応力が蓄積された圧縮応力膜174が形成されている。PMOSFET形成領域155では、圧縮応力膜174は、半導体層152、ゲート電極161およびサイドウォール162上を連続的に被覆している。また、NMOSFET形成領域154では、圧縮応力膜174は、半導体層152、ゲート電極169およびサイドウォール170上を被覆している。しかし、サイドウォール170における本体部172の周縁が、基部171よりも側方に張り出して形成されていることにより、圧縮応力膜174は、サイドウォール170における基部171と対向する部分で分断されるか、または、当該部分で薄膜となる。
このように、NMOSFET180のサイドウォール170における基部171は、圧縮応力膜174により被覆されないか、被覆される場合であっても十分には被覆されない。したがって、圧縮応力膜174により、NMOSFET180のチャネル領域165に、NMOSFET180のオン電流を低減させる方向の大きな圧縮応力を加えることなく、PMOSFET181のチャネル領域157に、PMOSFET181のオン電流を増加させる方向の十分な圧縮応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、PMOSFET181のチャネル領域157に適した圧縮応力を加えることができる。
まず、反応性イオンエッチングにより、半導体層152の表層部に、素子分離部156に対応する溝が形成される。その後、減圧CVD法により、半導体層152上に、SiO2膜が各溝を埋め尽くす厚さに堆積される。そして、SiO2膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみSiO2膜が残されることにより、素子分離部156が形成される。SiO2膜の選択的な除去は、CMP法により達成することができる。
その後、図8Cに示すように、減圧CVD法により、酸化膜176上に、SiNからなる窒化膜177が形成される。
次いで、図8Dに示すように、酸化膜176および窒化膜177が、ゲート電極161およびゲート電極169の上面が露出するまでエッチバックされることにより、ゲート絶縁膜160およびゲート電極161の周囲にサイドウォール162が形成されるとともに、ゲート絶縁膜168およびゲート電極169の周囲にサイドウォール170が形成される。この時点では、サイドウォール162の本体部164の周縁は、基部163の周縁とほぼ面一をなしている。また、サイドウォール170の本体部172の周縁は、基部171の周縁とほぼ面一をなしている。
次いで、図8Fに示すように、半導体層152上に、NMOSFET形成領域154に対向する開口を有するレジストパターン179が形成される。このレジストパターン179の開口を介して、半導体層152の表層部にN型の不純物が注入される。
その後、図8Iに示すように、PVD法により、ソース領域158,166、ドレイン領域159,167、ゲート電極161およびゲート電極169上に、Co膜(図示せず)が形成される。その後、アニール処理が行われることにより、ソース領域158,166、ドレイン領域159,167、ゲート電極161およびゲート電極169の表層部に、電気接続(コンタクト)のためのCoシリサイド173がそれぞれ形成される。
サイドウォール170の基部171がエッチングされることにより、サイドウォール170の本体部172の周縁が基部171よりも側方に張り出した形状にされた後、半導体層152、ゲート電極161およびゲート電極169上に、ゲート電極161にその内側から外側へ向かう方向の圧縮応力を加えるための圧縮応力膜174が形成される。これにより、圧縮応力膜174は、サイドウォール170における基部171と対向する部分で分断されるか、または、当該部分で薄膜となる。よって、NMOSFET180のチャネル領域165に、NMOSFET180のオン電流を低減させる方向の大きな圧縮応力を加えることなく、PMOSFET181のチャネル領域157に、PMOSFET181のオン電流を増加させる方向の十分な圧縮応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、PMOSFET181のチャネル領域157に適した圧縮応力を加えることができる。
たとえば、図3に示す半導体装置51の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置51において、P型の部分がN型であり、N型の部分がP型であってもよい。この場合、図4Hに示す工程において、引張り応力膜80に代えて、圧縮応力が蓄積された圧縮応力膜を形成することにより、図4Iに示すアニール処理が行われたときに、NMOSFETのチャネル領域60に、NMOSFETのオン電流を低減させる方向の大きな圧縮応力を与えることなく、PMOSFETのチャネル領域65に、PMOSFETのオン電流を増加させる方向の十分な圧縮応力を記憶させることができる。
2 半導体層
4 NMOSFET形成領域(第2素子形成領域)
5 PMOSFET形成領域(第1素子形成領域)
6 素子分離部
10 ゲート絶縁膜(第1ゲート絶縁膜)
11 ゲート電極(第1ゲート電極)
12 サイドウォール(第1サイドウォール)
13 基部
14 本体部
18 ゲート絶縁膜(第2ゲート絶縁膜)
19 ゲート電極(第2ゲート電極)
20 サイドウォール(第2サイドウォール)
21 基部
22 本体部
24 引張り応力膜
25 酸化膜
26 窒化膜
51 半導体装置
52 半導体層
54 NMOSFET形成領域(第2素子形成領域)
55 PMOSFET形成領域(第1素子形成領域)
56 素子分離部
60 ゲート絶縁膜(第1ゲート絶縁膜)
61 ゲート電極(第1ゲート電極)
62 サイドウォール(第1サイドウォール)
63 基部
64 本体部
68 ゲート絶縁膜(第2ゲート絶縁膜)
69 ゲート電極(第2ゲート電極)
70 サイドウォール(第2サイドウォール)
71 基部
72 本体部
75 酸化膜
76 窒化膜
80 引張り応力膜
101 半導体装置
102 半導体層
104 NMOSFET形成領域(第2素子形成領域)
105 PMOSFET形成領域(第1素子形成領域)
106 素子分離部
110 ゲート絶縁膜(第1ゲート絶縁膜)
111 ゲート電極(第1ゲート電極)
112 サイドウォール(第1サイドウォール)
113 基部
114 本体部
118 ゲート絶縁膜(第2ゲート絶縁膜)
119 ゲート電極(第2ゲート電極)
120 サイドウォール(第2サイドウォール)
121 基部
122 本体部
124 圧縮応力膜
125 酸化膜
126 窒化膜
130 引張り応力膜
151 半導体装置
152 半導体層
154 NMOSFET形成領域(第2素子形成領域)
155 PMOSFET形成領域(第1素子形成領域)
156 素子分離部
160 ゲート絶縁膜(第1ゲート絶縁膜)
161 ゲート電極(第1ゲート電極)
162 サイドウォール(第1サイドウォール)
163 基部
164 本体部
168 ゲート絶縁膜(第2ゲート絶縁膜)
169 ゲート電極(第2ゲート電極)
170 サイドウォール(第2ゲート電極)
171 基部
172 本体部
174 圧縮応力膜
175 酸化膜
176 窒化膜
Claims (9)
- 半導体層と、
前記半導体層の表層部に形成され、前記半導体層において、第1導電型のMOSFETを形成するための第1素子形成領域と第2導電型のMOSFETを形成するための第2素子形成領域とを分離する素子分離部と、
前記第1素子形成領域における前記半導体層の表面上に選択的に形成される第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成される第1ゲート電極と、
前記第1ゲート絶縁膜および前記第1ゲート電極の周囲に形成される第1サイドウォールと、
前記第2素子形成領域における前記半導体層の表面上に選択的に形成される第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成される第2ゲート電極と、
前記第2ゲート絶縁膜および前記第2ゲート電極の周囲に形成される第2サイドウォールとを備え、
前記第1サイドウォールは、前記半導体層の表面に接する基部と、前記基部上に形成され、前記基部の周縁よりも側方に張り出した本体部とを含む、半導体装置。 - 前記第1導電型は、P型であり、
前記第2導電型は、N型であり、
前記半導体層の表層部における前記第2ゲート絶縁膜と対向するチャネル領域には、引張り応力が加えられている、請求項1に記載の半導体装置。 - 前記半導体層、前記第1ゲート電極および前記第2ゲート電極上に、前記半導体層の表層部における前記第2ゲート絶縁膜と対向するチャネル領域に引張り応力を加えるための引張り応力膜を備えている、請求項1または2に記載の半導体装置。
- 前記第1導電型は、N型であり、
前記第2導電型は、P型であり、
前記半導体層の表層部における前記第2ゲート絶縁膜と対向するチャネル領域には、圧縮応力が加えられている、請求項1に記載の半導体装置。 - 前記半導体層の表層部における前記第1ゲート絶縁膜と対向するチャネル領域には、引張り応力が加えられている、請求項4に記載の半導体装置。
- 前記半導体層、前記第1ゲート電極および前記第2ゲート電極上に、前記半導体層の表層部における前記第1ゲート絶縁膜と対向するチャネル領域に圧縮応力を加えるための圧縮応力膜を備えている、請求項4または5に記載の半導体装置。
- PMOSFETとNMOSFETとを備える半導体装置の製造方法において、
前記PMOSFETを形成すべき第1素子形成領域において、半導体層の表面上に、第1ゲート絶縁膜および当該第1ゲート絶縁膜に積層される第1ゲート電極を形成する工程と、前記NMOSFETを形成すべき第2素子形成領域において、前記半導体層の表面上に、第2ゲート絶縁膜および当該第2ゲート絶縁膜上に積層される第2ゲート電極を形成する工程と、
前記半導体層、前記第1ゲート電極および前記第2ゲート電極上に、酸化膜を形成する工程と、
前記酸化膜上に窒化膜を形成する工程と、
前記酸化膜および前記窒化膜をエッチバックすることにより、前記第1ゲート絶縁膜および前記第1ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第1サイドウォールを形成するとともに、前記第2ゲート絶縁膜および前記第2ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第2サイドウォールを形成する工程と、
前記第1サイドウォールの前記基部をエッチングすることにより、前記第1サイドウォールを前記本体部の周縁が前記第1サイドウォールの前記基部の周縁よりも側方に張り出した形状に形成する工程と、
前記半導体層、前記第1ゲート電極および前記第2ゲート電極上に、前記半導体層の表層部における前記第2ゲート絶縁膜と対向するチャネル領域に引張り応力を加えるための引張り応力膜を形成する工程とを含む、半導体装置の製造方法。 - 前記引張り応力膜を形成する工程の後、熱処理を行う工程をさらに含む、請求項6に記載の半導体装置の製造方法。
- NMOSFETとPMOSFETとを備える半導体装置の製造方法において、
前記NMOSFETを形成すべき第1素子形成領域において、半導体層の表面上に、第1ゲート絶縁膜および当該第1ゲート絶縁膜上に積層される第1ゲート電極を形成する工程と、前記PMOSFETを形成すべき第1素子形成領域において、前記半導体層の表面上に、第2ゲート絶縁膜および当該第2ゲート絶縁膜上に積層される第2ゲート電極を形成する工程と、
前記半導体層、前記第1ゲート電極および前記第2ゲート電極上に、酸化膜を形成する工程と、
前記酸化膜上に窒化膜を形成する工程と、
前記酸化膜および前記窒化膜をエッチバックすることにより、前記第1ゲート絶縁膜および前記第1ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第1サイドウォールを形成するとともに、前記第2ゲート絶縁膜および前記第2ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第2サイドウォールを形成する工程と、
前記第1サイドウォールの前記基部をエッチングすることにより、前記第1サイドウォールを前記本体部の周縁が前記第1サイドウォールの前記基部の周縁よりも側方に張り出した形状に形成する工程と、
前記半導体層、前記第1ゲート電極および前記第2ゲート電極上に、前記半導体層の表層部における前記第2ゲート絶縁膜と対向するチャネル領域に圧縮応力を加えるための圧縮応力膜を形成する工程とを含む、半導体装置の製造方法。
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