JP4630235B2 - 半導体装置及びその製造方法 - Google Patents
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Description
(1)nチャネル型MISFET(以下nMISFET )のドレイン電流は圧縮応力によって減少し、引っ張り応力によって増加すること
(2)pチャネル型MISFET(以下pMISFET )のドレイン電流は圧縮応力によって増加し、引っ張り応力によって減少すること
が知られている。そのため、近年、このチャネル形成領域に働く応力を積極的に利用して、トランジスタの駆動力を向上させる技術が注目されてきている。
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が0.1μm以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が0.1μm以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。
以下、本発明の第3の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が0.1μm以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第1の実施形態の変形例に相当し、nチャネル型MISFETの駆動力を向上させ、なおかつpチャネル型MISFETの駆動力の劣化を抑制することを目的としている。
以下、本発明の第4の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が0.1μm以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第2の実施形態の変形例に相当し、pチャネル型MISFETの駆動力を向上させ、なおかつnチャネル型MISFETの駆動力の劣化を抑制することを目的としている。
以下、本発明の第5の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が0.1μm以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第1の実施形態及び第2の実施形態の変形例に相当し、nチャネル型MISFET形成領域とpチャネル型MISFET形成領域とで互いに異なる応力膜(例えばライナー窒化膜)を用いることにより、nチャネル型MISFET及びpチャネル型MISFETの両方の駆動力を向上させることを目的としている。
以下、本発明の第6の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が0.1μm以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第3の実施形態の変形例に相当し、nチャネル型MISFETのゲート電極部上にサイドウォールスペーサに囲まれたリセス(凹部)を形成するためにシリコンゲルマニウム(以下、SiGe)膜を用いること、及びpチャネル型MISFETのゲート電極が多結晶シリコン膜とSiGe膜との2層構造を有していることを特徴としている。このように、pチャネル型MISFETのゲート電極を多結晶シリコン膜とSiGe膜との2層構造によって構成することにより、pチャネル型MISFETのSファクタ(Sパラメータ)を向上させることができる。
以下、本発明の第7の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が0.1μm以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第4の実施形態の変形例に相当し、pチャネル型MISFETのゲート電極部上にサイドウォールスペーサに囲まれたリセス(凹部)を形成するためにシリコンゲルマニウム(以下、SiGe)膜を用いること、及びnチャネル型MISFETのゲート電極が多結晶シリコン膜とSiGe膜との2層構造を有していることを特徴としている。このように、nチャネル型MISFETのゲート電極を多結晶シリコン膜とSiGe膜との2層構造によって構成することにより、nチャネル型MISFETのSファクタ(Sパラメータ)を向上させることができる。
2 p型ウエル領域
3 n型ウエル領域
4 素子分離領域
5 ゲート絶縁膜
6n ゲート電極(第1のゲート電極)
6p ゲート電極(第1のゲート電極)
6A 多結晶シリコン膜
7 n型半導体領域
8 p型半導体領域
9 サイドウォールスペーサ
10 n型半導体領域
11 p型半導体領域
12 シリサイド層
12nA ゲート上シリサイド層
12nB ソースドレイン上シリサイド層
12pA ゲート上シリサイド層
12pB ソースドレイン上シリサイド層
13 窒化シリコン膜(引っ張り応力膜)
14 窒化シリコン膜(圧縮応力膜)
15 層間絶縁膜
16n 第2のゲート電極
16p 第2のゲート電極
16A SiGe膜
17 シリコン酸化膜
18 ホール
19n n型ソース・ドレイン領域
19p p型ソース・ドレイン領域
20n ゲート電極部
20p ゲート電極部
21 レジストパターン
22 レジストパターン
Claims (28)
- 半導体基板における第1の領域に形成され、且つゲート長が0.1μm以下である第1導電型の第1のMIS型トランジスタを有する半導体装置であって、
前記第1のMIS型トランジスタは、
前記第1の領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極部と、
前記第1のゲート電極部の側面上に形成された第1の絶縁性サイドウォールと、
前記第1の領域における前記第1の絶縁性サイドウォールの側方に形成された第1のソース・ドレイン領域と、
前記第1のゲート電極部上及び前記第1のソース・ドレイン領域上を覆うように形成された第1の応力膜とを備え、
前記第1のゲート電極部の上面は、前記第1の絶縁性サイドウォールの上端よりも低く形成されており、
前記第1のゲート電極部上には、前記第1の絶縁性サイドウォールの上部に囲まれたリセスが存在しており、
前記第1の応力膜における前記第1のゲート電極部上に前記リセスを埋め込むように形成されている第1の部分の膜厚が、前記第1の応力膜における前記第1のソース・ドレイン領域上及び前記第1の絶縁性サイドウォール上に形成されている第2の部分の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のゲート電極部は、前記第1のゲート絶縁膜上に形成されたシリコンからなる第1のゲート電極と、前記第1のゲート電極上に形成された第1のシリサイド層とで構成されていることを特徴とする半導体装置。 - 請求項1又2に記載の半導体装置において、
前記第1のMIS型トランジスタは、nチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であることを特徴とする半導体装置。 - 請求項1又2に記載の半導体装置において、
前記第1のMIS型トランジスタは、pチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記半導体基板における第2の領域に形成された第2導電型の第2のMIS型トランジスタをさらに備え、
前記第2のMIS型トランジスタは、
前記第2の領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極部と、
前記第2のゲート電極部の側面上に形成された第2の絶縁性サイドウォールと、
前記第2の領域における前記第2の絶縁性サイドウォールの側方に形成された第2のソース・ドレイン領域と、
前記第2のゲート電極部上及び前記第2のソース・ドレイン領域上を覆うように形成された第2の応力膜とを備えていることを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記第2のゲート電極部の上面は、前記第2の絶縁性サイドウォールの上端よりも低く形成されており、
前記第2の応力膜における前記第2のゲート電極部上に形成されている第3の部分の膜厚が、前記第2の応力膜における前記第2のソース・ドレイン領域上に形成されている第4の部分の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項5又6に記載の半導体装置において、
前記第1のMIS型トランジスタは、nチャネル型MIS型トランジスタであり、
前記第2のMIS型トランジスタは、pチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、
前記第2の応力膜は、前記第1の応力膜と同じ前記引っ張り応力膜からなることを特徴とする半導体装置。 - 請求項5又6に記載の半導体装置において、
前記第1のMIS型トランジスタは、pチャネル型MIS型トランジスタであり、
前記第2のMIS型トランジスタは、nチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、
前記第2の応力膜は、前記第1の応力膜と同じ前記圧縮応力膜からなることを特徴とする半導体装置。 - 請求項5又6に記載の半導体装置において、
前記第1のMIS型トランジスタは、nチャネル型MIS型トランジスタであり、
前記第2のMIS型トランジスタは、pチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、
前記第2の応力膜は、前記第2の領域における前記第2のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であることを特徴とする半導体装置。 - 請求項5〜9のうちいずれか1項に記載の半導体装置において、
前記第2のゲート電極部は、前記第2のゲート絶縁膜上に形成されたシリコンからなる第2のゲート電極と、前記第2のゲート電極上に形成された第2のシリサイド層とで構成されていることを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記第2のゲート電極部の上面は、前記第2の絶縁性サイドウォールの上端と同等以上の高さで形成されており、
前記第1の応力膜における前記第1のゲート電極部上に形成されている第1の部分の膜厚が、前記第2の応力膜における前記第2のゲート電極部上に形成されている第3の部分の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項11に記載の半導体装置において、
前記第1の絶縁性サイドウォールの上端は、前記第2の絶縁性サイドウォールの上端よりも高いことを特徴とする半導体装置。 - 請求項11又12に記載の半導体装置において、
前記第1のMIS型トランジスタは、nチャネル型MIS型トランジスタであり、
前記第2のMIS型トランジスタは、pチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、
前記第2の応力膜は、前記第1の応力膜と同じ前記引っ張り応力膜からなることを特徴とする半導体装置。 - 請求項11又12に記載の半導体装置において、
前記第1のMIS型トランジスタは、pチャネル型MIS型トランジスタであり、
前記第2のMIS型トランジスタは、nチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、
前記第2の応力膜は、前記第1の応力膜と同じ前記圧縮応力膜からなることを特徴とする半導体装置。 - 請求項11〜14のうちいずれか1項に記載の半導体装置において、
前記第2のゲート電極部は、前記第2のゲート絶縁膜上に形成されたシリコンからなる第2のゲート電極と、前記第2のゲート電極上に形成された第2のシリサイド層とで構成されていることを特徴とする半導体装置。 - 請求項11に記載の半導体装置において、
前記第1の絶縁性サイドウォールの上端は、前記第2の絶縁性サイドウォールの上端と同等の高さであることを特徴とする半導体装置。 - 請求項16に記載の半導体装置において、
前記第1のMIS型トランジスタは、nチャネル型MIS型トランジスタであり、
前記第2のMIS型トランジスタは、pチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、
前記第2の応力膜は、前記第1の応力膜と同じ前記引っ張り応力膜からなることを特徴とする半導体装置。 - 請求項16に記載の半導体装置において、
前記第1のMIS型トランジスタは、pチャネル型MIS型トランジスタであり、
前記第2のMIS型トランジスタは、nチャネル型MIS型トランジスタであり、
前記第1の応力膜は、前記第1の領域における前記第1のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、
前記第2の応力膜は、前記第1の応力膜と同じ前記圧縮応力膜からなることを特徴とする半導体装置。 - 請求項11、16〜18のうちいずれか1項に記載の半導体装置において、
前記第2のゲート電極部は、前記第2のゲート絶縁膜上に形成され且つシリコンからなる第2のゲート電極と、前記第2のゲート電極上に形成され且つ前記第2のゲート電極と異なる他の導電性材料からなる第3のゲート電極と、前記第3のゲート電極上に形成された第3のシリサイド層とで構成されていることを特徴とする半導体装置。 - 請求項19に記載の半導体装置において、
前記第3のゲート電極は、SiGe膜からなることを特徴とする半導体装置。 - 半導体基板における第1の領域に形成され、且つゲート長が0.1μm以下である第1導電型の第1のMIS型トランジスタを有する半導体装置の製造方法であって、
前記第1の領域上に第1のゲート絶縁膜を形成する工程(a)と、
前記第1のゲート絶縁膜上に、導電膜及びゲート高調整膜を順次形成する工程(b)と、
前記ゲート高調整膜及び前記導電膜をパターニングすることによって、前記第1のゲート絶縁膜上に第1のゲート電極及び第1のゲート高調整膜パターンを形成する工程(c)と、
前記第1ゲート電極及び前記第1のゲート高調整膜パターンの側面上に第1の絶縁性サイドウォールを形成する工程(d)と、
前記工程(d)の後に、前記第1の領域における前記第1の絶縁性サイドウォールの側方に第1のソース・ドレイン領域を形成する工程(e)と、
前記工程(d)の後に、前記第1のゲート高調整膜パターンを除去することにより、前記第1のゲート電極上に前記第1の絶縁性サイドウォールの上部に囲まれたリセスを形成する工程(f)と、
前記工程(f)の後に、少なくとも前記第1のゲート電極を有する第1のゲート電極部上及び前記第1のソース・ドレイン領域上を覆うように第1の応力膜を形成する工程(g)とを備え、
前記工程(g)において、前記第1のゲート電極部の上面は、前記第1の絶縁性サイドウォールの上端よりも低く形成されており、前記第1の応力膜における前記第1のゲート電極部上に前記リセスを埋め込むように形成されている第1の部分の膜厚が、前記第1の応力膜における前記第1のソース・ドレイン領域上及び前記第1の絶縁性サイドウォール上に形成されている第2の部分の膜厚よりも厚く形成されることを特徴とする半導体装置の製造方法。 - 請求項21に記載の半導体装置の製造方法において、
前記工程(f)の後で前記工程(g)の前に、前記第1のゲート電極上に第1のシリサイド層を形成する工程(h)を備え、
前記工程(g)において、前記第1のゲート電極部は、前記第1のゲート電極及び前記第1のシリサイド層で構成されており、前記第1のシリサイド層の上面が前記第1の絶縁性サイドウォールの上端よりも低く形成されていることを特徴とする半導体装置の製造方法。 - 請求項21又は22に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第2の領域に形成された第2導電型の第2のMIS型トランジスタをさらに備え、
前記工程(a)は、前記第2の領域上に第2のゲート絶縁膜を形成する工程を含み、
前記工程(b)は、前記第2のゲート絶縁膜上に、前記導電膜及び前記ゲート高調整膜を順次形成する工程を含み、
前記工程(c)は、前記ゲート高調整膜及び前記導電膜をパターニングすることによって、前記第2のゲート絶縁膜上に第2のゲート電極及び第2のゲート高調整膜パターンを形成する工程を含み、
前記工程(d)は、前記第2ゲート電極及び前記第2のゲート高調整膜パターンの側面上に第2の絶縁性サイドウォールを形成する工程を含み、
前記工程(e)は、前記第2の領域における前記第2の絶縁性サイドウォールの側方に第2のソース・ドレイン領域を形成する工程を含み、
前記工程(g)は、少なくとも前記第2のゲート電極を有する第2のゲート電極部上及び前記第2のソース・ドレイン領域上を覆うように第2の応力膜を形成する工程を含んでいることを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
前記工程(f)は、前記第2のゲート高調整膜パターンを除去することにより、前記第2のゲート電極上に前記第2の絶縁性サイドウォールの上部に囲まれたリセスを形成する工程を含み、
前記工程(g)において、前記第2のゲート電極部の上面は、前記第2の絶縁性サイドウォールの上端よりも低く形成されており、前記第2の応力膜における前記第2のゲート電極部上に形成されている第3の部分の膜厚が、前記第2の応力膜における前記第2のソース・ドレイン領域上に形成されている第4の部分の膜厚よりも厚く形成されることを特徴とする半導体装置の製造方法。 - 請求項21又は22に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第2の領域に形成された第2導電型の第2のMIS型トランジスタをさらに備え、
前記工程(a)は、前記第2の領域上に第2のゲート絶縁膜を形成する工程を含み、
前記工程(b)は、前記第2のゲート絶縁膜上に、前記導電膜及び前記ゲート高調整膜を順次形成する工程を含み、
前記工程(b)の後で前記工程(c)の前に、前記第2の領域上の前記ゲート高調整膜を除去する工程(h)を有し、
前記工程(c)は、前記導電膜をパターニングすることによって、前記第2のゲート絶縁膜上に第2のゲート電極を形成する工程を含み、
前記工程(d)は、前記第2ゲート電極の側面上に第2の絶縁性サイドウォールを形成する工程を含み、
前記工程(e)は、前記第2の領域における前記第2の絶縁性サイドウォールの側方に第2のソース・ドレイン領域を形成する工程を含み、
前記工程(g)は、少なくとも前記第2のゲート電極を有する第2のゲート電極部上及び前記第2のソース・ドレイン領域上を覆うように第2の応力膜を形成する工程を含んでいることを特徴とする半導体装置の製造方法。 - 請求項23又は25に記載の半導体装置の製造方法において、
前記工程(g)において、前記第2のゲート電極部は、前記第2のゲート電極と、前記第2のゲート電極上に形成された第2のシリサイド層とで構成されていることを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
前記工程(g)において、前記第2のゲート電極部は、前記第2のゲート電極と、前記第2のゲート電極上に形成され且つ前記第2のゲート高調整膜パターンからなる第3のゲート電極と、前記第3のゲート電極上に形成された第3のシリサイド層とで構成されていることを特徴とする半導体装置の製造方法。 - 請求項26又は27に記載の半導体装置の製造方法において、
前記工程(g)において、前記第2のゲート電極部の上面は、前記第2の絶縁性サイドウォールの上端と同等以上の高さで形成されており、
前記第1の応力膜における前記第1のゲート電極部上に形成されている第1の部分の膜厚が、前記第2の応力膜における前記第2のゲート電極部上に形成されている第3の部分の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
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