WO2009139098A1 - 半導体装置とその製造方法 - Google Patents

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Definitions

  • an object of the present invention is to provide a semiconductor device having a low-concentration impurity region in which the junction depth is suppressed and having a low resistance and a high driving capability, and a method for manufacturing the same. .
  • the semiconductor substrate is ion-implanted in a state covered with the insulating film constituting the second inner side wall spacer, so that the impurity is also injected into the insulating film.
  • the second inner side wall spacer containing the second impurity is formed.
  • the insulating film constituting the first inner side wall spacer is provided after the formation of the first impurity region and at the time of forming the second impurity region, the insulating film is formed at the time of forming the first impurity region. The first impurity is not implanted into the first electrode.
  • the semiconductor device and the manufacturing method thereof of the present invention since the MIS transistor having the first impurity region having a shallow junction and a low resistance is provided, the semiconductor device that can operate at high speed even when miniaturized. Can be realized.
  • a first gate electrode 103a made of a polycrystalline silicon film is formed on the first gate insulating film 102a, and a second gate electrode made of a polycrystalline silicon film is formed on the second gate insulating film 102b. 103b is formed.
  • the semiconductor substrate 100 is ion-implanted in a state covered with the insulating film constituting the second inner side wall spacer 107b, so that the impurity is also implanted into the insulating film.
  • the second inner side wall spacer 107b having the second impurity is obtained.
  • the second inner side wall spacer 107b contains the second impurity in the L-shaped corner portion in the interface region with the second outer side wall spacer 109b. This is a point different from the conventional semiconductor device.
  • the semiconductor device manufacturing method of this embodiment high dielectric constant films are used as the first gate insulating film 120a and the second gate insulating film 120b, and the first gate electrode 123a and the second gate electrode 123b are used.
  • a laminated film of a metal film and a silicon film is used. Accordingly, since the leakage current and the depletion of the gate electrode can be suppressed even if the semiconductor device is miniaturized, a highly reliable semiconductor device in which a decrease in driving capability is suppressed can be manufactured.
  • the gate electrode made of a laminated film is used in both the internal transistor and the input / output transistor, but the present invention is not limited to this. For example, the above-described effects can be obtained even when the second gate electrode 123b of the input / output transistor is formed of only a polycrystalline silicon film and has a structure different from that of the first gate electrode 123a.

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Abstract

　半導体装置は、第１のゲート電極１０３ａ、第１の不純物を含む第１の不純物領域１０６ａ、並びに第１のゲート電極の側面上に形成された第１の内側サイドウォールスペーサ１０７ａ及び第１の外側サイドウォールスペーサ１０９ａを有する内部トランジスタと、第２のゲート電極１０３ｂ、第１の不純物と同一導電型の第２の不純物を含む第２の不純物領域１０６ｂ、並びに第２のゲート電極１０３ｂの側面上に形成された第２の内側サイドウォールスペーサ１０７ｂ及び第２の外側サイドウォールスペーサ１０９ｂを有する入出力トランジスタとを備えている。第２の内側サイドウォールスペーサ１０７ｂは、第２の外側サイドウォールスペーサ１０９ｂとの界面領域に第２の不純物を含有している。

Description

半導体装置とその製造方法
　本明細書に開示された技術は、複数のＭＩＳ（Metal Insulator Semiconductor）トランジスタを備えた半導体装置とその製造方法に関する。
　近年の半導体集積回路に要求される微細化と高速化を実現するため、トランジスタのゲート寸法を微細化しつつ、駆動力向上と寄生容量低減を両立することが求められている。
トランジスタの駆動力を改善するための有効な手法の１つとして、トランジスタのソースドレイン領域となる高濃度不純物領域に隣接する低濃度不純物領域を形成する際に、イオン注入工程の不純物注入量を増大し、低濃度不純物領域を低抵抗化する方法がある。しかしながら、上記の手法によると、ゲート電極と低濃度不純物領域とのオーバーラップ量が増大する。これにより、トランジスタの実効ゲート長が減少し、ショートチャネル効果が劣化するため、ゲート寸法の微細化が阻害されてしまう。また、オーバーラップ量の増大は、ゲート電極とソースドレイン領域間の寄生容量を増大させるため、トランジスタの高速動作を阻害する。
　そのため、高駆動力化と寄生容量低減が要求される内部回路のトランジスタにおいては、ゲート電極の側壁に側壁絶縁膜を形成した後に、低濃度不純物領域を形成するためのイオン注入を行うことにより、ゲート電極とのオーバーラップ量を増加させること無く、低濃度不純物領域を低抵抗化することが行われている。ここで、薄いゲート絶縁膜を有する内部トランジスタと、厚いゲート絶縁膜を有する入出力トランジスタとを備えた半導体装置において、内部トランジスタのゲート電極の側壁絶縁膜を形成した後に、イオン注入を行う製造方法が示されている（例えば特許文献１参照）。以下、図１０～図１２を用いて、従来の半導体装置の製造方法を説明する。図１０（ａ）～（ｄ）、図１１（ａ）～（ｃ）、及び図１２（ａ）、（ｂ）は、従来の半導体装置の製造方法を示す断面図である。
　まず、図１０（ａ）に示すように、ｐ型シリコンからなる半導体基板４００に、シリコン酸化膜などからなる素子分離領域４０１を形成する。これにより、素子分離領域４０１によって囲まれた半導体基板４００からなる活性領域４００ａ、４００ｂを形成する。その後、活性領域４００ａ上にシリコン酸化膜からなる第１のゲート絶縁膜４０２ａを形成するとともに、活性領域４００ｂ上にシリコン酸化膜からなる第２のゲート絶縁膜４０２ｂを形成する。次いで、第１のゲート絶縁膜４０２ａ上に、多結晶シリコン膜からなる第１のゲート電極４０３ａを形成するとともに、第２のゲート絶縁膜４０２ｂ上に、多結晶シリコン膜からなる第２のゲート電極４０３ｂを形成する。
　次に、図１０（ｂ）に示すように、半導体基板４００上に、活性領域４００ａを覆うレジスト４０６を形成する。次いで、レジスト４０６をマスクとして燐をイオン注入することにより、活性領域４００ｂにおける第２のゲート電極４０３ｂの側方下に入出力トランジスタのエクステンション領域あるいはＬＤＤ領域となる低濃度不純物領域４０７ｂを形成する。その後、アッシング、硫酸過水洗浄、アンモニア過水洗浄を行うことによりレジスト４０６を除去する。
　次に、図１０（ｃ）に示すように、半導体基板４００の全面上に、活性領域４００ａ、４００ｂを覆い、膜厚が１０ｎｍでシリコン酸化膜からなる絶縁膜４０８を堆積する。続いて、図１０（ｄ）に示すように、絶縁膜４０８を異方性ドライエッチングすることにより、第１のゲート電極４０３ａの側壁にオフセットスペーサ４０８ａを形成するとともに、第２のゲート電極４０３ｂの側壁にオフセットスペーサ４０８ｂを形成する。
　次に、図１１（ａ）に示すように、半導体基板４００上に、活性領域４００ｂを覆うレジスト４１１を形成する。次いで、レジスト４１１をマスクとして、砒素をイオン注入することにより、活性領域４００ａにおける第１のゲート電極４０３ａの側方下に内部トランジスタのエクステンション領域あるいはＬＤＤ領域となる低濃度不純物領域４０７ａを形成する。
　次に、図１１（ｂ）に示すように、アッシング、硫酸過水洗浄、アンモニア過水洗浄を行うことによりレジスト４１１を除去した後、半導体基板４００の全面上に、活性領域４００ａ、４００ｂを覆い、膜厚が１０ｎｍでシリコン酸化膜からなる絶縁膜４１３を堆積する。続いて、絶縁膜４１３上に、膜厚が４０ｎｍでシリコン窒化膜からなる絶縁膜４１４を堆積する。
　次に、図１１（ｃ）に示すように、絶縁膜４１４、４１３を異方性ドライエッチングすることにより、第１のゲート電極４０３ａの側壁にオフセットスペーサ４０８ａを介して絶縁膜４１３からなる第１の内側サイドウォールスペーサ４１３ａ、及び絶縁膜４１４からなる第１の外側サイドウォールスペーサ４１４ａを形成するとともに、第２のゲート電極４０３ｂの側壁にオフセットスペーサ４０８ｂを介して絶縁膜４１４からなる第２の内側サイドウォールスペーサ４１３ｂ、及び絶縁膜４１４からなる第２の外側サイドウォールスペーサ４１４ｂを形成する。これにより、内部トランジスタ領域では、第１の内側サイドウォールスペーサ４１３ａと第１の外側サイドウォールスペーサ４１４ａとから構成されるサイドウォールスペーサ４１５ａが形成され、入出力トランジスタ領域では、第２の内側サイドウォールスペーサ４１３ｂと第２の外側サイドウォールスペーサ４１４ｂとから構成されるサイドウォールスペーサ４１５ｂが形成される。
　次に、図１２（ａ）に示すように、第１のゲート電極４０３ａ、第２のゲート電極４０３ｂ、オフセットスペーサ４０８ａ、４０８ｂ、サイドウォールスペーサ４１５ａ、４１５ｂをマスクとして、活性領域４００ａ、４００ｂに砒素をイオン注入することで、内部トランジスタのソースドレイン領域となる高濃度不純物領域４１７ａ、及び入出力トランジスタ領域のソースドレイン領域となる高濃度不純物領域４１７ｂを形成する。
　次に、図１２（ｂ）に示すように、第１のゲート電極４０３ａ及び高濃度不純物領域４１７ａ、並びに、第２のゲート電極４０３ｂ及び高濃度不純物領域４１７ｂの上部に、それぞれシリサイド膜４１９ａ、４１９ｂをそれぞれ形成する。次いで、半導体基板４００の全面上に、層間絶縁膜４２１を形成した後、シリサイド膜４１９ａ、４１９ｂ上に、層間絶縁膜４２１を貫通するコンタクトプラグ４２３ａ、４２３ｂをそれぞれ形成する。続いて、コンタクトプラグ４２３ａ、４２３ｂにそれぞれ接続される金属配線４２４ａ、４２４ｂを形成する。
　この従来の製造方法では、第１のゲート電極４０３ａの側壁にオフセットスペーサ４０８ａを形成した後、イオン注入を行って内部トランジスタの低濃度不純物領域４０７ａを形成している。その結果、所定の実効チャネル長を有するＭＯＳトランジスタにおいて、第１のゲート電極４０３ａとソースドレイン領域の一部となる低濃度不純物領域４０７ａとのオーバーラップ長を短くすることができ、オーバーラップ容量を低減することができる。
特開２００３－８６７０４号公報
　しかしながら、従来の方法では、入出力トランジスタの低濃度不純物領域４０７ａを形成した後に、レジスト４０６を除去するためのアンモニア過水洗浄工程で、内部トランジスタ領域の半導体基板４００のシリコン表面が約０．５ｎｍ程度ウェットエッチングされてしまう。上述の従来の方法では、１種類のＮ型入出力トランジスタを形成する場合について示したが、例えば３．３Ｖ系、１．８Ｖ系などの複数の電源電圧に対して、Ｎ型及びＰ型入出力トランジスタをそれぞれ形成する場合、ウェットエッチングの回数が増えるため、内部トランジスタ領域の半導体基板のウェットエッチング量は、約２ｎｍに増大する。内部トランジスタ領域の低濃度不純物領域を形成するためのイオン注入は、ウェットエッチングされた半導体基板に対して行われるので、基板のウェットエッチング量の分だけ、低濃度不純物領域の接合が深くなることが問題となる。ここで、トランジスタの微細化に伴い、内部トランジスタの低濃度不純物領域の浅接合化が必要となっている。例えば、３２ｎｍ世代の半導体デバイスでは、１５ｎｍ以下の浅い接合が求められているため、イオン注入前の半導体基板のウェットエッチング量を削減しなければならない。
　上記に鑑み、本発明は、接合深さが深くなるのが抑制され、低抵抗化された低濃度不純物領域を備え、高い駆動能力を有する半導体装置及びその製造方法を提供することを目的とする。
　上記目的を達成するため、本発明の一例に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、前記第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１の活性領域における前記第１のゲート電極の側方下に形成され、第１の不純物が拡散してなる第１の不純物領域と、前記第１のゲート電極の側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールスペーサと、前記第１の内側サイドウォールスペーサにおけるＬ字状の内側表面上に形成された第１の外側サイドウォールスペーサとを備え、前記第２のＭＩＳトランジスタは、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２の活性領域における前記第２のゲート電極の側方下に形成され、前記第１の不純物と同一導電型の第２の不純物が拡散してなる第２の不純物領域と、前記第２のゲート電極の側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールスペーサと、前記第２の内側サイドウォールスペーサにおけるＬ字状の内側表面上に形成された第２の外側サイドウォールスペーサとを備え、前記第２の内側サイドウォールスペーサは、前記第２の外側サイドウォールスペーサとの界面領域に前記第２の不純物を含有している。
　この構成では、第２の不純物領域の形成時に、半導体基板が第２の内側サイドウォールスペーサを構成する絶縁膜に覆われた状態でイオン注入することで、該絶縁膜にも不純物が注入される結果、第２の不純物を含む第２の内側サイドウォールスペーサが形成される。一方、第１の内側サイドウォールスペーサを構成する絶縁膜は、第１の不純物領域の形成後であって第２の不純物領域の形成時に設けられるため、第１の不純物領域の形成時に該絶縁膜に第１の不純物が注入されることはない。
　このように本発明の構成では、第２の不純物領域が形成される前に、第１の不純物領域が形成されるので、第１の不純物領域の形成前にウェットエッチングの工程が行われるのを回避できる。これにより、第１の不純物領域の接合を比較的浅く形成することができ、第１の不純物領域の寄生抵抗を低減することができる。その結果、本発明の半導体装置では、低抵抗された第１の不純物領域を有する第１のＭＩＳトランジスタを備え、十分な駆動能力を有する半導体装置を実現することができる。
　なお、前記第２の内側サイドウォールスペーサは、Ｌ字状のコーナー部における前記第２の外側サイドウォールスペーサとの界面領域に前記第２の不純物を含有していてもよい。
　前記第１の内側サイドウォールスペーサは、Ｌ字状のコーナー部における前記第１の外側サイドウォールスペーサとの界面領域に前記第１の不純物を含有していなくてもよい。
　前記第１のゲート電極と前記第１の内側サイドウォールスペーサとの間に形成された第１のオフセットスペーサと、前記第２のゲート電極と前記第２の内側サイドウォールスペーサとの間に形成された第２のオフセットスペーサとをさらに備えていてもよい。
　前記第１の内側サイドウォールスペーサ及び前記第２の内側サイドウォールスペーサは、シリコン酸化膜からなり、前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサは、シリコン窒化膜からなっていてもよい。
　前記第１の不純物は、前記第２の不純物と異なる不純物であってもよい。
　前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚に比べて薄くてもよい。
　前記第１のＭＩＳトランジスタは、内部トランジスタであり、前記第２のＭＩＳトランジスタは、入出力トランジスタであってもよい。
　前記第１の内側サイドウォールスペーサと前記第１の外側サイドウォールスペーサとの間に形成され、断面形状がＬ字状の第１の中間サイドウォールスペーサと、前記第２の内側サイドウォールスペーサと前記第２の外側サイドウォールスペーサとの間に形成され、断面形状がＬ字状の第２の中間サイドウォールスペーサとをさらに備え、　前記第２の内側サイドウォールスペーサは、前記第２の中間サイドウォールスペーサとの界面領域に前記第２の不純物を含有していてもよい。
　前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と、前記第１の金属膜上に形成された第１のシリコン膜とを有し、前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とを有していてもよい。
　また、本発明の半導体装置の製造方法は、半導体基板における第１の活性領域に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域に形成された第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、前記第１の活性領域上に第１のゲート絶縁膜を形成するとともに、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｂ）と、前記第１の活性領域における前記第１のゲート電極の側方下に、第１の不純物をイオン注入することにより第１の不純物領域を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記半導体基板上に、前記第１の活性領域及び前記第２の活性領域を覆う第１の絶縁膜を形成する工程（ｄ）と、前記第２の活性領域における前記第２のゲート電極の側方下に、前記第１の絶縁膜を通して前記第１の不純物と同一導電型の第２の不純物をイオン注入することにより第２の不純物領域を形成する工程（ｅ）と、前記工程（ｅ）の後に、前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｆ）と、前記第１の絶縁膜及び前記第２の絶縁膜を異方性ドライエッチングすることにより、前記第１のゲート電極の側面上に、前記第１の絶縁膜からなる断面形状がＬ字状の第１の内側サイドウォールスペーサ及び前記第２の絶縁膜からなる第１の外側サイドウォールスペーサを形成するとともに、前記第２のゲート電極の側面上に、前記第１の絶縁膜からなる断面形状がＬ字状の第２の内側サイドウォールスペーサ及び前記第２の絶縁膜からなる第２の外側サイドウォールスペーサを形成する工程（ｇ）とを備えている。
　この方法によれば、第１の不純物領域を形成する前に、第１のＭＩＳトランジスタ領域にレジストを形成する必要が無く、レジストを除去するためのウェットエッチングを行わないため、第１のＭＩＳトランジスタ領域において半導体基板の表面が削れるのを回避できる。その結果、第１の不純物領域の接合深さが深くなるのを抑制することができる。さらに、第２の不純物領域を形成する際には、第１のＭＩＳトランジスタ領域は第１の絶縁膜で保護されているため、第２の不純物領域の形成時に第１のＭＩＳトランジスタ領域を覆うレジストが形成されても、第１のＭＩＳトランジスタ領域に設けられた第１の不純物領域の表面が削れるのを防ぐことができる。従って、本発明の半導体装置の製造方法を用いると、接合深さが深くなるのが抑制され、寄生抵抗が小さい第１の不純物領域を有するＭＩＳトランジスタを形成することができるので、微細化されても高い駆動能力を有する半導体装置を製造することができる。
　また、前記工程（ｂ）の後で前記工程（ｃ）の前に、前記第１のゲート電極の側面上に第１のオフセットスペーサを形成するとともに、前記第２のゲート電極の側面上に第２のオフセットスペーサを形成する工程（ｈ）をさらに備えていてもよい。
　前記工程（ｅ）の後で前記工程（ｆ）の前に、前記第１の絶縁膜上に第３の絶縁膜を形成する工程（ｉ）をさらに備え、前記工程（ｆ）では、前記第３の絶縁膜上に前記第２の絶縁膜を形成し、前記工程（ｇ）では、前記第１の絶縁膜、前記第３の絶縁膜及び前記第２の絶縁膜を異方性ドライエッチングすることにより、前記第１の内側サイドウォールスペーサと前記第１の外側サイドウォールスペーサとの間に、前記第３の絶縁膜からなる断面形状がＬ字状の第１の中間サイドウォールスペーサを形成するとともに、前記第２の内側サイドウォールスペーサと前記第２の外側サイドウォールスペーサとの間に、前記第３の絶縁膜からなる断面形状がＬ字状の第２の中間サイドウォールスペーサを形成してもよい。
　前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と前記第１の金属膜上に形成された第１のシリコン膜とを有し、前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と前記第２の金属膜上に形成された第２のシリコン膜とを有していてもよい。
　本発明の半導体装置及びその製造方法によれば、浅接合化され、低抵抗化された第１の不純物領域を有するＭＩＳトランジスタを備えているため、微細化されても高速に動作可能な半導体装置を実現することができる。
図１（ａ）～（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図２（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図３（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図４（ａ）は、本発明の低濃度不純物領域の構成を示す断面図であり、図４（ｂ）は、従来の低濃度不純物領域の構成を示す断面図である。 図５（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図６（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図７（ａ）～（ｄ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図８（ａ）～（ｄ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図９（ａ）、（ｂ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図１０（ａ）～（ｄ）は、従来の半導体装置の製造方法を示す断面図である。 図１１（ａ）～（ｃ）は、従来の半導体装置の製造方法を示す断面図である。 図１２（ａ）、（ｂ）は、従来の半導体装置の製造方法を示す断面図である。
符号の説明
　　　　１００　　　半導体基板
　　　　１００ａ、１００ｂ　　　活性領域
　　　　１０１　　　素子分離領域
　　　　１０２ａ　　第１のゲート絶縁膜
　　　　１０２ｂ　　第２のゲート絶縁膜
　　　　１０３ａ　　第１のゲート電極
　　　　１０３ｂ　　第２のゲート電極
　　　　１０４　　　絶縁膜
　　　　１０４ａ、１０４ｂ　　　オフセットスペーサ
　　　　１０５　　　レジスト
　　　　１０６ａ、１０６ｂ　　低濃度不純物領域
　　　　１０７　　　絶縁膜
　　　　１０７ａ　　第１の内側サイドウォールスペーサ
　　　　１０７ｂ　　第２の内側サイドウォールスペーサ
　　　　１０８　　　レジスト
　　　　１０９　　　絶縁膜
　　　　１０９ａ　　第１の外側サイドウォールスペーサ
　　　　１０９ｂ　　第２の外側サイドウォールスペーサ
　　　　１１０ａ、１１０ｂ　　　サイドウォールスペーサ
　　　　１１１ａ、１１１ｂ　　高濃度不純物領域
　　　　１１２ａ、１１２ｂ　　　シリサイド膜
　　　　１１３　　　層間絶縁膜
　　　　１１４ａ、１１４ｂ　　　コンタクトプラグ
　　　　１１５ａ、１１５ｂ　　　金属配線
　　　　１１６　　　絶縁膜
　　　　１１６ａ　　第１の中間サイドウォールスペーサ
　　　　１１６ｂ　　第２の中間サイドウォールスペーサ
　　　　１２０ａ　　第１のゲート絶縁膜
　　　　１２０ｂ　　第２のゲート絶縁膜
　　　　１２１ａ、１２１ｂ　　金属膜
　　　　１２２ａ、１２２ｂ　　シリコン膜
　　　　１２３ａ　　第１のゲート電極
　　　　１２３ｂ　　第２のゲート電極
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）～（ｄ）、図２（ａ）～（ｄ）、及び図３（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。
　まず、図１（ａ）に示すように、ｐ型シリコンからなる半導体基板１００に、例えばＳＴＩ（Shallow Trench Isolation）法により設けられ、シリコン酸化膜などからなる素子分離領域１０１を形成する。これにより、素子分離領域１０１によって取り囲まれた半導体基板１００からなる活性領域１００ａ、１００ｂを形成する。その後、活性領域１００ａ上に、例えば膜厚が２ｎｍでシリコン酸化膜からなる第１のゲート絶縁膜１０２ａを形成するとともに、活性領域１００ｂ上に、例えば膜厚が５ｎｍでシリコン酸化膜からなる第２のゲート絶縁膜１０２ｂを形成する。次いで、第１のゲート絶縁膜１０２ａ上に、多結晶シリコン膜からなる第１のゲート電極１０３ａを形成するとともに、第２のゲート絶縁膜１０２ｂ上に、多結晶シリコン膜からなる第２のゲート電極１０３ｂを形成する。
　次に、図１（ｂ）に示すように、半導体基板１００の全面上に、活性領域１００ａ、１００ｂを覆い、例えば膜厚が７ｎｍでシリコン酸化膜からなる絶縁膜１０４を形成する。
　次に、図１（ｃ）に示すように、絶縁膜１０４を異方性ドライエッチングすることにより、第１のゲート電極１０３ａの側壁に、例えば膜厚が５ｎｍで絶縁膜１０４からなるオフセットスペーサ１０４ａを形成するとともに、第２のゲート電極１０３ｂの側壁に、例えば膜厚が５ｎｍで絶縁膜１０４からなるオフセットスペーサ１０４ｂを形成する。
　次に、図１（ｄ）に示すように、半導体基板１００上に、活性領域１００ｂを覆うレジスト１０５を形成する。次いで、レジスト１０５をマスクとして、例えばｎ型不純物の砒素（第１の不純物）をイオン注入することにより、活性領域１００ａにおける第１のゲート電極１０３ａの側方下に内部トランジスタのエクステンション領域あるいはＬＤＤ領域となる低濃度不純物領域（第１の不純物領域）１０６ａを形成する。
　次に、図２（ａ）に示すように、アッシング、硫酸過水洗浄、アンモニア過水洗浄を行うことによりレジスト１０５を除去した後、半導体基板１００の全面上に、活性領域１００ａ、１００ｂを覆い、例えば膜厚が１０ｎｍでシリコン酸化膜からなる絶縁膜１０７を堆積する。
　次に、図２（ｂ）に示すように、半導体基板１００上に、活性領域１００ａを覆うレジスト１０８を形成する。次いで、レジスト１０８をマスクとして、絶縁膜１０７を通して例えばｎ型不純物の燐（第２の不純物）をイオン注入することにより、活性領域１００ｂにおける第２のゲート電極１０３ｂの側方下に入出力トランジスタのエクステンション領域あるいはＬＤＤ領域となる低濃度不純物領域（第２の不純物領域）１０６ｂを形成する。この時、絶縁膜１０７のうち活性領域１００ｂを覆う部分にも、燐がイオン注入される。
　次に、図２（ｃ）に示すように、アッシング、硫酸過水洗浄、アンモニア過水洗浄を行うことによりレジスト１０８を除去した後、絶縁膜１０７上に、活性領域１００ａ、１００ｂを覆い、例えば膜厚が３０ｎｍでシリコン窒化膜からなる絶縁膜１０９を形成する。
　続いて、図２（ｄ）に示すように、絶縁膜１０９、１０７を異方性ドライエッチングすることにより、第１のゲート電極１０３ａの側壁にオフセットスペーサ１０４ａを介して絶縁膜１０７からなる第１の内側サイドウォールスペーサ１０７ａ、及び絶縁膜１０９からなる第１の外側サイドウォールスペーサ１０９ａを形成するとともに、第２のゲート電極１０３ｂの側壁にオフセットスペーサ１０４ｂを介して絶縁膜１０７からなる第２の内側サイドウォールスペーサ１０７ｂ、及び絶縁膜１０９からなる第２の外側サイドウォールスペーサ１０９ｂを形成する。これにより、内部トランジスタ領域では、第１の内側サイドウォールスペーサ１０７ａと第１の外側サイドウォールスペーサ１０９ａとから構成されるサイドウォールスペーサ１１０ａが形成され、入出力トランジスタ領域では、第２の内側サイドウォールスペーサ１０７ｂと第２の外側サイドウォールスペーサ１０９ｂとから構成されるサイドウォールスペーサ１１０ｂが形成される。なお、第２の内側サイドウォールスペーサ１０７ｂには低濃度不純物領域１０６ｂの不純物である燐が含まれているが、第１の内側サイドウォールスペーサ１０７ａには低濃度不純物領域１０６ａの不純物である砒素が含まれていない。
　次に、図３（ａ）に示すように、第１のゲート電極１０３ａ、第２のゲート電極１０３ｂ、オフセットスペーサ１０４ａ、１０４ｂ、サイドウォールスペーサ１１０ａ、１１０ｂをマスクとして、活性領域１００ａ、１００ｂに例えばｎ型不純物の砒素をイオン注入することで、内部トランジスタのソースドレイン領域となる高濃度不純物領域１１１ａ、及び入出力トランジスタ領域のソースドレイン領域となる高濃度不純物領域１１１ｂを形成する。
　次に、図３（ｂ）に示すように、第１のゲート電極１０３ａ及び高濃度不純物領域１１１ａ、並びに、第２のゲート電極１０３ｂ及び高濃度不純物領域１１１ｂの上部に、シリサイド膜１１２ａ、１１２ｂをそれぞれ形成する。次いで、半導体基板１００の全面上に、層間絶縁膜１１３を形成した後、シリサイド膜１１２ａ、１１２ｂ上に、層間絶縁膜１１３を貫通するコンタクトプラグ１１４ａ、１１４ｂをそれぞれ形成する。続いて、コンタクトプラグ１１４ａ、１１４ｂにそれぞれ接続される金属配線１１５ａ、１１５ｂを形成する。以上の工程により、本実施形態の半導体装置を製造することができる。
　本実施形態の半導体装置の製造方法では、図１（ｄ）に示す内部トランジスタ領域の低濃度不純物領域１０６ａの形成工程までに、入出力トランジスタ領域のイオン注入工程を行わない。この方法によれば、低濃度不純物領域１０６ａを形成する前に、内部トランジスタ領域にレジストを形成する必要が無く、レジストを除去するためのウェットエッチングを行わないため、内部トランジスタ領域の半導体基板１００のシリコン表面が削れるのを回避できる。その結果、内部トランジスタ領域の低濃度不純物領域１０６ａの接合深さが深くなるのを抑制することができる。さらに、本実施形態の製造方法では、入出力トランジスタ領域の低濃度不純物領域１０６ｂをイオン注入により形成する際には、絶縁膜１０７上に内部トランジスタ領域を覆うレジスト１０８を形成するため、内部トランジスタの低濃度不純物領域１０６ａが絶縁膜１０７に保護され、レジスト１０８の除去時に低濃度不純物領域１０６ａの表面が削れるのを防ぐことができる。従って、本実施形態の製造方法を用いると、接合深さが深くなるのが抑制され、寄生抵抗が小さい低濃度不純物領域１０６ａを有する内部トランジスタを形成できるため、微細化されても高い駆動能力を有する半導体装置を実現することができる。
　ここで、本実施形態の製造方法により形成された内部トランジスタの低濃度不純物領域１０６ａの構成について図４を用いて説明する。図４（ａ）は、本実施形態に係る内部トランジスタの低濃度不純物領域の構成を示す断面図であり、図４（ｂ）は、従来の内部トランジスタの低濃度不純物領域の構成を示す断面図である。
　図４（ａ）、（ｂ）に示すように、本実施形態の製造方法により形成された低濃度不純物領域では、従来の低濃度不純物領域４０７ａに比べて基板の削れ量が小さくなる。従来の方法で形成された低濃度不純物領域４０７ａでは、基板の削れ量が大きくなるため、ゲート絶縁膜４０２ａと半導体基板４００との界面から低濃度不純物領域４０７ａの下面までの深さ（接合深さ）が深くなる結果、ゲート電極４０３ａの端部下における電流経路が拡大し、低濃度不純物領域４０７ａの寄生抵抗が増大してしまう。一方、本実施形態では、従来に比べて、ゲート絶縁膜１０２ａと半導体基板１００との界面からの低濃度不純物領域１０６ａの接合深さを例えば０．５～２．０ｎｍ程度低減することができ、ショートチャネル効果、すなわちゲート長が小さくなった場合の閾値電圧低下を約１０％低減させることができる。その結果、浅接合化され、寄生抵抗の増大が抑制された低濃度不純物領域を形成することができる。
　また、本実施形態の半導体装置の製造方法では、低濃度不純物領域１０６ａの保護膜として設けられた絶縁膜１０７を用いて、第１の内側サイドウォールスペーサ１０７ａ、第２の内側サイドウォールスペーサ１０７ｂを形成するので、内側サイドウォールスペーサ用の絶縁膜を別途形成する必要が無く、製造コストの削減を図ることができる。
　さらに、本実施形態の半導体装置の製造方法では、図１（ｃ）に示す工程で、５ｎｍと比較的薄い膜厚で、絶縁膜１０４からなるオフセットスペーサ１０４ａを形成することで、図１（ｄ）に示す工程で、第１のゲート電極１０３ａと低濃度不純物領域１０６ａのオーバーラップ量が増加するのを抑制できる。これにより、ショートチャネル効果による特性の劣化を抑えることができる。なお、絶縁膜１０４の材料は、シリコン酸化膜に限定されるものではなく、例えばシリコン窒化膜などを用いてもよい。
　また、図２（ｂ）に示す工程では、半導体基板１００に垂直な方向に対して、例えば１０度から４５度傾斜した方向から、活性領域１００ｂにイオン注入してもよい。これにより、絶縁膜１０７を介したイオン注入を行う場合でも、第２のゲート電極１０３ｂと低濃度不純物領域１０６ｂのオーバーラップ量を制御することができ、所望の特性を有する入出力トランジスタを形成することができる。
　続いて、本実施形態の半導体装置の製造方法により形成された半導体装置の構成について図３（ｂ）を用いて説明する。図３（ｂ）に示すように、本実施形態の半導体装置では、同一半導体基板に内部トランジスタと入出力トランジスタとを備えている。内部トランジスタは、半導体基板１００における活性領域１００ａ上に形成された第１のゲート絶縁膜１０２ａ及び第１のゲート電極１０３ａと、活性領域１００ａにおける第１のゲート電極１０３ａの側方下に形成され、例えば燐などのｎ型の第１の不純物が拡散してなる低濃度不純物領域１０６ａと、第１のゲート電極１０３ａの側面上に形成されたオフセットスペーサ１０４ａと、オフセットスペーサ１０４ａの側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールスペーサ１０７ａと、第１の内側サイドウォールスペーサ１０７ａにおけるＬ字状の内側表面に形成された第１の外側サイドウォールスペーサ１０９ａとを備えている。
　一方、入出力トランジスタは、半導体基板１００における活性領域１００ｂ上に形成された第２のゲート絶縁膜１０２ｂ及び第２のゲート電極１０３ｂと、活性領域１００ｂにおける第２のゲート電極１０３ｂの側方下に形成され、例えば砒素などのｎ型の第２の不純物が拡散してなる低濃度不純物領域１０６ｂと、第２のゲート電極１０３ｂの側面上に形成されたオフセットスペーサ１０４ｂと、オフセットスペーサ１０４ｂの側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールスペーサ１０７ｂと、第２の内側サイドウォールスペーサ１０７ｂにおけるＬ字状の内側表面に形成された第２の外側サイドウォールスペーサ１０９ｂとを備えている。
　ここで、本実施形態の半導体装置では、第２の内側サイドウォールスペーサ１０７ｂは、第２の外側サイドウォールスペーサ１０９ｂとの界面領域に、低濃度不純物領域１０６ｂに拡散された不純物と同じ第２の不純物を含んでいる。一方、第１の内側サイドウォールスペーサ１０７ａは、第１の外側サイドウォールスペーサ１０９ａとの界面領域に、低濃度不純物領域１０６ａに拡散された不純物と同じ第１の不純物を含んでいない。このように、各内側サイドウォールスペーサの構成が互いに異なるのは、低濃度不純物領域１０６ａ、１０６ｂの形成工程が互いに異なることによる。
　まず、低濃度不純物領域１０６ｂの形成時には、半導体基板１００が第２の内側サイドウォールスペーサ１０７ｂを構成する絶縁膜に覆われた状態でイオン注入することで、該絶縁膜にも不純物が注入される結果、第２の不純物を有する第２の内側サイドウォールスペーサ１０７ｂが得られる。特に、本実施形態の半導体装置では、第２の内側サイドウォールスペーサ１０７ｂが、第２の外側サイドウォールスペーサ１０９ｂとの界面領域のうちＬ字状のコーナー部に第２の不純物を含有している点が従来の半導体装置と異なる点である。従来の半導体装置では、低濃度不純物領域の形成時に内側サイドウォールスペーサに不純物が注入されなくても、以降の高濃度不純物領域の形成時には、内側サイドウォールスペーサの露出した部分（外側サイドウォールスペーサに覆われていない上端部及び下端部）に、高濃度不純物領域形成用の不純物が注入される。しかしながら、内側サイドウォールスペーサのＬ字状のコーナー部は外側サイドウォールスペーサに覆われているため、不純物は注入されない。
　次に、第１の内側サイドウォールスペーサ１０７ａを構成する絶縁膜は、低濃度不純物領域１０６ａの形成後であって低濃度不純物領域１０６ｂの形成時に設けられるため、低濃度不純物領域１０６ａの形成時に、該絶縁膜に第１の不純物が注入されることはない。特に、本実施形態の半導体装置では、第１の内側サイドウォールスペーサ１０７ａは、第１の外側サイドウォールスペーサ１０９ａとの界面領域のうちＬ字状のコーナー部に第１の不純物を含有していない。これは、低濃度不純物領域１０６ａの形成後、高濃度不純物領域１１１ａの形成時に、第１の内側サイドウォールスペーサ１０７ａの露出した部分には、高濃度不純物領域１１１ａ形成用の例えば第１の不純物が注入されるが、第１の内側サイドウォールスペーサ１０７ａのＬ字状のコーナー部は、第１の外側サイドウォールスペーサ１０９ａに覆われているため、第１の不純物が注入されないからである。
　以上の構成によれば、ウェットエッチングの工程を経ずに内部トランジスタの低濃度不純物領域１０６ａが形成されるので、低濃度不純物領域１０６ａの接合を比較的浅く形成することができ、低濃度不純物領域１０６ａの寄生容量を低減することができる。その結果、低抵抗された低濃度不純物領域１０６ａを有する内部トランジスタを備え、十分な駆動能力を有する半導体装置を実現することができる。
　なお、本実施形態の半導体装置及びその製造方法では、第１のゲート絶縁膜１０２ａの膜厚は第２のゲート絶縁膜１０２ｂの膜厚よりも小さいことが好ましい。内部トランジスタ領域に設けられた第１のゲート絶縁膜１０２ａの膜厚を小さくすることで、高速に動作可能な内部トランジスタを実現することができる。さらに、入出力トランジスタ領域に設けられた第２のゲート絶縁膜１０２ｂの膜厚を第１のゲート絶縁膜１０２ａの膜厚よりも大きくすることで、例えば比較的大きな耐圧を必要とするトランジスタが形成されても、第２のゲート絶縁膜１０２ｂが破壊されるのを抑制でき、所望の特性を有する入出力トランジスタを実現することができる。
　また、本実施形態の半導体装置及びその製造方法では、同一半導体基板にｎ型の内部トランジスタとｎ型の入出力トランジスタとを備えた半導体装置を一例に挙げたが、これに限定されるものではない。例えばｎ型トランジスタだけでなく、ｐ型の内部トランジスタ及び入出力トランジスタをさらに備え、複数のトランジスタが形成された半導体装置であっても、本実施形態と同様な効果が得られる。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図５（ａ）、（ｂ）、及び図６（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、本実施形態の製造方法では、第１の実施形態の製造方法における図１（ａ）～（ｄ）、図２（ａ）、（ｂ）に示す工程と同様の工程を経て、図５（ａ）に示す工程を行う。従って、第１の実施形態の製造方法と同様な工程については、簡略して説明する。
　まず、図１（ａ）～（ｄ）、図２（ａ）、（ｂ）に示す工程と同様の工程によって、図２（ｂ）に示す構成を得る。
　次に、図５（ａ）に示すように、アッシング、硫酸過水洗浄、アンモニア過水洗浄を行うことによりレジスト１０８を除去した後、絶縁膜１０７上に、活性領域１００ａ、１００ｂを覆い、例えば膜厚が５ｎｍでシリコン酸化膜からなる絶縁膜１１６、及び例えば膜厚が３０ｎｍでシリコン窒化膜からなる絶縁膜１０９を順次形成する。
　次に、図５（ｂ）に示すように、絶縁膜１０９、１１６、１０７を異方性ドライエッチングすることにより、内部トランジスタ領域では、第１のゲート電極１０３ａの側壁にオフセットスペーサ１０４ａを介して、絶縁膜１０７からなる第１の内側サイドウォールスペーサ１０７ａ、絶縁膜１１６からなる第１の中間サイドウォールスペーサ１１６ａ、及び絶縁膜１０９からなる第１の外側サイドウォールスペーサ１０９ａから構成されるサイドウォールスペーサ１１０ａを形成する。これと同時に、入出力トランジスタ領域では、第２のゲート電極１０３ｂの側壁にオフセットスペーサ１０４ｂを介して、絶縁膜１０７からなる第２の内側サイドウォールスペーサ１０７ｂ、絶縁膜１１６からなる第２の中間サイドウォールスペーサ１１６ｂ、及び絶縁膜１０９からなる第２の外側サイドウォールスペーサ１０９ｂから構成されるサイドウォールスペーサ１１０ｂを形成する。なお、第２の内側サイドウォールスペーサ１０７ｂには低濃度不純物領域１０６ｂの不純物である燐が含まれているが、第１の内側サイドウォールスペーサ１０７ａには低濃度不純物領域１０６ａの不純物である砒素が含まれていない。
　次に、図６（ａ）に示すように、第１のゲート電極１０３ａ、第２のゲート電極１０３ｂ、オフセットスペーサ１０４ａ、１０４ｂ、サイドウォールスペーサ１１０ａ、１１０ｂをマスクとして、活性領域１００ａ、１００ｂに例えばｎ型不純物の砒素をイオン注入することで、内部トランジスタのソースドレイン領域となる高濃度不純物領域１１１ａ、及び入出力トランジスタ領域のソースドレイン領域となる高濃度不純物領域１１１ｂを形成する。
　続いて、図６（ｂ）に示すように、第１のゲート電極１０３ａ及び高濃度不純物領域１１１ａ、並びに、第２のゲート電極１０３ｂ及び高濃度不純物領域１１１ｂの上部に、シリサイド膜１１２ａ、１１２ｂをそれぞれ形成する。次いで、半導体基板１００の全面上に、層間絶縁膜１１３を形成した後、シリサイド膜１１２ａ、１１２ｂ上に、層間絶縁膜１１３を貫通するコンタクトプラグ１１４ａ、１１４ｂをそれぞれ形成する。続いて、コンタクトプラグ１１４ａ、１１４ｂにそれぞれ接続される金属配線１１５ａ、１１５ｂを形成する。以上の工程により、本実施形態の半導体装置を製造することができる。
　本実施形態の半導体装置の製造方法によれば、第１の実施形態と同様にして、低濃度不純物領域１０６ａを形成する前に、内部トランジスタ領域にレジストを形成する必要が無いため、レジストを除去するためのウェットエッチングにより内部トランジスタの半導体基板１００のシリコン表面が削れるのを回避することができる。また、低濃度不純物領域１０６ｂの形成時には、内部トランジスタ領域は絶縁膜１０７により保護されているため、レジスト１０８の除去時に低濃度不純物領域１０６ａの表面が削れるのを防ぐことができる。従って、本実施形態の半導体装置の製造方法を用いると、浅接合化され、寄生抵抗が小さい低濃度不純物領域１０６ａを有する内部トランジスタを形成でき、微細化されても高い駆動能力を有する半導体装置を実現することができる。
　なお、本実施形態の半導体装置の構成は、第１の実施形態とサイドウォールスペーサ１１０ａ、１１０ｂの構成のみが異なるため、詳細な説明は省略する。本実施形態の半導体装置では、サイドウォールスペーサ１１０ａ、１１０ｂに、それぞれ第１の中間サイドウォールスペーサ１１６ａ及び第２の中間サイドウォールスペーサ１１６ｂがさらに備えられている。ここで、第２の内側サイドウォールスペーサ１０７ｂは、Ｌ字状のコーナー部における第２の中間サイドウォールスペーサ１１６ｂとの界面領域に、低濃度不純物領域１０６ｂに拡散された不純物と同じ第２の不純物を含有している。一方、第１の内側サイドウォールスペーサ１０７ａは、Ｌ字状のコーナー部における第１の中間サイドウォールスペーサ１１６ａとの界面領域に、低濃度不純物に拡散された不純物と同じ第１の不純物を含有していない。この構成により、浅接合化され、寄生抵抗が小さい低濃度不純物領域１０６ａを有する内部トランジスタを備え、高い駆動能力を有する半導体装置を実現することができる。
　（第３の実施形態）
　以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。図７（ａ）～（ｄ）、図８（ａ）～（ｄ）、図９（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、本実施形態の半導体装置の製造方法では、第１の実施形態の製造方法とゲート絶縁膜及びゲート電極の構成が異なっている。従って、同様な部分については、同一の符号を付すことにより、詳細な説明は省略する。
　まず、図７（ａ）に示すように、ｐ型シリコンからなる半導体基板１００に、シリコン酸化膜などからなる素子分離領域１０１を形成する。これにより、素子分離領域１０１によって取り囲まれた半導体基板１００からなる活性領域１００ａ、１００ｂを形成する。その後、活性領域１００ａ上に、例えば膜厚が１ｎｍのシリコン酸化膜上に膜厚が２ｎｍの高誘電率膜が積層された第１のゲート絶縁膜１２０ａを形成するとともに、活性領域１００ｂ上に、例えば膜厚が５ｎｍのシリコン酸化膜上に膜厚が２ｎｍの高誘電率膜が積層された第２のゲート絶縁膜１２０ｂを形成する。次いで、第１のゲート絶縁膜１２０ａ上に、高融点金属からなる金属膜１２１ａと、金属膜１２１ａ上に形成され、多結晶シリコン膜からなるシリコン膜１２２ａとから構成された第１のゲート電極１２３ａを形成するとともに、第２のゲート絶縁膜１２０ｂ上に、高融点金属からなる金属膜１２１ｂと、金属膜１２１ｂ上に形成され、多結晶シリコン膜からなるシリコン膜１２２ｂとから構成された第２のゲート電極１２３ｂを形成する。
　次に、図７（ｂ）、（ｃ）に示すように、半導体基板１００の全面上に、活性領域１００ａ、１００ｂを覆い、例えば膜厚が７ｎｍでシリコン酸化膜からなる絶縁膜１０４を形成した後、絶縁膜１０４を異方性ドライエッチングすることにより、第１のゲート電極１２３ａ及び第２のゲート電極１２３ｂの側壁に、例えば膜厚が５ｎｍで絶縁膜１０４からなるオフセットスペーサ１０４ａ、及び例えば膜厚が５ｎｍで絶縁膜１０４からなるオフセットスペーサ１０４ｂをそれぞれ形成する。
　次に、図７（ｄ）に示すように、半導体基板１００上に、活性領域１００ｂを覆うレジスト１０５を形成する。次いで、レジスト１０５をマスクとして、例えばｎ型不純物の砒素をイオン注入することにより、活性領域１００ａにおける第１のゲート電極１２３ａの側方下に内部トランジスタのエクステンション領域あるいはＬＤＤ領域となる低濃度不純物領域１０６ａを形成する。
　次に、図８（ａ）に示すように、アッシング、硫酸過水洗浄、アンモニア過水洗浄を行うことによりレジスト１０５を除去した後、半導体基板１００の全面上に、活性領域１００ａ、１００ｂを覆い、例えば膜厚が５ｎｍでシリコン酸化膜からなる絶縁膜１０７を堆積する。
　次に、図８（ｂ）に示すように、半導体基板１００上に、活性領域１００ａを覆うレジスト１０８を形成する。次いで、レジスト１０８をマスクとして、絶縁膜１０７を通して例えばｎ型不純物の燐をイオン注入することにより、活性領域１００ｂにおける第２のゲート電極１２３ｂの側方下に入出力トランジスタのエクステンション領域あるいはＬＤＤ領域となる低濃度不純物領域１０６ｂを形成する。この時、絶縁膜１０７のうち活性領域１００ｂを覆う部分にも、燐がイオン注入される。
　次に、図８（ｃ）に示すように、アッシング、硫酸過水洗浄、アンモニア過水洗浄を行うことによりレジスト１０８を除去した後、絶縁膜１０７上に、活性領域１００ａ、１００ｂを覆い、例えば膜厚が３０ｎｍでシリコン窒化膜からなる絶縁膜１０９を形成する。
　続いて、図８（ｄ）に示すように、絶縁膜１０９、１０７を異方性ドライエッチングすることにより、内部トランジスタ領域では、第１のゲート電極１２３ａの側壁にオフセットスペーサ１０４ａを介して絶縁膜１０７からなる第１の内側サイドウォールスペーサ１０７ａ、及び絶縁膜１０９からなる第１の外側サイドウォールスペーサ１０９ａから構成されるサイドウォールスペーサ１１０ａを形成する。これと同時に、入出力トランジスタ領域では、第２のゲート電極１２３ｂの側壁にオフセットスペーサ１０４ｂを介して絶縁膜１０７からなる第２の内側サイドウォールスペーサ１０７ｂ、及び絶縁膜１０９からなる第２の外側サイドウォールスペーサ１０９ｂから構成されるサイドウォールスペーサ１１０ｂを形成する。なお、第２の内側サイドウォールスペーサ１０７ｂには低濃度不純物領域１０６ｂの不純物である燐が含まれているが、第１の内側サイドウォールスペーサ１０７ａには低濃度不純物領域１０６ａの不純物である砒素は含まれていない。
　次に、図９（ａ）に示すように、第１のゲート電極１２３ａ、第２のゲート電極１２３ｂ、オフセットスペーサ１０４ａ、１０４ｂ、サイドウォールスペーサ１１０ａ、１１０ｂをマスクとして、活性領域１００ａ、１００ｂに例えばｎ型不純物の砒素をイオン注入することで、内部トランジスタのソースドレイン領域となる高濃度不純物領域１１１ａ、及び入出力トランジスタ領域のソースドレイン領域となる高濃度不純物領域１１１ｂを形成する。
　次に、図９（ｂ）に示すように、第１のゲート電極１２３ａ及び高濃度不純物領域１１１ａ、並びに、第２のゲート電極１２３ｂ及び高濃度不純物領域１１１ｂの上部に、それぞれシリサイド膜１１２ａ、１１２ｂをそれぞれ形成する。次いで、半導体基板１００の全面上に、層間絶縁膜１１３を形成した後、シリサイド膜１１２ａ、１１２ｂ上に、層間絶縁膜１１３を貫通するコンタクトプラグ１１４ａ、１１４ｂをそれぞれ形成する。続いて、コンタクトプラグ１１４ａ、１１４ｂにそれぞれ接続される金属配線１１５ａ、１１５ｂを形成する。以上の工程により、本実施形態の半導体装置を製造することができる。
　本実施形態の半導体装置の製造方法を用いれば、第１の実施形態と同様にして、低濃度不純物領域１０６ａの形成前に内部トランジスタ領域における半導体基板１００が削れるのが抑制されるとともに、低濃度不純物領域１０６ｂの形成時に、形成された低濃度不純物領域１０６ａの表面が削れるのを防止することができる。その結果、浅接合化され、寄生抵抗が小さい低濃度不純物領域１０６ａを有する内部トランジスタを形成でき、微細化されても高い駆動能力を有する半導体装置を実現することができる。
　また、本実施形態の半導体装置の製造方法では、第１のゲート絶縁膜１２０ａ及び第２のゲート絶縁膜１２０ｂとして高誘電率膜を用い、第１のゲート電極１２３ａ及び第２のゲート電極１２３ｂとして、金属膜とシリコン膜との積層膜を用いている。これにより、微細化されてもリーク電流及びゲート電極の空乏化が抑制できるため、駆動能力の低下が抑制された信頼性の高い半導体装置を製造することができる。なお、本実施形態では、内部トランジスタ及び入出力トランジスタの両方において、積層膜からなるゲート電極を用いたが、これに限定されるものではない。例えば、入出力トランジスタの第２のゲート電極１２３ｂが多結晶シリコン膜のみから構成され、第１のゲート電極１２３ａと異なる構造であっても、上述の効果を得ることができる。
　本実施形態の半導体装置に構成については、第１の実施形態の半導体装置とゲート構造のみが異なるため、詳細な説明は省略する。なお、本実施形態の半導体装置及びその製造方法においても、第２の実施形態と同様にして、第１の内側サイドウォールスペーサ１０７ａと第１の外側サイドウォールスペーサ１０９ａとの間、及び第２の内側サイドウォールスペーサ１０７ｂと第２の外側サイドウォールスペーサ１０９ｂとの間に、断面形状がＬ字状の第１の中間サイドウォールスペーサ及び第２の中間サイドウォールスペーサをそれぞれ形成してもよい。
　本発明の半導体装置及びその製造方法は、半導体装置の微細化及び高駆動化に有用である。

Claims (14)

  1. 　第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、
    　前記第１のＭＩＳトランジスタは、
    　半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    　前記第１の活性領域における前記第１のゲート電極の側方下に形成され、第１の不純物が拡散してなる第１の不純物領域と、
    　前記第１のゲート電極の側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールスペーサと、
    　前記第１の内側サイドウォールスペーサにおけるＬ字状の内側表面上に形成された第１の外側サイドウォールスペーサとを備え、
    　前記第２のＭＩＳトランジスタは、
    　前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    　前記第２の活性領域における前記第２のゲート電極の側方下に形成され、前記第１の不純物と同一導電型の第２の不純物が拡散してなる第２の不純物領域と、
    　前記第２のゲート電極の側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールスペーサと、
    　前記第２の内側サイドウォールスペーサにおけるＬ字状の内側表面上に形成された第２の外側サイドウォールスペーサとを備え、
    　前記第２の内側サイドウォールスペーサは、前記第２の外側サイドウォールスペーサとの界面領域に前記第２の不純物を含有している半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第２の内側サイドウォールスペーサは、Ｌ字状のコーナー部における前記第２の外側サイドウォールスペーサとの界面領域に前記第２の不純物を含有している半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記第１の内側サイドウォールスペーサは、Ｌ字状のコーナー部における前記第１の外側サイドウォールスペーサとの界面領域に前記第１の不純物を含有していない半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極と前記第１の内側サイドウォールスペーサとの間に形成された第１のオフセットスペーサと、
    　前記第２のゲート電極と前記第２の内側サイドウォールスペーサとの間に形成された第２のオフセットスペーサとをさらに備えている半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記第１の内側サイドウォールスペーサ及び前記第２の内側サイドウォールスペーサは、シリコン酸化膜からなり、
    　前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサは、シリコン窒化膜からなる半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記第１の不純物は、前記第２の不純物と異なる不純物である半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚に比べて薄い半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記第１のＭＩＳトランジスタは、内部トランジスタであり、
    　前記第２のＭＩＳトランジスタは、入出力トランジスタである半導体装置。
  9. 　請求項１に記載の半導体装置において、
    　前記第１の内側サイドウォールスペーサと前記第１の外側サイドウォールスペーサとの間に形成され、断面形状がＬ字状の第１の中間サイドウォールスペーサと、
    　前記第２の内側サイドウォールスペーサと前記第２の外側サイドウォールスペーサとの間に形成され、断面形状がＬ字状の第２の中間サイドウォールスペーサとをさらに備え、　前記第２の内側サイドウォールスペーサは、前記第２の中間サイドウォールスペーサとの界面領域に前記第２の不純物を含有している半導体装置。
  10. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と、前記第１の金属膜上に形成された第１のシリコン膜とを有し、
    　前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とを有している半導体装置。
  11. 　半導体基板における第１の活性領域に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域に形成された第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、
    　前記第１の活性領域上に第１のゲート絶縁膜を形成するとともに、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程（ａ）と、
    　前記第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｂ）と、
    　前記第１の活性領域における前記第１のゲート電極の側方下に、第１の不純物をイオン注入することにより第１の不純物領域を形成する工程（ｃ）と、
    　前記工程（ｃ）の後に、前記半導体基板上に、前記第１の活性領域及び前記第２の活性領域を覆う第１の絶縁膜を形成する工程（ｄ）と、
    　前記第２の活性領域における前記第２のゲート電極の側方下に、前記第１の絶縁膜を通して前記第１の不純物と同一導電型の第２の不純物をイオン注入することにより第２の不純物領域を形成する工程（ｅ）と、
    　前記工程（ｅ）の後に、前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｆ）と、
    　前記第１の絶縁膜及び前記第２の絶縁膜を異方性ドライエッチングすることにより、前記第１のゲート電極の側面上に、前記第１の絶縁膜からなる断面形状がＬ字状の第１の内側サイドウォールスペーサ及び前記第２の絶縁膜からなる第１の外側サイドウォールスペーサを形成するとともに、前記第２のゲート電極の側面上に、前記第１の絶縁膜からなる断面形状がＬ字状の第２の内側サイドウォールスペーサ及び前記第２の絶縁膜からなる第２の外側サイドウォールスペーサを形成する工程（ｇ）とを備えている半導体装置の製造方法。
  12. 　請求項１１に記載の半導体装置の製造方法において、
    　前記工程（ｂ）の後で前記工程（ｃ）の前に、前記第１のゲート電極の側面上に第１のオフセットスペーサを形成するとともに、前記第２のゲート電極の側面上に第２のオフセットスペーサを形成する工程（ｈ）をさらに備えている半導体装置の製造方法。
  13. 　請求項１１に記載の半導体装置の製造方法において、
    　前記工程（ｅ）の後で前記工程（ｆ）の前に、前記第１の絶縁膜上に第３の絶縁膜を形成する工程（ｉ）をさらに備え、
    　前記工程（ｆ）では、前記第３の絶縁膜上に前記第２の絶縁膜を形成し、
    　前記工程（ｇ）では、前記第１の絶縁膜、前記第３の絶縁膜及び前記第２の絶縁膜を異方性ドライエッチングすることにより、前記第１の内側サイドウォールスペーサと前記第１の外側サイドウォールスペーサとの間に、前記第３の絶縁膜からなる断面形状がＬ字状の第１の中間サイドウォールスペーサを形成するとともに、前記第２の内側サイドウォールスペーサと前記第２の外側サイドウォールスペーサとの間に、前記第３の絶縁膜からなる断面形状がＬ字状の第２の中間サイドウォールスペーサを形成する半導体装置の製造方法。
  14. 　請求項１１に記載の半導体装置の製造方法において、
    　前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と前記第１の金属膜上に形成された第１のシリコン膜とを有し、
    　前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と前記第２の金属膜上に形成された第２のシリコン膜とを有している半導体装置の製造方法。
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